JP2646897B2 - 多層配線の形成方法 - Google Patents
多層配線の形成方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路用の多層
配線の形成方法に関するものである。
配線の形成方法に関するものである。
【０００２】
【従来の技術】半導体集積回路（ＬＳＩ）の高速化・高
集積化に伴ない、金属配線の多層化が進んで３層ないし
４層の配線構造が実用化されている。特にバイポーラＬ
ＳＩは、その高速性能を生かして汎用コンピュータ、ス
ーパーコンピュータなどの心臓部に使用されているの
で、極めて高い信頼性が要求される。
集積化に伴ない、金属配線の多層化が進んで３層ないし
４層の配線構造が実用化されている。特にバイポーラＬ
ＳＩは、その高速性能を生かして汎用コンピュータ、ス
ーパーコンピュータなどの心臓部に使用されているの
で、極めて高い信頼性が要求される。
【０００３】このようなＬＳＩ製品の不良の９０％以上
が段差部の金属配線の被覆形状（ステップカバレッジ）
や配線材料の性質など金属配線に起因するものである。
が段差部の金属配線の被覆形状（ステップカバレッジ）
や配線材料の性質など金属配線に起因するものである。
【０００４】第１に下層配線端および配線間における上
層配線のカバレッジ不足、第２にスルーホールにおける
上層配線のカバレッジ不足の２大原因によるエレクトロ
マイグレーション（以下Ｅ／Ｍと記す）やストレスマイ
グレーション（以下Ｓ／Ｍと記す）によるオープン不良
が良く知られている。
層配線のカバレッジ不足、第２にスルーホールにおける
上層配線のカバレッジ不足の２大原因によるエレクトロ
マイグレーション（以下Ｅ／Ｍと記す）やストレスマイ
グレーション（以下Ｓ／Ｍと記す）によるオープン不良
が良く知られている。
【０００５】第１の配線端のカバレッジに対してはＰＣ
ＶＤ（ｐｌａｓｍａ ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ）法で堆積した絶縁膜および塗布
焼成膜であるＳＯＧ（ｓｐｉｎ−ｏｎ−ｇｌａｓｓ）膜
を用いて平坦化し、第２のスルーホール上のカバレッジ
に対してはタングステン膜の選択成長法が用いられてい
る。
ＶＤ（ｐｌａｓｍａ ｃｈｅｍｉｃａｌ ｖａｐｏｒ
ｄｅｐｏｓｉｔｉｏｎ）法で堆積した絶縁膜および塗布
焼成膜であるＳＯＧ（ｓｐｉｎ−ｏｎ−ｇｌａｓｓ）膜
を用いて平坦化し、第２のスルーホール上のカバレッジ
に対してはタングステン膜の選択成長法が用いられてい
る。
【０００６】つぎに従来技術による多層配線の形成方法
について、図３（ａ）および（ｂ）を参照して説明す
る。
について、図３（ａ）および（ｂ）を参照して説明す
る。
【０００７】はじめに図３（ａ）に示すように、シリコ
ン基板１上にＳｉＯ2 膜２を介して第１のＡｌ配線１２
を形成したのち、ＰＣＶＤ法によりＰ−ＳｉＯ2 膜９を
成長する。つぎにＳＯＧ膜１４を塗布してから、反応性
イオンエッチング（以下ＲＩＥと記す）によってエッチ
バックして平坦化する。つぎに全面にＰ−ＳｉＯ2 膜９
ａを成長し、レジスト（図示せず）をマスクとしてＲＩ
Ｅ法によりスルーホール１５を開口する。つぎに選択成
長技術を用いて選択Ｗ膜８によりスルーホール１５を埋
め込み、第２Ａｌ配線１２ａを形成して２層配線が完成
する。
ン基板１上にＳｉＯ2 膜２を介して第１のＡｌ配線１２
を形成したのち、ＰＣＶＤ法によりＰ−ＳｉＯ2 膜９を
成長する。つぎにＳＯＧ膜１４を塗布してから、反応性
イオンエッチング（以下ＲＩＥと記す）によってエッチ
バックして平坦化する。つぎに全面にＰ−ＳｉＯ2 膜９
ａを成長し、レジスト（図示せず）をマスクとしてＲＩ
Ｅ法によりスルーホール１５を開口する。つぎに選択成
長技術を用いて選択Ｗ膜８によりスルーホール１５を埋
め込み、第２Ａｌ配線１２ａを形成して２層配線が完成
する。
【０００８】ここでＡｌ配線１２，１２ａの上にスパッ
タ法によるタングステン１３，１３ａを積層するのは、
スルーホール部の接続抵抗を低減するためである。Ａｌ
膜の上にシラン還元法によってＷを選択成長すると、高
抵抗層が形成されてしまうからである。
タ法によるタングステン１３，１３ａを積層するのは、
スルーホール部の接続抵抗を低減するためである。Ａｌ
膜の上にシラン還元法によってＷを選択成長すると、高
抵抗層が形成されてしまうからである。
【０００９】
【発明が解決しようとする課題】ＰＣＶＤ法、スパッタ
法とも下地段差を強調するように成膜される。したがっ
てＳＯＧ膜を用いて折角平坦化しても成膜後は段差がひ
どくなる傾向がある。
法とも下地段差を強調するように成膜される。したがっ
てＳＯＧ膜を用いて折角平坦化しても成膜後は段差がひ
どくなる傾向がある。
【００１０】そのため第２および第３の層間絶縁膜とし
てＰＳｉＯ2 膜およびＳＯＧ膜を用いて３層配線を形成
しようとすると、図３（ｂ）に示すように２層目に比べ
て、３層目の表面の凹凸がひどくなる。
てＰＳｉＯ2 膜およびＳＯＧ膜を用いて３層配線を形成
しようとすると、図３（ｂ）に示すように２層目に比べ
て、３層目の表面の凹凸がひどくなる。
【００１１】１層目配線１２と２層目配線１２ａとが重
なる部分では第３Ａｌ配線１２ｂにくびれ１６が発生し
てＥ／Ｍ耐性やＳ／Ｍ耐性が大幅に低下する。信頼性を
考慮すると４層配線以上は全く望めなかった。
なる部分では第３Ａｌ配線１２ｂにくびれ１６が発生し
てＥ／Ｍ耐性やＳ／Ｍ耐性が大幅に低下する。信頼性を
考慮すると４層配線以上は全く望めなかった。
【００１２】またＷの選択成長によってスルーホール部
はほぼ平坦化されたが、Ａｌ配線上のスパッタＷ膜が必
要なので配線の段差がこの分だけ増加して平坦性を悪化
させる原因となっている。スルーホールを開口するため
に行なうＲＩＥのオーバーエッチングを考えると、スパ
ッタＷ膜の膜厚は１００ｎｍ以上必要である。しかもＷ
自体の電気抵抗が大きいので、スルーホール抵抗が大き
いという致命的欠点がある。
はほぼ平坦化されたが、Ａｌ配線上のスパッタＷ膜が必
要なので配線の段差がこの分だけ増加して平坦性を悪化
させる原因となっている。スルーホールを開口するため
に行なうＲＩＥのオーバーエッチングを考えると、スパ
ッタＷ膜の膜厚は１００ｎｍ以上必要である。しかもＷ
自体の電気抵抗が大きいので、スルーホール抵抗が大き
いという致命的欠点がある。
【００１３】さらに平坦化が不充分な部分、特に“Ｖ
溝”のようなところにはＷが析出し易く、選択成長でき
なくなる。これが原因となって配線間ショートを引き起
している。
溝”のようなところにはＷが析出し易く、選択成長でき
なくなる。これが原因となって配線間ショートを引き起
している。
【００１４】
【課題を解決するための手段】本発明の多層配線の形成
方法は、半導体基板の一主面上に２つ以上の異なる金属
膜からなる積層膜を堆積する工程と、前記積層膜上にレ
ジスト膜をパターニングする工程と、前記レジスト膜を
マスクとして前記積層膜を選択エッチングする工程と、
前記レジスト膜のない領域に酸化シリコン膜を液相成長
させる工程と、前記レジスト膜を除去したのち、無電解
めっき法により露出した積層膜上に選択的に金配線を形
成する工程と、絶縁膜との密着性の優れた薄い金属膜を
前記金配線表面に形成する工程と、全面に絶縁膜を堆積
してから前記金配線上の絶縁膜にスルーホールを形成す
る工程と、前記スルーホール内の前記金属膜をエッチン
グして前記金配線表面を露出させる工程と、無電解めっ
き法により前記スルーホール内に金を埋め込む工程とを
含むものである。
方法は、半導体基板の一主面上に２つ以上の異なる金属
膜からなる積層膜を堆積する工程と、前記積層膜上にレ
ジスト膜をパターニングする工程と、前記レジスト膜を
マスクとして前記積層膜を選択エッチングする工程と、
前記レジスト膜のない領域に酸化シリコン膜を液相成長
させる工程と、前記レジスト膜を除去したのち、無電解
めっき法により露出した積層膜上に選択的に金配線を形
成する工程と、絶縁膜との密着性の優れた薄い金属膜を
前記金配線表面に形成する工程と、全面に絶縁膜を堆積
してから前記金配線上の絶縁膜にスルーホールを形成す
る工程と、前記スルーホール内の前記金属膜をエッチン
グして前記金配線表面を露出させる工程と、無電解めっ
き法により前記スルーホール内に金を埋め込む工程とを
含むものである。
【００１５】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｃ）を参照して説明する。
〜（ｃ）を参照して説明する。
【００１６】はじめに図１（ａ）に示すように、拡散層
形成済みのシリコン基板１にＳｉＯ2 膜２を形成し、ス
パッタ法で厚さ３０ｎｍのＴｉＷ膜３および厚さ３０ｎ
ｍのＡｕ膜４を連続して堆積する。ここでＴｉＷ膜３は
下地ＳｉＯ2 膜２との密着のためであり、Ａｕ膜４は無
電解金めっきのときの析出ターゲットになる。つぎに下
層配線パターンが形成されたレジスト５をマスクとして
Ａｕ膜４およびＴｉＷ膜３をエッチングする。
形成済みのシリコン基板１にＳｉＯ2 膜２を形成し、ス
パッタ法で厚さ３０ｎｍのＴｉＷ膜３および厚さ３０ｎ
ｍのＡｕ膜４を連続して堆積する。ここでＴｉＷ膜３は
下地ＳｉＯ2 膜２との密着のためであり、Ａｕ膜４は無
電解金めっきのときの析出ターゲットになる。つぎに下
層配線パターンが形成されたレジスト５をマスクとして
Ａｕ膜４およびＴｉＷ膜３をエッチングする。
【００１７】ここでＡｕ膜４は２０〜３０％の王水を用
いて約１０秒でエッチングできる。ＴｉＷ膜３は５０％
の過酸化水素水を用いて約５分でエッチングできる。
いて約１０秒でエッチングできる。ＴｉＷ膜３は５０％
の過酸化水素水を用いて約５分でエッチングできる。
【００１８】つぎに厚さ１μｍのＬＰＤ−ＳｉＯ2 膜６
を選択成長させる。
を選択成長させる。
【００１９】ＬＰＤ（Ｌｉｑｕｉｄ Ｐｈａｓｅ Ｄｅ
ｐｏｓｉｔｉｏｎ）−ＳｉＯ2 膜はＨ．Ｎａｇａｙａｍ
ａらがＪｏｕｒｎａｌ ｏｆ ｔｈｅＥｌｅｃｔｒｏｃ
ｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ，ｖｏｌ．１３５，ｎ
ｏ．８，ｐｐ．２０１３〜２０１６（１９８８）で報告
した成膜方法である。化学式（１）においてＳｉＯ2 の
飽和状態が形成され、これに硼酸を添加することで化学
式（２）に示すように、ＨＦが消費され、ＳｉＯ2 の過
飽和状態が実現してＳｉＯ2 が析出する。
ｐｏｓｉｔｉｏｎ）−ＳｉＯ2 膜はＨ．Ｎａｇａｙａｍ
ａらがＪｏｕｒｎａｌ ｏｆ ｔｈｅＥｌｅｃｔｒｏｃ
ｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ，ｖｏｌ．１３５，ｎ
ｏ．８，ｐｐ．２０１３〜２０１６（１９８８）で報告
した成膜方法である。化学式（１）においてＳｉＯ2 の
飽和状態が形成され、これに硼酸を添加することで化学
式（２）に示すように、ＨＦが消費され、ＳｉＯ2 の過
飽和状態が実現してＳｉＯ2 が析出する。
【００２０】
【化１】 Ｈ２ＳｉＦ６＋２Ｈ２Ｏ６ＨＦ＋ＳｉＯ２ （１） Ｈ３ＢＯ３＋４ＨＦ ＢＦ４ −＋Ｈ３Ｏ＋＋２Ｈ２Ｏ （２）
【００２１】このときＬＰＤ−ＳｉＯ2 膜は有機化合物
であるレジスト上には極めて成長しにくいという特性が
あるので、レジストをマスクとする選択成長が可能であ
る。
であるレジスト上には極めて成長しにくいという特性が
あるので、レジストをマスクとする選択成長が可能であ
る。
【００２２】このＬＰＤ−ＳｉＯ2 膜の成長速度を０．
５〜１ｎｍ／ｍｉｎに抑えると、実用レベルまでパーテ
ィクルの発生を低減できる。たとえ選択性が少し悪くて
レジスト上に粒状のＳｉＯ2 が付着しても、レジストの
剥離工程でリフトオフされるので差し支えない。
５〜１ｎｍ／ｍｉｎに抑えると、実用レベルまでパーテ
ィクルの発生を低減できる。たとえ選択性が少し悪くて
レジスト上に粒状のＳｉＯ2 が付着しても、レジストの
剥離工程でリフトオフされるので差し支えない。
【００２３】つぎに図１（ｂ）に示すように、レジスト
５を剥離したのち、スパッタＡｕ膜４上に無電解めっき
法により厚さ１μｍのＡｕめっき膜７を成長させたの
ち、Ａｕめっき膜７表面に厚さ１０〜３０ｎｍの選択Ｗ
膜８を成長させる。Ｎ・Ｅ・ケムキャット（株）のめっ
き液「Ｓｕｐｅｒ ＭＥＸ」を用いれば、良好なＡｕめ
っきができる。減圧ＣＶＤ法によりＷＦ6 およびＳｉＨ
4 の混合ガスを用いて選択Ｗ膜８を成長することができ
る。選択Ｗ膜８は次工程で成長させるＰ−ＳｉＯ2 膜と
Ａｕめっき膜との密着性を向上させるためのものであ
る。選択Ｗ膜８がないときは熱処理により界面はがれを
起こすので、特に広い配線幅のところでは不可欠であ
る。
５を剥離したのち、スパッタＡｕ膜４上に無電解めっき
法により厚さ１μｍのＡｕめっき膜７を成長させたの
ち、Ａｕめっき膜７表面に厚さ１０〜３０ｎｍの選択Ｗ
膜８を成長させる。Ｎ・Ｅ・ケムキャット（株）のめっ
き液「Ｓｕｐｅｒ ＭＥＸ」を用いれば、良好なＡｕめ
っきができる。減圧ＣＶＤ法によりＷＦ6 およびＳｉＨ
4 の混合ガスを用いて選択Ｗ膜８を成長することができ
る。選択Ｗ膜８は次工程で成長させるＰ−ＳｉＯ2 膜と
Ａｕめっき膜との密着性を向上させるためのものであ
る。選択Ｗ膜８がないときは熱処理により界面はがれを
起こすので、特に広い配線幅のところでは不可欠であ
る。
【００２４】つぎに図１（ｃ）に示すように、全面に厚
さ１μｍのＰ−ＳｉＯ2 膜９を成長させ、レジスト（図
示せず）をマスクとしてＲＩＥ法により約１０ＰａのＣ
Ｆ4ガスプラズマを用いてスルーホール１５を形成す
る。このとき５０％程度オーバーエッチングすると選択
Ｗ膜８もエッチングされる。この選択Ｗ膜８が残ってい
るとつぎに行なう無電解めっきの際にめっきむら、膜厚
不足、密着不良、抵抗大などの不良が発生するので、完
全に除去しておく必要がある。
さ１μｍのＰ−ＳｉＯ2 膜９を成長させ、レジスト（図
示せず）をマスクとしてＲＩＥ法により約１０ＰａのＣ
Ｆ4ガスプラズマを用いてスルーホール１５を形成す
る。このとき５０％程度オーバーエッチングすると選択
Ｗ膜８もエッチングされる。この選択Ｗ膜８が残ってい
るとつぎに行なう無電解めっきの際にめっきむら、膜厚
不足、密着不良、抵抗大などの不良が発生するので、完
全に除去しておく必要がある。
【００２５】再び無電解めっき法によりＡｕめっきを行
なったのち、レジスト（図示せず）を剥離してスルーホ
ール１５が無電解Ａｕめっき膜７ａで埋め込まれる。
なったのち、レジスト（図示せず）を剥離してスルーホ
ール１５が無電解Ａｕめっき膜７ａで埋め込まれる。
【００２６】本実施例で用いたＬＰＤ−ＳｉＯ2 膜はパ
ターンの疎密に関係なく、一定の膜厚がえられる（パタ
ーン効果がない）ので、従来技術では不可能であった良
好な平坦化ができる。
ターンの疎密に関係なく、一定の膜厚がえられる（パタ
ーン効果がない）ので、従来技術では不可能であった良
好な平坦化ができる。
【００２７】何層も積み重ねても平坦化能力が損なわれ
ないので、本実施例の工程を繰り返すことにより容易に
多層配線を実現することができる。
ないので、本実施例の工程を繰り返すことにより容易に
多層配線を実現することができる。
【００２８】つぎに本発明の第２の実施例について、図
２を参照して説明する。
２を参照して説明する。
【００２９】第１の実施例と同様にして、シリコン基板
１にＳｉＯ2 膜２を形成し、ＴｉＷ膜３およびＡｕ膜４
を形成する。つぎにＬＰＤ−ＳｉＯ2 膜６を選択成長さ
せる。
１にＳｉＯ2 膜２を形成し、ＴｉＷ膜３およびＡｕ膜４
を形成する。つぎにＬＰＤ−ＳｉＯ2 膜６を選択成長さ
せる。
【００３０】つぎに無電解めっき法でＡｕめっき膜７を
形成したのち、スパッタ法により全面に厚さ５０ｎｍの
Ｔｉ膜１０を堆積し、４００℃の熱処理によりＡｕ配線
７表面にＴｉとＡｕとの合金膜１１が形成される。その
あと過酸化水素水およびアンモニア水の混合液でエッチ
ングすると未反応のスパッタＴｉ膜１０が除去される。
形成したのち、スパッタ法により全面に厚さ５０ｎｍの
Ｔｉ膜１０を堆積し、４００℃の熱処理によりＡｕ配線
７表面にＴｉとＡｕとの合金膜１１が形成される。その
あと過酸化水素水およびアンモニア水の混合液でエッチ
ングすると未反応のスパッタＴｉ膜１０が除去される。
【００３１】このあと３０〜５０％の王水を用いて合金
膜１１をエッチングするほかは、第１の実施例と同様に
して多層配線を形成することができる。
膜１１をエッチングするほかは、第１の実施例と同様に
して多層配線を形成することができる。
【００３２】本実施例では、選択Ｗ成長というスループ
ットが１０枚／Ｈｒと低く、２〜４億円／台もする高価
な設備を必要としない。
ットが１０枚／Ｈｒと低く、２〜４億円／台もする高価
な設備を必要としない。
【００３３】なおスパッタＴｉＷ膜およびスパッタＡｕ
膜のエッチングには、微細加工性に優れたイオンミリン
グを用いることもできる。
膜のエッチングには、微細加工性に優れたイオンミリン
グを用いることもできる。
【００３４】
【発明の効果】従来ＡｌやＷが用いられてきた、多層配
線の材料をＡｕに置き替えることができる。その結果材
料自体の耐Ｅ／Ｍ寿命、Ｓ／Ｍ寿命が１０倍程度まで長
くなるうえ、配線抵抗で１４％程度、スルーホール抵抗
で５０％以上低減することができる。
線の材料をＡｕに置き替えることができる。その結果材
料自体の耐Ｅ／Ｍ寿命、Ｓ／Ｍ寿命が１０倍程度まで長
くなるうえ、配線抵抗で１４％程度、スルーホール抵抗
で５０％以上低減することができる。
【００３５】さらに完全な平坦化が可能になって３層以
上の多層配線化が容易になった。ストレスが集中する凹
凸を極めて小さくできるので、より一層の配線寿命の向
上が可能である。
上の多層配線化が容易になった。ストレスが集中する凹
凸を極めて小さくできるので、より一層の配線寿命の向
上が可能である。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を示す断面図である。
【図３】従来技術による多層配線の形成方法を工程順に
示す断面図である。
示す断面図である。
１ シリコン基板 ２ ＳｉＯ2 膜 ３ スパッタＴｉＷ膜 ４ スパッタＡｕ膜 ５ レジスト ６ ＬＰＤ−ＳｉＯ2 膜 ７，７ａ 無電解Ａｕめっき膜 ８，８ａ 選択Ｗ膜 ９，９ａ，９ｂ，９ｃ Ｐ−ＳｉＯ2 膜 １０ スパッタＴｉ膜 １１ 合金膜 １２ 第１アルミ配線 １２ａ 第２アルミ配線 １２ｂ 第３アルミ配線 １３，１３ａ，１３ｂ スパッタＷ膜 １４，１４ａ ＳＯＧ膜 １５ スルーホール １６ くびれ
Claims (1)
- 【請求項１】 半導体基板の一主面上に２つ以上の異な
る金属膜からなる積層膜を堆積する工程と、前記積層膜
上にレジスト膜をパターニングする工程と、前記レジス
ト膜をマスクとして前記積層膜を選択エッチングする工
程と、前記レジスト膜のない領域に酸化シリコン膜を液
相成長させる工程と、前記レジスト膜を除去したのち、
無電解めっき法により露出した積層膜上に選択的に金配
線を形成する工程と、絶縁膜との密着性の優れた薄い金
属膜を前記金配線表面に形成する工程と、全面に絶縁膜
を堆積してから前記金配線上の絶縁膜にスルーホールを
形成する工程と、前記スルーホール内の前記金属膜をエ
ッチングして前記金配線表面を露出させる工程と、無電
解めっき法により前記スルーホール内に金を埋め込む工
程とを含む多層配線の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18851691A JP2646897B2 (ja) | 1991-07-29 | 1991-07-29 | 多層配線の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18851691A JP2646897B2 (ja) | 1991-07-29 | 1991-07-29 | 多層配線の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536838A JPH0536838A (ja) | 1993-02-12 |
| JP2646897B2 true JP2646897B2 (ja) | 1997-08-27 |
Family
ID=16225087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18851691A Expired - Lifetime JP2646897B2 (ja) | 1991-07-29 | 1991-07-29 | 多層配線の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646897B2 (ja) |
-
1991
- 1991-07-29 JP JP18851691A patent/JP2646897B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0536838A (ja) | 1993-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970408 |