JPH0611045B2 - 多層配線の製造方法 - Google Patents
多層配線の製造方法Info
- Publication number
- JPH0611045B2 JPH0611045B2 JP63004671A JP467188A JPH0611045B2 JP H0611045 B2 JPH0611045 B2 JP H0611045B2 JP 63004671 A JP63004671 A JP 63004671A JP 467188 A JP467188 A JP 467188A JP H0611045 B2 JPH0611045 B2 JP H0611045B2
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- JP
- Japan
- Prior art keywords
- wiring
- layer
- conductor
- interlayer insulating
- insulating film
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、超ＬＳＩの金属配線技術として期待されてい
る多層配線の製造方法の改良に関する。
る多層配線の製造方法の改良に関する。
〈従来の技術〉 集積回路の高集積、高密度化に伴って、多層配線技術が
重要となって来ている。しかし層間絶縁層に形成するス
ルーホールの微細化と共に、従来の多層配線技術では、
スルーホール内の配線の膜厚が薄くなり、多層配線の信
頼性が低下するという問題が発生している。
重要となって来ている。しかし層間絶縁層に形成するス
ルーホールの微細化と共に、従来の多層配線技術では、
スルーホール内の配線の膜厚が薄くなり、多層配線の信
頼性が低下するという問題が発生している。
このため、最近第２図(a)乃至(c)に示すように、半導体
基板２１上に第１層の配線２２を形成した後、第１の層
間絶縁膜２３を形成し、更にその上に第２層の配線２４
を形成した後、第２の層間絶縁膜２５を形成し、次にこ
れらの層間絶縁膜２３，２５にそれぞれ第１層及び第２
層の配線２２，２４に通じるスルーホール２６，２７を
開けた後、スルーホール２６，２７内にタングステン２
８，２８を選択的に形成し、更にその後に第３層の配線
２９を形成する方法が提案されている。
基板２１上に第１層の配線２２を形成した後、第１の層
間絶縁膜２３を形成し、更にその上に第２層の配線２４
を形成した後、第２の層間絶縁膜２５を形成し、次にこ
れらの層間絶縁膜２３，２５にそれぞれ第１層及び第２
層の配線２２，２４に通じるスルーホール２６，２７を
開けた後、スルーホール２６，２７内にタングステン２
８，２８を選択的に形成し、更にその後に第３層の配線
２９を形成する方法が提案されている。
〈発明が解決しようとする問題点〉 しかしながら、上記した従来の方法では、３層以上の多
層配線構造において、深さの異なるスルーホールを有す
る場合、スルーホールの深さの違いがその中に導体を埋
め込む工程である選択成長後の平坦性に反映され、深い
スルーホール２６で第３層の配線２９の被覆特性が低下
し、多層配線の信頼性が低下するという問題が発生して
いた。
層配線構造において、深さの異なるスルーホールを有す
る場合、スルーホールの深さの違いがその中に導体を埋
め込む工程である選択成長後の平坦性に反映され、深い
スルーホール２６で第３層の配線２９の被覆特性が低下
し、多層配線の信頼性が低下するという問題が発生して
いた。
本発明は上記の点に鑑みて創案されたものであり、深さ
の異なるスルーホールに導体材料を選択的かつ平坦に形
成し、多層配線の信頼性の向上を図り得る新規な多層配
線の製造方法を提供することを目的としている。
の異なるスルーホールに導体材料を選択的かつ平坦に形
成し、多層配線の信頼性の向上を図り得る新規な多層配
線の製造方法を提供することを目的としている。
〈問題点を解決するための手段〉 上記の目的を達成するため、本発明の多層配線の製造方
法は、半導体基板上に第１層の導体配線を形成する工程
と、この第１層の導体配線上に第１の層間絶縁膜を介し
て第２層の導体配線を形成する工程と、この第２層の導
体配線上に第２の層間絶縁膜を形成する工程と、上記の
第２の層間絶縁膜及び第１の層間絶縁膜にそれぞれ上記
の第１層及び第２層の導体配線に通じる第１及び第２の
スルーホールを形成する工程と、この第１及び第２のス
ルーホールに選択成長により導体としてタングステンを
埋め込む工程と、上記の第２の層間絶縁膜上に上記の第
１及び第２のスルーホールに埋め込まれた導体に接続さ
れる第３層の導体配線を形成する工程とを含んでなり、
上記第１層の導体材料として、上記第２層の導体配線に
用いた導体材料の光学的反射率より低い導体材料を用い
てなることにより、スルーホールに埋め込む導体材料の
選択成長速度を制御し、深さの異なるスルーホールにも
選択的かつ平坦にタングステンからなる導体材料を成長
し、多層配線の信頼性を向上させるようになしている。
法は、半導体基板上に第１層の導体配線を形成する工程
と、この第１層の導体配線上に第１の層間絶縁膜を介し
て第２層の導体配線を形成する工程と、この第２層の導
体配線上に第２の層間絶縁膜を形成する工程と、上記の
第２の層間絶縁膜及び第１の層間絶縁膜にそれぞれ上記
の第１層及び第２層の導体配線に通じる第１及び第２の
スルーホールを形成する工程と、この第１及び第２のス
ルーホールに選択成長により導体としてタングステンを
埋め込む工程と、上記の第２の層間絶縁膜上に上記の第
１及び第２のスルーホールに埋め込まれた導体に接続さ
れる第３層の導体配線を形成する工程とを含んでなり、
上記第１層の導体材料として、上記第２層の導体配線に
用いた導体材料の光学的反射率より低い導体材料を用い
てなることにより、スルーホールに埋め込む導体材料の
選択成長速度を制御し、深さの異なるスルーホールにも
選択的かつ平坦にタングステンからなる導体材料を成長
し、多層配線の信頼性を向上させるようになしている。
〈作用〉 本発明によるタングステンの選択成長では、選択性を向
上させるため、ウェハに光エネルギービームを短時間照
射してタングステンを成長させる方法が採用されてい
る。この方法では、下地材料の光学的反射率によりウェ
ハの温度が異なって来るため、タングステンの成長速度
が異なることになる。例えばＷＳｉｘとＭｏＳｉｘ上の
タングステンの成長速度の温度依存性は第３図に示すよ
うになり、光学的反射率の低いＭｏＳｉｘ上にタングス
テンを選択成長させた場合、ＷＳｉｘ上にタングスタン
を選択成長させた場合に比べ、ＭｏＳｉｘの方が温度が
高くなる結果、３０〜４０％の成長速度の増大がある。
上させるため、ウェハに光エネルギービームを短時間照
射してタングステンを成長させる方法が採用されてい
る。この方法では、下地材料の光学的反射率によりウェ
ハの温度が異なって来るため、タングステンの成長速度
が異なることになる。例えばＷＳｉｘとＭｏＳｉｘ上の
タングステンの成長速度の温度依存性は第３図に示すよ
うになり、光学的反射率の低いＭｏＳｉｘ上にタングス
テンを選択成長させた場合、ＷＳｉｘ上にタングスタン
を選択成長させた場合に比べ、ＭｏＳｉｘの方が温度が
高くなる結果、３０〜４０％の成長速度の増大がある。
また、光学的反射率の低いＷＳｉｘなどのシリサイドに
比べて光学的反射率の高いＡｌ膜等はタングステンの成
長速度が５０％程度低くなる。
比べて光学的反射率の高いＡｌ膜等はタングステンの成
長速度が５０％程度低くなる。
したがって、各層の導体配線に光学的反射率の異なる導
体材料を適宜選択して用いることにより、スルーホール
の深さに限定されることなく、スルーホールにタングス
テンからなる導体材料を選択的かつ平坦に成長させるこ
とが出来、その結果、多層配線の信頼性が向上する。
体材料を適宜選択して用いることにより、スルーホール
の深さに限定されることなく、スルーホールにタングス
テンからなる導体材料を選択的かつ平坦に成長させるこ
とが出来、その結果、多層配線の信頼性が向上する。
〈実施例〉 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図(a)乃至(g)は各々本発明に係る多層配線の製造方
法の一実施例の工程説明図である。
法の一実施例の工程説明図である。
まず、第１図(a)に示すように半導体基板１上にスパッ
タ法によりＭｏＳｉｘを0.５μｍ厚で被着し、第１層Ｍ
ｏＳｉｘ配線２を形成する。次に第１図(b)に示すよう
にＣＶＤ法等の慣用手法により層間絶縁膜３を1.０μｍ
被着した後、第１図(c)に示すようにスパッタ法により
Ａｌ−Ｓｉ膜を1.０μｍ厚で被着して第２層Ａｌ−Ｓｉ
配線４を形成する。次に、更に第１図(d)に示すように
ＣＶＤ法等の慣用手法により層間絶縁膜５を1.２μｍ厚
に被着した後、第１図(e)に示すように上記した層間絶
縁膜3.５の所定の位置に、それぞれ上記した第１層Ｍｏ
Ｓｉｘ配線２及び第２層Ａｌ−Ｓｉ配線４に達するスル
ーホール６及び７を形成する。その後、第１図(f)に示
すようにそれぞれ深さの異なるスルーホール６及び７に
例えばＷＦ６のＨ2還元法によるタングステンの選択Ｃ
ＶＤ法によりタングステン８を選択的に成長させる。こ
の場合、下地配線２，４の光学的反射率の相違により深
いスルーホール６における成膜速度の方が他方より速く
なり、結果として深さの異なるスルーホール６，７にタ
ングステン８が平坦性良く埋込み形成されることにな
る。
タ法によりＭｏＳｉｘを0.５μｍ厚で被着し、第１層Ｍ
ｏＳｉｘ配線２を形成する。次に第１図(b)に示すよう
にＣＶＤ法等の慣用手法により層間絶縁膜３を1.０μｍ
被着した後、第１図(c)に示すようにスパッタ法により
Ａｌ−Ｓｉ膜を1.０μｍ厚で被着して第２層Ａｌ−Ｓｉ
配線４を形成する。次に、更に第１図(d)に示すように
ＣＶＤ法等の慣用手法により層間絶縁膜５を1.２μｍ厚
に被着した後、第１図(e)に示すように上記した層間絶
縁膜3.５の所定の位置に、それぞれ上記した第１層Ｍｏ
Ｓｉｘ配線２及び第２層Ａｌ−Ｓｉ配線４に達するスル
ーホール６及び７を形成する。その後、第１図(f)に示
すようにそれぞれ深さの異なるスルーホール６及び７に
例えばＷＦ６のＨ2還元法によるタングステンの選択Ｃ
ＶＤ法によりタングステン８を選択的に成長させる。こ
の場合、下地配線２，４の光学的反射率の相違により深
いスルーホール６における成膜速度の方が他方より速く
なり、結果として深さの異なるスルーホール６，７にタ
ングステン８が平坦性良く埋込み形成されることにな
る。
その後、第１図(g)に示すように第３層Ａｌ−Ｓｉ配線
９を形成する。
９を形成する。
以上のよに、各層の導体配線を指定することにより、深
さの異なるスルーホールにタングステンを選択的かつ平
坦に埋め込み形成することが出来、多層配線の信頼性が
向上する。
さの異なるスルーホールにタングステンを選択的かつ平
坦に埋め込み形成することが出来、多層配線の信頼性が
向上する。
なお、本発明は上記した実施例に限定されるものではな
く、その主旨を逸脱しない範囲で種々の変形で実施する
ことが出来、例えば各層の導体配線の種類及び組合せ、
層間絶縁膜の膜厚等は、その導体材料の光学的反射率に
より適宜決定することが出来ることは言うまでもない。
また４層以上の多層配線にも適用し得ることは言うまで
もない。
く、その主旨を逸脱しない範囲で種々の変形で実施する
ことが出来、例えば各層の導体配線の種類及び組合せ、
層間絶縁膜の膜厚等は、その導体材料の光学的反射率に
より適宜決定することが出来ることは言うまでもない。
また４層以上の多層配線にも適用し得ることは言うまで
もない。
〈発明の効果〉 以上のように本発明によれば、深さの異なるスルーホー
ル内にタングステンからなる導体材料を選択的に、かつ
平坦に埋込み成長することが出来、その結果多層配線の
信頼性を著しく向上させることが出来る。
ル内にタングステンからなる導体材料を選択的に、かつ
平坦に埋込み成長することが出来、その結果多層配線の
信頼性を著しく向上させることが出来る。
第１図(a)乃至(g)はそれぞれ本発明に係る多層配線の製
造方法の一実施例の工程を説明するための図、第２図
(a)乃至(c)はそれぞれ従来の方法により製造される多層
配線形成工程を説明するための図、第３図はＷＳｉｘ，
ＭｏＳｉｘ上のタングステンの成長速度の温度依存性を
示す図である。 １…半導体基板、２…第１層ＭｏＳｉ配線、３…層間絶
縁膜Ｉ、４…第２層Ａｌ−Ｓｉ配線、５…層間絶縁膜I
I、６，７…スルーホール、８…選択成長タングステン
（導体）、９…第３層Ａｌ−Ｓｉ配線。
造方法の一実施例の工程を説明するための図、第２図
(a)乃至(c)はそれぞれ従来の方法により製造される多層
配線形成工程を説明するための図、第３図はＷＳｉｘ，
ＭｏＳｉｘ上のタングステンの成長速度の温度依存性を
示す図である。 １…半導体基板、２…第１層ＭｏＳｉ配線、３…層間絶
縁膜Ｉ、４…第２層Ａｌ−Ｓｉ配線、５…層間絶縁膜I
I、６，７…スルーホール、８…選択成長タングステン
（導体）、９…第３層Ａｌ−Ｓｉ配線。
Claims (1)
- 【請求項１】半導体基板上に第１層の導体配線を形成す
る工程と、 該第１層の導体配線上に第１の層間絶縁膜を介して第２
層の導体配線を形成する工程と、 該第２層の導体配線上に第２の層間絶縁膜を形成する工
程と、 上記第２の層間絶縁膜及び第１の層間絶縁膜にそれぞれ
上記第１層及び第２層の導体配線に通じる第１及び第２
のスルーホールを形成する工程と、 該第１及び第２のスルーホールに選択成長により導体と
してタングステンを埋め込む工程と、 上記第２の層間絶縁膜上に上記第１及び第２のスルーホ
ールに埋め込まれた導体に接続される第３層の導体配線
を形成する工程と、 を含んでなり、 上記第１層の導体配線として、上記第２層の導体配線に
用いた導体材料の光学的反射率より低い導体材料を用い
てなることを特徴とする多層配線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004671A JPH0611045B2 (ja) | 1988-01-14 | 1988-01-14 | 多層配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004671A JPH0611045B2 (ja) | 1988-01-14 | 1988-01-14 | 多層配線の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01184848A JPH01184848A (ja) | 1989-07-24 |
| JPH0611045B2 true JPH0611045B2 (ja) | 1994-02-09 |
Family
ID=11590368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63004671A Expired - Lifetime JPH0611045B2 (ja) | 1988-01-14 | 1988-01-14 | 多層配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611045B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6965165B2 (en) | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US7405149B1 (en) | 1998-12-21 | 2008-07-29 | Megica Corporation | Post passivation method for semiconductor chip or wafer |
| US6383916B1 (en) * | 1998-12-21 | 2002-05-07 | M. S. Lin | Top layers of metal for high performance IC's |
| US7932603B2 (en) | 2001-12-13 | 2011-04-26 | Megica Corporation | Chip structure and process for forming the same |
-
1988
- 1988-01-14 JP JP63004671A patent/JPH0611045B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01184848A (ja) | 1989-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |