JPH11260920A - 半導体素子の配線形成方法 - Google Patents
半導体素子の配線形成方法Info
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Abstract
がら、乾式食刻工程を省き、膜成長時間を減らして、生
産性を向上し得る半導体素子の銅配線形成方法を提供し
ようとするものである。 【解決手段】 基板1の内面及び上面に導電層2を形成
し;導電層を包含する基板1上に絶縁層4、6を形成
し;各導電層と対応する位置の絶縁層をエッチングし
て、トレンチa、b、cを形成し;トレンチの内面及び
トレンチの周囲の絶縁層の上面にバリヤー層パターン7
aをそれぞれ形成し;トレンチの内面の各バリヤー層上
のみに、シード層21をそれぞれ形成し;該バリヤー層
パターン及びシード層の上面に、選択的に銅層22を形
成する方法である。
Description
形成方法に関し、より詳細には、銅を用いて配線を形成
する方法に関するものである。
ては、接触抵抗の低さ及び工程の簡略化のため、アルミ
ニウム(Al)を配線材料として用いていた。しかしな
がら、近年の半導体素子の高集積化に伴い、0.25μ
m以下のデザインルールが要求されるようになってき
た。そのため、配線幅は狭く、配線長は長くなり、それ
に伴って、配線抵抗は増加し、絶縁膜の厚さは減少し
て、寄生容量が増加されるという欠点があった。
生容量の増加という問題を解決するため、アルミニウム
配線よりも抵抗が低く、電子移動度の高い金属を配線材
料として用いる研究が盛んに行われている。その一例と
して、銅を半導体素子の配線に用いているが、銅は、電
気比抵抗が低く(20℃で1.673μΩ・cm)、電子
移動度が高いため、配線の断面積が減少しても、半導体
素子の動作速度を低下させずに、信頼性を維持し得ると
いう利点がある。
法を図面に基づき、詳細に説明する。始めに、図2
(A)に示すように、半導体基板1の上面にゲート電極
2を形成した後、前記ゲート電極2両側の半導体基板1
の内部にn+又はp+拡散層3を形成し、前記拡散層3
及びゲート電極2の上面に絶縁層4を形成した後、前記
絶縁層4の上面にビットライン5を形成し、前記ビット
ライン5の上面に、更に絶縁層6を形成する。その後、
拡散層3、ゲート電極2及びビットライン5の上面に、
各配線層の間を接続するトレンチ(スルーホール)a、
b及びcをそれぞれ形成し、前記トレンチa、b及びc
の側壁及び底面を含む全面にバリヤー層7(密着層)を
形成する。バリヤー層は、Ti、TiN、TiW、Ta
N、TaW、TiSixYY及びTaSixYNからなる群
から選ばれた1又は2以上の膜からなる単層又は積層で
ある。
ー層7の全面に通常の薄膜形成方法、例えばCVD法、
スパッタリング法、クラスタ・イオンビーム蒸着法(I
CBD)及びめっき法のいずれか1の方法を用いて、銅
層8を形成する。このとき、それらのトレンチa、b及
びc内に銅を充填するのに必要な膜成長時間は、絶縁膜
6上に銅を堆積するのに必要な膜成長時間よりも長い。
また、空腔内に充填する銅は、第2絶縁膜6上に堆積す
る銅層の厚さよりもはるかに厚い。つまり、空腔又はト
レンチ内には相対的に厚い銅配線を形成し、絶縁層の上
面には相対的に薄い銅配線を形成している。空腔内に銅
を充填するのに必要な時間に合わせて、総膜成長時間を
決定しなければならず、そのことが配線形成工程を長時
間化する要因となっている。また、このようにして形成
した銅配線は、空腔内と絶縁層上とで所要な膜厚が異な
るため、表面の凹凸が激しく、平坦化する必要がある。
の役割を担う上部バリヤー層9を形成する。上部バリヤ
ー層は、バリヤー層と同様の材料からなる単層又は積層
である。
レジスト膜(図示していない)を形成した後、パターニ
ングして、図2(C)に示すように、フォトレジストマ
スク10を形成し、前記フォトレジストマスク10を保
護膜として用い、バリヤー層7、銅層8及び上部バリヤ
ー層9をそれぞれエッチングして、図2(D)に示すよ
うに、バリヤー層7、銅層8及び上部バリヤー層9から
構成されたサンドイッチ状パターン11を形成する。
壁に更に拡散防止膜を形成するため、第3バリヤー層
(図示していない)を、全面に形成し、その後、前記第
3バリヤー層をエッチバックし、サンドイッチ状パター
ン11の側壁に第3バリヤー層であるスペーサー12を
形成して、配線の形成をしていた。第3バリヤー層は、
バリヤー層と同様の材料からなる単層又は積層である。
低く、電気移動度が高いため、配線の断面積が減少して
も、素子の動作速度及び信頼性が維持され、有機金属化
合物の熱分解反応を用いる有機金属CVD(MOCV
D)工程を施すことができるため、工程が容易であると
いう利点がある。しかし、銅配線そのものは、耐酸化性
が低く、シリコン又は絶縁物質内で速く拡散してしまう
という欠点がある。
ては、配線形成の後、銅層を乾式食刻して、平坦化する
工程を施すべきであるが、現在、銅を包含する薄膜を乾
式食刻する工程は、いまだ開発されておらず、実用化す
ることができないという不都合な点がある。
き、空腔内の膜成長時間が長いため、処理能力が低下
し、銅の配線形成方法の実用化が難しいという不都合な
点がある。
従来の課題を鑑み、低い抵抗率及び高い電気移動度を維
持しながら、製造ライン全体の処理能力を向上させる、
改良された半導体素子の銅配線形成方法を提供すること
を目的とする。
法において(1)半導体基板の上面に絶縁層を形成する
工程と、(2)該絶縁層の上面にバリヤー層を形成する
工程と、(3)該バリヤー層の上面に部分的に該バリヤ
ー層よりも銅の蒸着速度の速いシード層を形成する工程
と、(4)該バリヤー層及びシード層の上面に選択的に
銅層を形成するが、特に、該シード層の上面の銅層を他
の部分より厚く形成する工程と、を含むことが好まし
い。
ることが好ましい。
ステン及び銅からなる群から選ばれる材料からなる層で
あることが好ましい。銅がより好ましい。更に、厚さ5
00Å以下の層であることが好ましく、特に約280〜
約320Åが好ましい。
る工程において、金属膜の形成を速める役割を果たす。
しかし、シード層を形成していないバリヤー層パターン
7a上では、金属膜は、通常の速度で形成する。結果と
して、トレンチa、b及びc内に相対的に厚い銅配線を
形成する所要時間と、絶縁膜6上のバリヤー層パターン
7aの上面に相対的に薄い銅層を形成する膜成長の所要
時間がほとんど同じとなる。これにより、総膜成長時間
を減らして、処理能力の低下を改善することができる。
このシード層を用いると、素子の高段差を除去すること
ができるため、高集積半導体素子の製造時に、素子の特
性を向上し、製品の信頼性を向上し得る。
W、TaN、TaW、TiSixYY及びTaSixYNか
らなる群から選ばれる少なくとも1の材料からなる膜で
あることが好ましい。窒素を含有する材料が好ましく、
TaNがより好ましい。
iW、TaN、TaW、TiSixYY及びTaSixYN
からなる群から選ばれる少なくとも1の材料からなる膜
であることが好ましい。窒素を含有する材料が好まし
く、TaNがより好ましい。上部バリヤー層パターン2
3aは、銅層22から銅イオンが外部に拡散することを
防止し(拡散防止膜)、銅の酸化も防止して、銅配線の
抵抗率の増加を防止する役割を果たしている。
スパッタリング法からなる群から選ばれた1の方法を用
いて形成する層であることが好ましい。
定されず、通常用いる材料を用いることができる。
層を形成する工程と、該導電層を包含する該基板上に絶
縁層を形成する工程と、前記の各導電層と対応する位置
の該絶縁層をエッチングして、複数のトレンチを形成す
る工程と、それらトレンチの内面及びそれらトレンチ周
囲の該絶縁層の上面にバリヤー層をそれぞれ形成する工
程と、それらの各トレンチの内面のそれらの各バリヤー
層上のみに、シード層をそれぞれ形成する工程と、前記
の各バリヤー層及び前記の各シード層の上面に、選択的
に銅層を形成する工程と、を含むことが好ましい。
き、詳細に説明する。本発明の半導体素子の配線形成方
法においては、図1(A)に示すように、半導体基板1
の上面にゲート電極2を形成した後、前記ゲート電極2
両側の半導体基板1の内部にn+又はp+拡散層3を形
成し、前記拡散層3及びゲート電極の2の上面に絶縁層
4を形成した後、前記絶縁層4の上面にビットライン5
を形成し、前記ビットライン5の上面に更に絶縁層6を
形成する。その後、拡散層3、ゲート電極2及びビット
ライン5の上面に、配線層と接続すべきトレンチa、b
及びcをそれぞれ形成する。
底面と第2絶縁膜6の上面とに密着層又はバリヤー層7
を形成する。その後、図1(B)に示すように、前記銅
層を形成する領域にのみ、バリヤー層7が残るように、
バリヤー層7をパターニングして、バリヤー層パターン
7aを形成する。次いで、図1(B)の全面に、シード
層を、MOCVD法、めっき法又はスパッタリング法に
より500Å以下の厚さで付着させ、それをエッチバッ
クして、図1(C)に示すように、トレンチa、b及び
c内のバリヤー層パターン7aの表面上にのみ、前記シ
ード層が残るようにパターニングして、シード層21を
形成する。
的に厚い銅層を形成し、絶縁層6の上面には相対的に薄
い銅層を形成して、見かけ上の銅層の高さが同じになる
ように形成する。
びスパッタリング法などのいずれか1の方法を用いて銅
層を形成する場合に、必要な膜成長時間(incubation t
ime)及び蒸着速度又はめっき速度を表1に示す。本発
明において、「膜成長時間(incubation time)」は、
薄膜形成の際に、該薄膜の最初の原子層が形成されるま
でにかかる時間を意味する。膜成長時間の測定方法は、
所定の薄膜形成操作を開始し、TEMCOR社のアルフ
ァステップ、又は走査型電子顕微鏡を用いて、所定時間
単位毎(ごと)(分単位)に形成された薄膜厚さを測定
し、時間毎の付着厚さから求められる薄膜形成速度が所
定の速度に増加する点を膜成長時間として求める。それ
ぞれの測定条件は以下のとおりである: MOCVD法: 圧力:0.1〜10Torr 温度:140〜220℃ 電解めっき法: 電解溶液:CuSO4、H2SO4、H2O 温度:5〜100℃ 電流密度:1〜200mA/dm2 スパッタリング法: DC:2〜20kW RF:1〜15kW 圧力:0.1〜20mTorr
長時間に適切なシード層を選択する。
め、シード層21上の銅のめっき速度は速いが、シード
層21の形成されていないバリヤー層パターン7a上の
銅のめっき速度は相対的に遅いため、図1(D)に示す
ように、各トレンチa、b及びcは、それぞれ銅で充填
されて、銅層22を形成し、また、バリヤー層パターン
7aの上面にも銅層22を形成する。
き法を用いた場合は、付着領域を限定することができる
ため、金属のバリヤー層パターン7a及びシード層21
上のみに銅が付着し、絶縁層6上面には、銅が付着しな
い。このため、銅を付着した後、エッチングし、パター
ニングして、仕上げをする必要がなく、工程全体を簡略
化することができる。
拡散防止膜として、単層又は積層の上部バリヤー層23
を形成する。次いで、図1(E)に示すように、上部バ
リヤー層23の上面にエッチング用のエッチングマスク
24を形成した後、図1(F)に示すように、上部バリ
ヤー層23が銅層22を覆うような形のパターニングを
行い、上部バリヤー層23aを形成して、本発明の半導
体素子の配線の形成を終了する。
グマスク24の幅は、銅層22の幅よりも少し広めに形
成して、上部バリヤー層23aが銅層22の側面及び上
面を完全に覆うようにする。
わりに、半導体素子の代表的な構成要素であるゲート電
極2、拡散層3及びビットライン5を例に用いて説明し
ているが、本発明はこれらに限定されることはない。半
導体素子の形成に応用して、導電層の上面に絶縁膜を形
成し、前記絶縁膜にトレンチを形成して、前記導電層を
露出させ、前記絶縁膜の上面に銅配線を形成して、前記
導電層と接続する場合も、本発明の銅配線形成方法を適
用することができる。
通して、素子の信頼性を向上させながら、ドライエッチ
ング工程を省略することにより、低い抵抗率を有する銅
配線の形成工程を短縮化し、かつ簡略化する半導体素子
の配線形成方法である。
流れ図である。
れ図である。
Claims (5)
- 【請求項1】 半導体素子の配線形成方法であって、 (1)半導体基板の上面に絶縁層を形成する工程と、 (2)該絶縁層の上面にバリヤー層を形成する工程と、 (3)該バリヤー層の上面に部分的に該バリヤー層より
も銅の蒸着速度の速いシード層を形成する工程と、 (4)該バリヤー層及びシード層の上面に選択的に銅層
を形成するが、特に、該シード層の上面の銅層を他の部
分より厚く形成する工程と、を含む方法。 - 【請求項2】 該銅層の上面に、上部バリヤー層を形成
することを特徴とする、請求項1記載の方法。 - 【請求項3】 前記シード層が、窒化チタニウム、タン
グステン、及び銅からなる群より選ばれる材料からなる
層である、請求項1又は2記載の方法。 - 【請求項4】 前記バリヤー層が、Ti、TiN、Ti
W、TaN、TaW、TiSiXYY及びTaSiXYNか
らなる群から選ばれる少なくとも1の材料からなる膜で
ある、請求項1〜3のいずれか1項記載の方法。 - 【請求項5】 半導体基板の内面及び上面に、複数の導
電層を形成する工程と、 該導電層を包含する該基板上に絶縁層を形成する工程
と、 前記の各導電層と対応する位置の該絶縁層をエッチング
して、複数のトレンチを形成する工程と、 それらトレンチの内面及びそれらトレンチ周囲の該絶縁
層の上面にバリヤー層をそれぞれ形成する工程と、 それらの各トレンチの内面のそれらの各バリヤー層上の
みに、シード層をそれぞれ形成する工程と、 前記の各バリヤー層及び前記の各シード層の上面に、選
択的に銅層を形成する工程と、を含む半導体素子の配線
形成を特徴とする、請求項1〜4のいずれか1項記載の
方法。
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