JP2002033323A - 銅相互接続部を有する半導体デバイスの製造方法 - Google Patents
銅相互接続部を有する半導体デバイスの製造方法Info
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Abstract
(57)【要約】
【課題】 銅相互接続部の形成に関連した現在の問題を
克服する銅相互接続部を形成するための方法を提供する
こと。 【解決手段】 銅相互接続部を有する半導体デバイスの
製造方法が開示される。本発明の方法では、誘電材料の
層は基板上に形成される。次に、銅の拡散を防止するた
めのバリア層は、基板の全面にわたって堆積される。二
重の銅層は、バリア層上に形成される。二重の層は、Ｐ
ＶＤによって堆積される銅層、および電気めっきによっ
て堆積される銅層である。銅層は、互いに隣接してい
る。ＰＶＤ層の厚さ（Ｙ）に対する電気めっき層の厚さ
（Ｘ）の比は、約１：０．５から約１：２である。電気
めっき層の厚さは、少なくとも約３μｍである。ＰＶＤ
銅層の厚さは、少なくとも約１００ｎｍである。２つの
層の厚さは、小粒子サイズ（０．１μｍから０．２μ
ｍ）から大粒子サイズ（１μｍ以上）への電気めっき銅
の再結晶化を発生させるように選択される。
克服する銅相互接続部を形成するための方法を提供する
こと。 【解決手段】 銅相互接続部を有する半導体デバイスの
製造方法が開示される。本発明の方法では、誘電材料の
層は基板上に形成される。次に、銅の拡散を防止するた
めのバリア層は、基板の全面にわたって堆積される。二
重の銅層は、バリア層上に形成される。二重の層は、Ｐ
ＶＤによって堆積される銅層、および電気めっきによっ
て堆積される銅層である。銅層は、互いに隣接してい
る。ＰＶＤ層の厚さ（Ｙ）に対する電気めっき層の厚さ
（Ｘ）の比は、約１：０．５から約１：２である。電気
めっき層の厚さは、少なくとも約３μｍである。ＰＶＤ
銅層の厚さは、少なくとも約１００ｎｍである。２つの
層の厚さは、小粒子サイズ（０．１μｍから０．２μ
ｍ）から大粒子サイズ（１μｍ以上）への電気めっき銅
の再結晶化を発生させるように選択される。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路デバイス
の製造方法に関し、特に、銅相互接続部を有する半導体
デバイスに関する。
の製造方法に関し、特に、銅相互接続部を有する半導体
デバイスに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】デバイ
スがサブミクロン寸法に形成されるにつれて、信頼性の
あるサブミクロン相互接続（相互接続部）の形成はます
ます困難になってきている。相互接続部を形成するため
に多くの技術が用いられている。しかし、サブミクロン
の相互接続部の寸法が小さくなるにつれて、現在の技術
では対応できないようになってきた。
スがサブミクロン寸法に形成されるにつれて、信頼性の
あるサブミクロン相互接続（相互接続部）の形成はます
ます困難になってきている。相互接続部を形成するため
に多くの技術が用いられている。しかし、サブミクロン
の相互接続部の寸法が小さくなるにつれて、現在の技術
では対応できないようになってきた。
【０００３】例えば、エネルギーに反応しやすい材料か
らなる層に規定されるパターンがエッチング手段によっ
て下部金属層に転写される、リソグラフィー技術を用い
て金属層をパターン化することにより相互接続部を形成
しなければならない技術では、いくつかの問題が存在す
る。これらの技術では、コンタクトホール（ウィンドウ
またはビア）は、誘電材料の層で形成される。次に、コ
ンタクトホールは、金属層を誘電体層の一面に堆積させ
ることによって、金属で充填される。次に、誘電体層の
上部に堆積された金属層の一部は、エッチングまたは化
学機械研磨（ＣＭＰ）などの手段を用いて除去される。
残存する金属層の部分は、誘電体層内に形成されたコン
タクトホール内の部分である。
らなる層に規定されるパターンがエッチング手段によっ
て下部金属層に転写される、リソグラフィー技術を用い
て金属層をパターン化することにより相互接続部を形成
しなければならない技術では、いくつかの問題が存在す
る。これらの技術では、コンタクトホール（ウィンドウ
またはビア）は、誘電材料の層で形成される。次に、コ
ンタクトホールは、金属層を誘電体層の一面に堆積させ
ることによって、金属で充填される。次に、誘電体層の
上部に堆積された金属層の一部は、エッチングまたは化
学機械研磨（ＣＭＰ）などの手段を用いて除去される。
残存する金属層の部分は、誘電体層内に形成されたコン
タクトホール内の部分である。
【０００４】次に、第２の金属層は、金属で充填された
コンタクトホールを有する誘電体層の一面に形成され
る。第２の金属層は、従来の減色法により、パターン化
され、相互接続ワイヤを形成する。通常、コンタクトホ
ールを充填する金属は１種類の金属（例えば、ＣＶＤ
（化学蒸着された）タングステン）であり、パターン化
された金属は第２の金属（例えば、アルミニウム）であ
る。第２の金属層は、リソグラフィー技術を用いてパタ
ーン化される。
コンタクトホールを有する誘電体層の一面に形成され
る。第２の金属層は、従来の減色法により、パターン化
され、相互接続ワイヤを形成する。通常、コンタクトホ
ールを充填する金属は１種類の金属（例えば、ＣＶＤ
（化学蒸着された）タングステン）であり、パターン化
された金属は第２の金属（例えば、アルミニウム）であ
る。第２の金属層は、リソグラフィー技術を用いてパタ
ーン化される。
【０００５】このような方法は、関連する特定の問題を
有する。具体的には、パターン化されたアルミニウム層
は、側壁が腐食される。また、パターン化された金属線
間の空間は、次いで、さらなる処理を行なう前に、誘電
体層で充填されなければならない。さらに、相互接続部
（例えば、タングステン）およびワイヤ（例えば、アル
ミニウム）に異種の金属を用いると、機械的強度および
相互接続部の電気的品質の双方に悪影響が及ぼされる。
有する。具体的には、パターン化されたアルミニウム層
は、側壁が腐食される。また、パターン化された金属線
間の空間は、次いで、さらなる処理を行なう前に、誘電
体層で充填されなければならない。さらに、相互接続部
（例えば、タングステン）およびワイヤ（例えば、アル
ミニウム）に異種の金属を用いると、機械的強度および
相互接続部の電気的品質の双方に悪影響が及ぼされる。
【０００６】現在、銅は、低コストおよび低抵抗率のた
めに、相互接続材料として導入されている。しかし、銅
をエッチングするのは困難である。したがって、金属相
互接続部のエッチングを必要とする方法は、銅相互接続
部を形成するのには有用でない。相互接続部を形成する
ための有望な技術としては、二重ダマシーンプロセス
（dual damascene process）（すなわち、２つの単一ダ
マシーンプロセスの組み合わせ）が挙げられる。二重ダ
マシーンプロセスでは、単一の誘電体層が堆積され、２
工程のエッチングプロセスを用いてパターン化される。
第１の工程では、誘電体層の半分以上の厚さにわたって
コンタクトホールがエッチングされ、第２のエッチング
工程では、コンタクトホールが、残りの誘電体の厚さに
わたって下部層まで、および誘電体層を通過して相互接
続チャネル（すなわち、溝）部分までエッチングされ
る。
めに、相互接続材料として導入されている。しかし、銅
をエッチングするのは困難である。したがって、金属相
互接続部のエッチングを必要とする方法は、銅相互接続
部を形成するのには有用でない。相互接続部を形成する
ための有望な技術としては、二重ダマシーンプロセス
（dual damascene process）（すなわち、２つの単一ダ
マシーンプロセスの組み合わせ）が挙げられる。二重ダ
マシーンプロセスでは、単一の誘電体層が堆積され、２
工程のエッチングプロセスを用いてパターン化される。
第１の工程では、誘電体層の半分以上の厚さにわたって
コンタクトホールがエッチングされ、第２のエッチング
工程では、コンタクトホールが、残りの誘電体の厚さに
わたって下部層まで、および誘電体層を通過して相互接
続チャネル（すなわち、溝）部分までエッチングされ
る。
【０００７】二重ダマシーンプロセスは、従来の減色法
と比較すると、銅相互接続形成に有利である。なぜな
ら、二重ダマシーンでは、銅層をパターン化するのにリ
ソグラフィー技術およびエッチング手段を必要としない
からである。しかし、二重ダマシーンでは、銅の堆積は
複雑である。なぜなら、コンタクトホールは、２：１、
３：１またはそれ以上のアスペクト比（すなわち、くぼ
みの高さ対幅の比）を有し得るからである。アスペクト
比が高いと、スパッタリング堆積は困難になる。銅は、
コンタクトホールおよび相互接続チャネル内でＣＶＤに
よって堆積され得る。しかし、銅をＣＶＤで堆積させる
のは困難であり、および／または費用がかかる。この結
果、銅は、通常、製造においてはＣＶＤによって堆積さ
れない。
と比較すると、銅相互接続形成に有利である。なぜな
ら、二重ダマシーンでは、銅層をパターン化するのにリ
ソグラフィー技術およびエッチング手段を必要としない
からである。しかし、二重ダマシーンでは、銅の堆積は
複雑である。なぜなら、コンタクトホールは、２：１、
３：１またはそれ以上のアスペクト比（すなわち、くぼ
みの高さ対幅の比）を有し得るからである。アスペクト
比が高いと、スパッタリング堆積は困難になる。銅は、
コンタクトホールおよび相互接続チャネル内でＣＶＤに
よって堆積され得る。しかし、銅をＣＶＤで堆積させる
のは困難であり、および／または費用がかかる。この結
果、銅は、通常、製造においてはＣＶＤによって堆積さ
れない。
【０００８】無電解金属堆積（すなわち、無電解めっ
き）は、銅を誘電材料のパターン化された層上に堆積さ
せるための技術として研究されている。この技術では、
めっきされる面（例えば、コンタクトホール（ウィンド
ウまたはビア）および相互接続チャネル）は、金属を堆
積させて無電解堆積を行なう前に前処理されなければな
らない。低堆積率および浴安定性の問題のために、この
アプローチを製造に用いるのは魅力的ではない。さら
に、触媒金属の物理蒸着（ＰＶＤ、例えば、スパッタリ
ング）もしくは活性化溶液を用いた処理などの現在の表
面活性化技術は、困難であるか、または現在のデバイス
の製造方法とは適合しない。
き）は、銅を誘電材料のパターン化された層上に堆積さ
せるための技術として研究されている。この技術では、
めっきされる面（例えば、コンタクトホール（ウィンド
ウまたはビア）および相互接続チャネル）は、金属を堆
積させて無電解堆積を行なう前に前処理されなければな
らない。低堆積率および浴安定性の問題のために、この
アプローチを製造に用いるのは魅力的ではない。さら
に、触媒金属の物理蒸着（ＰＶＤ、例えば、スパッタリ
ング）もしくは活性化溶液を用いた処理などの現在の表
面活性化技術は、困難であるか、または現在のデバイス
の製造方法とは適合しない。
【０００９】銅の主な利点としては、比較的コストが低
いことおよび抵抗率が低いことが挙げられる。しかし、
銅は、シリコン、二酸化シリコン、およびポリイミドな
どの低誘電率ポリマーに対する拡散係数が比較的大き
い。銅は、相互接続部から二酸化シリコンまたはポリマ
ー層を通って下部シリコンに拡散し得る。下部シリコン
基板への銅の拡散は、得られるデバイスのトランジスタ
特性を低下させ得る。銅相互接続部は、二酸化シリコン
層への拡散を防止するために、少なくとも１つの拡散バ
リアによってカプセル化されなければならない。この拡
散バリアの形成は、銅の接続部形成に関連したもう１つ
の問題である。
いことおよび抵抗率が低いことが挙げられる。しかし、
銅は、シリコン、二酸化シリコン、およびポリイミドな
どの低誘電率ポリマーに対する拡散係数が比較的大き
い。銅は、相互接続部から二酸化シリコンまたはポリマ
ー層を通って下部シリコンに拡散し得る。下部シリコン
基板への銅の拡散は、得られるデバイスのトランジスタ
特性を低下させ得る。銅相互接続部は、二酸化シリコン
層への拡散を防止するために、少なくとも１つの拡散バ
リアによってカプセル化されなければならない。この拡
散バリアの形成は、銅の接続部形成に関連したもう１つ
の問題である。
【００１０】Ｓｈｉｎｒｉｋｉらの米国特許第５，６２
７，１０２号に記載されているように、金属相互接続部
の形成に関連した１つの問題として、くぼみを充填する
金属内に空洞が形成されることが挙げられる。このよう
な不完全な充填によって、電気コンタクトは正常に確立
されない。不完全な充填の問題は、アスペクト比が増加
するにつれて深刻になる。この結果、くぼみの幅が減少
するにつれて、不完全な充填に関連した問題は深刻にな
る。
７，１０２号に記載されているように、金属相互接続部
の形成に関連した１つの問題として、くぼみを充填する
金属内に空洞が形成されることが挙げられる。このよう
な不完全な充填によって、電気コンタクトは正常に確立
されない。不完全な充填の問題は、アスペクト比が増加
するにつれて深刻になる。この結果、くぼみの幅が減少
するにつれて、不完全な充填に関連した問題は深刻にな
る。
【００１１】したがって、銅相互接続部の形成に関連し
た現在の問題を克服する銅相互接続部を形成するための
方法が所望される。
た現在の問題を克服する銅相互接続部を形成するための
方法が所望される。
【００１２】
【課題を解決するための手段】本発明の方法では、銅の
２つの層が、一方が他方の上に堆積される。１つの層
は、化学蒸着（ＣＶＤ）またはプラズマ蒸着（ＰＶＤ）
などの蒸着技術を用いて堆積される。もう１つの層は、
電気めっきによって堆積される。銅の蒸着層および銅の
電気めっき層は隣接している。しかし、どちらの層が上
層であり、どちらの層が下層であるかは問題ではない。
すなわち、下層は、蒸着層または電気めっき層のいずれ
かである。上層は、他方の蒸着層または電気めっき層で
ある。
２つの層が、一方が他方の上に堆積される。１つの層
は、化学蒸着（ＣＶＤ）またはプラズマ蒸着（ＰＶＤ）
などの蒸着技術を用いて堆積される。もう１つの層は、
電気めっきによって堆積される。銅の蒸着層および銅の
電気めっき層は隣接している。しかし、どちらの層が上
層であり、どちらの層が下層であるかは問題ではない。
すなわち、下層は、蒸着層または電気めっき層のいずれ
かである。上層は、他方の蒸着層または電気めっき層で
ある。
【００１３】本発明は、銅の蒸着層の厚さが１５０ｎｍ
よりも大きい場合に蒸着された銅を再結晶化するための
メカニズムを提供するため有利である。従来、銅の蒸着
層は、電気めっきされた銅のためのシード層（seed lay
er）として用いられていた。しかし、蒸着された銅は、
微粒子（０．１μｍから０．２μｍ）材料として堆積さ
れる。したがって、銅の薄い（すなわち、１００ｎｍ以
下）蒸着層のみが形成された。なぜなら、より厚い銅の
蒸着層を電気移動抵抗に対して有利な大粒子材料（すな
わち、１μｍ）に再結晶化するためのメカニズムは、公
知ではなかったからである。しかし、より厚い蒸着層
は、特定の場合において有利である。例えば、電気移動
を低減させるためのドーパントを含む銅の蒸着層は、１
５０ｎｍよりも厚い。このような層は、小粒子膜として
堆積され、本発明の方法を用いて低温で大粒子膜に変換
される。
よりも大きい場合に蒸着された銅を再結晶化するための
メカニズムを提供するため有利である。従来、銅の蒸着
層は、電気めっきされた銅のためのシード層（seed lay
er）として用いられていた。しかし、蒸着された銅は、
微粒子（０．１μｍから０．２μｍ）材料として堆積さ
れる。したがって、銅の薄い（すなわち、１００ｎｍ以
下）蒸着層のみが形成された。なぜなら、より厚い銅の
蒸着層を電気移動抵抗に対して有利な大粒子材料（すな
わち、１μｍ）に再結晶化するためのメカニズムは、公
知ではなかったからである。しかし、より厚い蒸着層
は、特定の場合において有利である。例えば、電気移動
を低減させるためのドーパントを含む銅の蒸着層は、１
５０ｎｍよりも厚い。このような層は、小粒子膜として
堆積され、本発明の方法を用いて低温で大粒子膜に変換
される。
【００１４】二重の銅層が形成された後、銅は再結晶化
される。蒸着層の再結晶化は、銅の蒸着層を再結晶化す
る電気めっき層の厚さを選択することによって制御され
る。銅の電気めっき浴は、酸をベースとした銅電気めっ
き浴であり、これは、リガンド、光沢剤、平滑化剤等の
形態で少なくとも１つの有機添加物を含む。このような
添加物を含む銅電気めっき浴は、当業者に周知であり、
本明細書では詳細に議論しない。
される。蒸着層の再結晶化は、銅の蒸着層を再結晶化す
る電気めっき層の厚さを選択することによって制御され
る。銅の電気めっき浴は、酸をベースとした銅電気めっ
き浴であり、これは、リガンド、光沢剤、平滑化剤等の
形態で少なくとも１つの有機添加物を含む。このような
添加物を含む銅電気めっき浴は、当業者に周知であり、
本明細書では詳細に議論しない。
【００１５】再結晶化は、室温または低温アニールと共
に発生する。本明細書で用いる低温アニールとは、３０
０℃未満の温度で発生するアニールのことを指す。蒸着
層の厚さ（Ｙ）に対する電気めっき層の厚さ（Ｘ）の比
は約１：０．５から約１：２である。すなわち、Ｘ：Ｙ
比は約１：０．５から約１：２である。
に発生する。本明細書で用いる低温アニールとは、３０
０℃未満の温度で発生するアニールのことを指す。蒸着
層の厚さ（Ｙ）に対する電気めっき層の厚さ（Ｘ）の比
は約１：０．５から約１：２である。すなわち、Ｘ：Ｙ
比は約１：０．５から約１：２である。
【００１６】電気めっき層は、少なくとも約３００ｎｍ
の厚さを有する。最小厚さの要件を超えると、電気めっ
き層の厚さは、主として、設計上の問題である。蒸着層
の厚さは、電気めっき層の厚さの少なくとも半分である
ため、蒸着層の厚さは少なくとも約１５０ｎｍである。
の厚さを有する。最小厚さの要件を超えると、電気めっ
き層の厚さは、主として、設計上の問題である。蒸着層
の厚さは、電気めっき層の厚さの少なくとも半分である
ため、蒸着層の厚さは少なくとも約１５０ｎｍである。
【００１７】本発明の方法の１つの実施形態では、二重
の銅層は、半導体基板上の誘電体層の表面に形成された
くぼみに堆積される（すなわち、単一ダマシーンプロセ
ス）。誘電体層は、二酸化シリコン、または例えば、ポ
リイミドもしくはポリアリールエーテル等の低誘電率ポ
リマーなどの材料であり得る。当業者には言うまでもな
く、くぼみ部の構造は設計上の問題であると認識される
であろうが、便宜上、くぼみを溝と呼ぶ。
の銅層は、半導体基板上の誘電体層の表面に形成された
くぼみに堆積される（すなわち、単一ダマシーンプロセ
ス）。誘電体層は、二酸化シリコン、または例えば、ポ
リイミドもしくはポリアリールエーテル等の低誘電率ポ
リマーなどの材料であり得る。当業者には言うまでもな
く、くぼみ部の構造は設計上の問題であると認識される
であろうが、便宜上、くぼみを溝と呼ぶ。
【００１８】銅は、誘電材料に拡散し得るため、銅の拡
散に対するバリアが通常必要である。このようなバリア
は、通常、二重の銅層がその上に堆積される前に誘電体
層上に形成される。しかし、バリアはまた、隣接した誘
電材料への銅の拡散を防止するために、銅をドーピング
し、銅がくぼみ内に堆積された後に、ドーパント材料を
外側拡散させて銅と誘電体との間の界面にバリア層を形
成することによっても形成され得る。銅の拡散に対して
バリアとして作用する材料は当業者に周知である。適切
なバリア材料の例としては、タンタル、窒化タンタル、
および窒化チタンが挙げられる。バリア層の厚さは、少
なくとも約１０ｎｍである。
散に対するバリアが通常必要である。このようなバリア
は、通常、二重の銅層がその上に堆積される前に誘電体
層上に形成される。しかし、バリアはまた、隣接した誘
電材料への銅の拡散を防止するために、銅をドーピング
し、銅がくぼみ内に堆積された後に、ドーパント材料を
外側拡散させて銅と誘電体との間の界面にバリア層を形
成することによっても形成され得る。銅の拡散に対して
バリアとして作用する材料は当業者に周知である。適切
なバリア材料の例としては、タンタル、窒化タンタル、
および窒化チタンが挙げられる。バリア層の厚さは、少
なくとも約１０ｎｍである。
【００１９】バリア層が形成された後、二重の銅層は基
板上に形成される。二重の銅層は、基板の表面全体にわ
たって形成される。銅が溝内に堆積される実施形態で
は、次に、二重の銅層は、残存する銅の部分のみが溝内
の銅の部分となるように研磨される。銅の電気めっき層
は、当業者に周知の従来の手段を用いて研磨される。化
学機械研磨は適切な手段の一例である。
板上に形成される。二重の銅層は、基板の表面全体にわ
たって形成される。銅が溝内に堆積される実施形態で
は、次に、二重の銅層は、残存する銅の部分のみが溝内
の銅の部分となるように研磨される。銅の電気めっき層
は、当業者に周知の従来の手段を用いて研磨される。化
学機械研磨は適切な手段の一例である。
【００２０】銅の電気めっき層が研磨される前または後
に、電気めっき銅は再結晶化される。研磨が再結晶化の
前になされる場合には、再結晶化を駆動させるために、
めっき銅がまだ十分存在していなければならない。銅の
電気めっき層は、蒸着銅の結晶化を駆動するために用い
られる。再結晶化は、室温もしくは低温アニールと共に
成し遂げられる。条件（すなわち、ＰＶＤ銅層の厚さ、
銅の電気めっき層の厚さ、および再結晶化温度）は、電
気めっき銅の粒子構造を、堆積されたときの小粒子状態
から大粒子状態にするために選択される。本発明の目的
では、小粒子状態は、約０．１μｍから約０．２μｍの
平均粒子サイズである。大粒子状態とは、少なくとも１
つの寸法において少なくとも１ミクロンである粒子サイ
ズのことを指す。
に、電気めっき銅は再結晶化される。研磨が再結晶化の
前になされる場合には、再結晶化を駆動させるために、
めっき銅がまだ十分存在していなければならない。銅の
電気めっき層は、蒸着銅の結晶化を駆動するために用い
られる。再結晶化は、室温もしくは低温アニールと共に
成し遂げられる。条件（すなわち、ＰＶＤ銅層の厚さ、
銅の電気めっき層の厚さ、および再結晶化温度）は、電
気めっき銅の粒子構造を、堆積されたときの小粒子状態
から大粒子状態にするために選択される。本発明の目的
では、小粒子状態は、約０．１μｍから約０．２μｍの
平均粒子サイズである。大粒子状態とは、少なくとも１
つの寸法において少なくとも１ミクロンである粒子サイ
ズのことを指す。
【００２１】銅が溝に堆積される実施形態では、粒子サ
イズは、銅が堆積されるくぼみのサイズによって制約さ
れる。例えば、銅が１ミクロン未満の幅を有する溝内に
堆積されるとき、平均的な大粒子サイズは、少なくとも
銅が堆積される溝の幅程度で、溝の長さ方向において少
なくとも約１μｍである。規定範囲内では、銅が堆積さ
れるときの粒子サイズが小さくなるほど、充填は良好に
なる。しかし、銅が堆積された後、銅の粒子サイズを大
粒子状態に増加させ、電気特性および得られるデバイス
の安定性を向上させることは有利である。
イズは、銅が堆積されるくぼみのサイズによって制約さ
れる。例えば、銅が１ミクロン未満の幅を有する溝内に
堆積されるとき、平均的な大粒子サイズは、少なくとも
銅が堆積される溝の幅程度で、溝の長さ方向において少
なくとも約１μｍである。規定範囲内では、銅が堆積さ
れるときの粒子サイズが小さくなるほど、充填は良好に
なる。しかし、銅が堆積された後、銅の粒子サイズを大
粒子状態に増加させ、電気特性および得られるデバイス
の安定性を向上させることは有利である。
【００２２】二重の銅層が形成され、再結晶化された
後、パッシベーション層は、基板の一面に形成される。
パッシベーション層は、銅相互接続部が酸化および拡散
するのを防止することを意図している。適切なパッシベ
ーション層材料の一例としては、窒化シリコン（Ｓｉ３
Ｎ４）が挙げられる。
後、パッシベーション層は、基板の一面に形成される。
パッシベーション層は、銅相互接続部が酸化および拡散
するのを防止することを意図している。適切なパッシベ
ーション層材料の一例としては、窒化シリコン（Ｓｉ３
Ｎ４）が挙げられる。
【００２３】
【発明の実施の形態】本発明は、半導体デバイス用の銅
相互接続部を形成するための方法に関する。この方法で
は、銅は、電気絶縁材料（例えば、二酸化シリコン、窒
化シリコン、ポリイミド（polymide））上に形成され
る。銅は二重層であり、１つの層は蒸着技術によって堆
積され、１つの層は電気めっきによって堆積される。こ
れらの層は隣接しているが、いずれかの順序で堆積され
る。
相互接続部を形成するための方法に関する。この方法で
は、銅は、電気絶縁材料（例えば、二酸化シリコン、窒
化シリコン、ポリイミド（polymide））上に形成され
る。銅は二重層であり、１つの層は蒸着技術によって堆
積され、１つの層は電気めっきによって堆積される。こ
れらの層は隣接しているが、いずれかの順序で堆積され
る。
【００２４】銅は二酸化シリコンに拡散するため、バリ
ア層がまず堆積される。次に、二重層の銅層が堆積され
る。電気めっき銅がまず堆積される実施形態では、銅の
シード層がまず蒸着される。蒸着層は、約１０ｎｍから
約２０ｎｍの厚さを有する。シード層は、次の電気めっ
きのための導電層として作用する。あるいは、シード層
は、無電解めっきプロセスによって堆積される。
ア層がまず堆積される。次に、二重層の銅層が堆積され
る。電気めっき銅がまず堆積される実施形態では、銅の
シード層がまず蒸着される。蒸着層は、約１０ｎｍから
約２０ｎｍの厚さを有する。シード層は、次の電気めっ
きのための導電層として作用する。あるいは、シード層
は、無電解めっきプロセスによって堆積される。
【００２５】銅の蒸着層および銅の電気めっき層の選択
的な厚さは、堆積されたときの小粒子サイズ（０．１μ
ｍから０．２μｍ）から大粒子サイズ（≧１μｍ）への
二重の銅層の再結晶化を駆動させるように選択される。
蒸着膜の粒子は円柱形状である。粒子サイズとは、粒子
の直径を指し、粒子の垂直方向の寸法を指すのではな
い。粒子の垂直方向の寸法は、粒子によって異なり、寸
法は膜の厚さ程度であり得る。本発明の１つの実施形態
では、相互接続部は、ダマシーンプロセスによって絶縁
層内に形成された銅チャネルである。
的な厚さは、堆積されたときの小粒子サイズ（０．１μ
ｍから０．２μｍ）から大粒子サイズ（≧１μｍ）への
二重の銅層の再結晶化を駆動させるように選択される。
蒸着膜の粒子は円柱形状である。粒子サイズとは、粒子
の直径を指し、粒子の垂直方向の寸法を指すのではな
い。粒子の垂直方向の寸法は、粒子によって異なり、寸
法は膜の厚さ程度であり得る。本発明の１つの実施形態
では、相互接続部は、ダマシーンプロセスによって絶縁
層内に形成された銅チャネルである。
【００２６】本実施形態では、誘電体層は、基板一面に
堆積され、相互接続チャネルを形成するようにパターン
化される。相互接続層は、パターン化された誘電体層の
一面および相互接続チャネル内に堆積される。基板は、
研磨スラリーで研磨され、パターン化された誘電体層上
に存在する相互接続層の部分を除去し、それによって相
互接続部が形成される。相互接続層が研磨される前また
は後に、基板はアニールされる。アニールの温度および
持続時間は、銅が所望の粒子サイズを有する銅含有相互
接続層を提供するように選択される。相互接続層は、銅
層に加えて、バリア層およびシード層を有し得る。必要
に応じて、拡散バリア層は、他の相互接続レベルを形成
する前に堆積され得る。パッシベーション層は、各相互
接続レベル一面に堆積される。
堆積され、相互接続チャネルを形成するようにパターン
化される。相互接続層は、パターン化された誘電体層の
一面および相互接続チャネル内に堆積される。基板は、
研磨スラリーで研磨され、パターン化された誘電体層上
に存在する相互接続層の部分を除去し、それによって相
互接続部が形成される。相互接続層が研磨される前また
は後に、基板はアニールされる。アニールの温度および
持続時間は、銅が所望の粒子サイズを有する銅含有相互
接続層を提供するように選択される。相互接続層は、銅
層に加えて、バリア層およびシード層を有し得る。必要
に応じて、拡散バリア層は、他の相互接続レベルを形成
する前に堆積され得る。パッシベーション層は、各相互
接続レベル一面に堆積される。
【００２７】相互接続レベルは、通常、コンタクトが形
成された誘電材料の層一面に形成される。相互接続部
は、下部誘電体層に形成された少なくとも１つの下部金
属特徴部（ウィンドウ、ビア）と電気的に接触する。本
発明の方法では、下部層内の金属特徴部はまた、電気め
っき銅によっても形成される。
成された誘電材料の層一面に形成される。相互接続部
は、下部誘電体層に形成された少なくとも１つの下部金
属特徴部（ウィンドウ、ビア）と電気的に接触する。本
発明の方法では、下部層内の金属特徴部はまた、電気め
っき銅によっても形成される。
【００２８】多数の材料は、本発明と共に用いられ得
る。一般に、誘電体層は、通常、窒化シリコン、（ドー
ピングされたまたはドーピングされていない）二酸化シ
リコン、酸窒化シリコン、フルオロポリマー、ポリアリ
ールエーテル、またはポリイミドのいずれかである。相
互接続金属は銅である。
る。一般に、誘電体層は、通常、窒化シリコン、（ドー
ピングされたまたはドーピングされていない）二酸化シ
リコン、酸窒化シリコン、フルオロポリマー、ポリアリ
ールエーテル、またはポリイミドのいずれかである。相
互接続金属は銅である。
【００２９】銅は、一般に誘電材料、特に二酸化シリコ
ンに拡散する傾向があるため、拡散に対するバリアとし
て作用する材料の層が必要である。この層は、銅を基板
上に電気めっきする前にバリア層を堆積させることによ
って、または銅自体からの外側拡散によって形成され得
る。バリア層が別個の材料の層である場合、例として
は、窒化シリコン、燐珪酸ガラス（ＰＳＧ）、酸窒化シ
リコン、酸化アルミニウム（ＡｌｘＯｙ）、タンタル、
窒化チタン、ニオブ、またはモリブデンが挙げられる。
これらの材料は、ＣＶＤまたはＰＶＤなどの従来の手段
によって堆積される。
ンに拡散する傾向があるため、拡散に対するバリアとし
て作用する材料の層が必要である。この層は、銅を基板
上に電気めっきする前にバリア層を堆積させることによ
って、または銅自体からの外側拡散によって形成され得
る。バリア層が別個の材料の層である場合、例として
は、窒化シリコン、燐珪酸ガラス（ＰＳＧ）、酸窒化シ
リコン、酸化アルミニウム（ＡｌｘＯｙ）、タンタル、
窒化チタン、ニオブ、またはモリブデンが挙げられる。
これらの材料は、ＣＶＤまたはＰＶＤなどの従来の手段
によって堆積される。
【００３０】銅層は、二重の銅層の厚さをまず決定する
ことによって堆積される。銅層の厚さ全体が決定される
と、蒸着層の厚さおよび電気めっき層の厚さは、電気め
っき層の再結晶化が、堆積されたときの小粒子状態（約
０．１μｍから０．２μｍ）から大粒子状態（≧１μ
ｍ）への蒸着銅の再結晶化を駆動するよう作用するよう
に選択される。
ことによって堆積される。銅層の厚さ全体が決定される
と、蒸着層の厚さおよび電気めっき層の厚さは、電気め
っき層の再結晶化が、堆積されたときの小粒子状態（約
０．１μｍから０．２μｍ）から大粒子状態（≧１μ
ｍ）への蒸着銅の再結晶化を駆動するよう作用するよう
に選択される。
【００３１】再結晶化を行なうためには、銅の電気めっ
き層は、少なくとも３００ｎｍの厚さを有する必要があ
る。３００ｎｍよりも薄い銅層は、室温では大粒子状態
には再結晶化されない。電気めっき層の厚さ（Ｘ）およ
び蒸着層の厚さ（Ｙ）は、２つの厚さの比（Ｘ：Ｙ）が
１：０．５から１：２の範囲となるように選択される。
再結晶化は、室温程度（約２５℃）の温度で発生する。
再結晶化が約２５℃から約３００℃の範囲の低温で発生
すると有利である。再結晶化が室温で発生するために
は、Ｘ：Ｙ比は、１：０．５から１：１未満の範囲であ
る。
き層は、少なくとも３００ｎｍの厚さを有する必要があ
る。３００ｎｍよりも薄い銅層は、室温では大粒子状態
には再結晶化されない。電気めっき層の厚さ（Ｘ）およ
び蒸着層の厚さ（Ｙ）は、２つの厚さの比（Ｘ：Ｙ）が
１：０．５から１：２の範囲となるように選択される。
再結晶化は、室温程度（約２５℃）の温度で発生する。
再結晶化が約２５℃から約３００℃の範囲の低温で発生
すると有利である。再結晶化が室温で発生するために
は、Ｘ：Ｙ比は、１：０．５から１：１未満の範囲であ
る。
【００３２】再結晶化の速度は、温度が高くなるほど速
くなる。再結晶化速度はまた、銅の蒸着層の厚さによっ
ても影響される。一般に、再結晶化速度は、蒸着層の厚
さに反比例する。電気めっき層の厚さは少なくとも約３
００ｎｍであるため、蒸着層の厚さは少なくとも約１５
０ｎｍである（蒸着層の厚さは電気めっき層の厚さの少
なくとも半分である）。
くなる。再結晶化速度はまた、銅の蒸着層の厚さによっ
ても影響される。一般に、再結晶化速度は、蒸着層の厚
さに反比例する。電気めっき層の厚さは少なくとも約３
００ｎｍであるため、蒸着層の厚さは少なくとも約１５
０ｎｍである（蒸着層の厚さは電気めっき層の厚さの少
なくとも半分である）。
【００３３】実施例１ 厚さ０．５μｍのシリコン層を、２００ｍｍのシリコン
ウェハ上に二酸化物を用いて形成した。二酸化シリコン
層は、ＰＥＴＥＯＳ（プラズマ強化テトラエチルオルト
シリケート）から形成した。合計２２個の試料を調製し
た。
ウェハ上に二酸化物を用いて形成した。二酸化シリコン
層は、ＰＥＴＥＯＳ（プラズマ強化テトラエチルオルト
シリケート）から形成した。合計２２個の試料を調製し
た。
【００３４】厚さ３０ｎｍのタンタル層をＰＶＤを用い
て酸化物上に形成した。タンタルは、酸化物および接着
層への銅の拡散に対するバリアであった。次に、銅層を
ＰＶＤを用いてタンタル層の一面に形成した。ＰＶＤ銅
層の厚さを試料によって変化させた。ＰＶＤ銅層の厚さ
は、以下の表１に記録されている。銅層は、次の銅電着
用の電極として作用した。カリフォルニア州サンホセの
Ｎｏｖｅｌｌｕｓから入手したＩｎｏｖａクラスタ堆積
ツールにおけるＨＣＭ（中空陰極マグネトロン）スパッ
タリングによって、真空ブレーキを用いずに、タンタル
膜および銅膜をウェハ上に順次形成した。タンタルを１
５ｋＷの電力および直流電流を用いて堆積させた。堆積
圧力は、２ｍＴｏｒｒであり、アルゴンの流量は３５ｓ
ｃｃｍであった。ウェハ温度は−２０℃であった。銅を
３０ｋＷの電力および直流電流を用いて堆積させた。堆
積圧力は５ｍＴｏｒｒであり、アルゴンの流量は３５ｓ
ｃｃｍであった。ウェハ温度は、室温未満および約−２
０℃から約−３０℃の範囲であった。
て酸化物上に形成した。タンタルは、酸化物および接着
層への銅の拡散に対するバリアであった。次に、銅層を
ＰＶＤを用いてタンタル層の一面に形成した。ＰＶＤ銅
層の厚さを試料によって変化させた。ＰＶＤ銅層の厚さ
は、以下の表１に記録されている。銅層は、次の銅電着
用の電極として作用した。カリフォルニア州サンホセの
Ｎｏｖｅｌｌｕｓから入手したＩｎｏｖａクラスタ堆積
ツールにおけるＨＣＭ（中空陰極マグネトロン）スパッ
タリングによって、真空ブレーキを用いずに、タンタル
膜および銅膜をウェハ上に順次形成した。タンタルを１
５ｋＷの電力および直流電流を用いて堆積させた。堆積
圧力は、２ｍＴｏｒｒであり、アルゴンの流量は３５ｓ
ｃｃｍであった。ウェハ温度は−２０℃であった。銅を
３０ｋＷの電力および直流電流を用いて堆積させた。堆
積圧力は５ｍＴｏｒｒであり、アルゴンの流量は３５ｓ
ｃｃｍであった。ウェハ温度は、室温未満および約−２
０℃から約−３０℃の範囲であった。
【００３５】カリフォルニア州サンホセのＮｏｖｅｌｌ
ｕｓから入手したＳａｂｒｅ（商品名）ウェハめっきシ
ステムを用いて、ウェハを銅で電気めっきした。ウェハ
をＥｎｔｈｏｎｅから購入したＣＵＢＡＴＨ（商品名）
ＳＣ浴中に置いた。浴は、硫酸銅／硫酸めっき化学的性
質をもっていた。７アンペアのＤＣ電流を用いて２００
ｍｍの基板を銅で電気めっきした。表１に示す厚さと電
量分析等量になるように試料を銅でめっきした。めっき
したときの銅膜は、約０．１μｍから約０．２μｍの均
一な粒子サイズを有する微粒子状であり、反射率が高い
ことが観察された。
ｕｓから入手したＳａｂｒｅ（商品名）ウェハめっきシ
ステムを用いて、ウェハを銅で電気めっきした。ウェハ
をＥｎｔｈｏｎｅから購入したＣＵＢＡＴＨ（商品名）
ＳＣ浴中に置いた。浴は、硫酸銅／硫酸めっき化学的性
質をもっていた。７アンペアのＤＣ電流を用いて２００
ｍｍの基板を銅で電気めっきした。表１に示す厚さと電
量分析等量になるように試料を銅でめっきした。めっき
したときの銅膜は、約０．１μｍから約０．２μｍの均
一な粒子サイズを有する微粒子状であり、反射率が高い
ことが観察された。
【００３６】銅膜の粒子サイズは、経時的に増加するこ
とが観察された。室温では、アニールされていない銅膜
の粒子サイズは、堆積されたときの平均直径の０．１μ
ｍから０．２μｍに増加した。数時間から数週間にわた
って、電気めっき銅の粒子サイズは、銅層の厚さとは反
比例したレートで、１μｍを上回るまで増加するのが観
察された。粒子サイズの増加は、均一に発生しなかっ
た。粒子サイズの増加は、膜内の単離点（核形成部位）
で開始し、部位のサイズおよび数は、経時的に増加する
ことが観察された。
とが観察された。室温では、アニールされていない銅膜
の粒子サイズは、堆積されたときの平均直径の０．１μ
ｍから０．２μｍに増加した。数時間から数週間にわた
って、電気めっき銅の粒子サイズは、銅層の厚さとは反
比例したレートで、１μｍを上回るまで増加するのが観
察された。粒子サイズの増加は、均一に発生しなかっ
た。粒子サイズの増加は、膜内の単離点（核形成部位）
で開始し、部位のサイズおよび数は、経時的に増加する
ことが観察された。
【００３７】
【表１】
【００３８】パーセント再結晶化率は、以下の式で決定
される。
される。
【００３９】
【数１】
【００４０】Ｒｉは、シート抵抗の初期の（めっきされ
たときの）値であり、Ｒｆは、アニーリング後のシート
抵抗の最終値であり、Ｒｔは、時間ｔの値である。時間
ｔは、シート抵抗の変化が時間の関数として（室温で）
平均化する時間点である。
たときの）値であり、Ｒｆは、アニーリング後のシート
抵抗の最終値であり、Ｒｔは、時間ｔの値である。時間
ｔは、シート抵抗の変化が時間の関数として（室温で）
平均化する時間点である。
【００４１】実施例２ 直径２００ｍｍのシリコンウェハを実施例１に記載する
ように調製した。まず、厚さ０．５μｍの二酸化シリコ
ン層を、洗浄したシリコンウェハ上に（ＰＥＴＥＯＳか
ら）形成した。次に、厚さ３０ｎｍのタンタル層をＰＶ
Ｄを用いて酸化物上に堆積させた。次に、厚さ１００ｎ
ｍのＣｕ層をタンタル層の一面に（再びＰＶＤを用い
て）堆積させた。
ように調製した。まず、厚さ０．５μｍの二酸化シリコ
ン層を、洗浄したシリコンウェハ上に（ＰＥＴＥＯＳか
ら）形成した。次に、厚さ３０ｎｍのタンタル層をＰＶ
Ｄを用いて酸化物上に堆積させた。次に、厚さ１００ｎ
ｍのＣｕ層をタンタル層の一面に（再びＰＶＤを用い
て）堆積させた。
【００４２】次に、実施例１に記載するように、ウェハ
を厚さ１μｍの銅層で電気めっきした。めっきしたとき
の銅膜は、約０．１μｍから約０．２μｍの均一な粒子
サイズの微粒子形態であり、反射率が高いことが観察さ
れた。
を厚さ１μｍの銅層で電気めっきした。めっきしたとき
の銅膜は、約０．１μｍから約０．２μｍの均一な粒子
サイズの微粒子形態であり、反射率が高いことが観察さ
れた。
【００４３】めっき後すぐに、得られた銅めっきウェハ
をＰＶＤ堆積システムに移した。厚さ０．３μｍのＣｕ
層を電気めっき層の一面にＰＶＤで堆積させた。
をＰＶＤ堆積システムに移した。厚さ０．３μｍのＣｕ
層を電気めっき層の一面にＰＶＤで堆積させた。
【００４４】室温で、組み合わせ銅膜の粒子サイズは、
堆積させたときの平均直径の０．１μｍから０．２μｍ
に増加した。数時間から数週間にわたって、ＰＶＤおよ
び電気めっき銅膜の粒子サイズは、１μｍを上回って増
加することが観察された。このことは、上部に位置する
ＰＶＤ膜からの粒子成長に対する、電気めっきしたＣｕ
膜における再結晶化の影響を示している。この結果、実
施例１のように電気めっき銅層の下で堆積されるか、ま
たは本実施例のように、実施例１とは違って下部膜であ
る電気めっき銅層の上に堆積されるかに関係なく、隣接
したＰＶＤ銅層の存在は、電気めっき銅層の再結晶化に
影響を与える。
堆積させたときの平均直径の０．１μｍから０．２μｍ
に増加した。数時間から数週間にわたって、ＰＶＤおよ
び電気めっき銅膜の粒子サイズは、１μｍを上回って増
加することが観察された。このことは、上部に位置する
ＰＶＤ膜からの粒子成長に対する、電気めっきしたＣｕ
膜における再結晶化の影響を示している。この結果、実
施例１のように電気めっき銅層の下で堆積されるか、ま
たは本実施例のように、実施例１とは違って下部膜であ
る電気めっき銅層の上に堆積されるかに関係なく、隣接
したＰＶＤ銅層の存在は、電気めっき銅層の再結晶化に
影響を与える。
【００４５】
【表２】
【００４６】本発明を特定の実施形態および実施例に基
づいて記載した。これらの実施形態および実施例は、本
発明をさらに説明するために提供される。当業者には言
うまでもなく、本明細書に提供される実施形態および実
施例に対する改変は、添付の請求の範囲に記載される本
発明の趣旨および範囲を逸脱しないのであれば可能であ
ることがわかるだろう。
づいて記載した。これらの実施形態および実施例は、本
発明をさらに説明するために提供される。当業者には言
うまでもなく、本明細書に提供される実施形態および実
施例に対する改変は、添付の請求の範囲に記載される本
発明の趣旨および範囲を逸脱しないのであれば可能であ
ることがわかるだろう。
【００４７】
【発明の効果】上記のように、本発明によると、銅相互
接続部の形成に関連した現在の問題を克服する銅相互接
続部を形成するための方法が提供される。
接続部の形成に関連した現在の問題を克服する銅相互接
続部を形成するための方法が提供される。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル エディス グロス アメリカ合衆国 07901 ニュージャーシ ィ，サミット，アッシュランド ロード 69 Ｆターム(参考） 4M104 AA01 BB04 BB13 BB16 BB17 BB32 DD33 DD34 DD37 DD43 DD52 DD53 DD78 EE02 EE06 EE14 EE16 EE17 EE18 FF13 FF16 FF17 FF18 HH14 HH16 5F033 HH11 HH17 HH20 HH21 HH33 MM01 MM02 MM05 MM13 PP06 PP14 PP15 PP27 QQ48 QQ73 RR03 RR04 RR06 RR08 RR14 RR21 RR22 RR24 SS04 WW00 WW01 WW02 WW04 XX00 XX10
Claims (9)
- 【請求項１】 デバイスの製造方法であって、 基板上に銅相互接続層を形成する工程であって、前記銅
相互接続層は、銅の蒸着層および銅の電気めっき層を含
む銅の二重層であり、前記銅の電気めっき層の厚さは、
前記銅相互接続層の全体の厚さを選択し、前記電気めっ
き層の厚さを選択し、ここで、前記電気めっき層の厚さ
は少なくとも約０．３μｍであり、前記蒸着層の厚さに
対する前記銅の電気めっき層の厚さの比が約１対０．５
から約１対２の範囲となるように前記蒸着層の厚さを選
択することによって、前記銅の蒸着層の再結晶化が約
０．１μｍの平均粒子サイズから約０．２μｍになるよ
うに選択される工程と、 前記蒸着層を堆積させる工程と、 前記電気めっき層を堆積させる工程と、 前記二重の銅層を再結晶化し、前記二重の銅層の前記平
均粒子サイズを約３００℃未満の温度で少なくとも１つ
の寸法において少なくとも１μｍに増加させる工程とを
含む方法。 - 【請求項２】 前記銅の蒸着層は、プラズマ蒸着および
化学蒸着からなる群から選択される蒸着技術によって堆
積される請求項１に記載の方法。 - 【請求項３】 前記電気めっき銅は、有機添加物を含む
銅電気めっき浴から堆積される請求項１に記載の方法。 - 【請求項４】 前記二重の銅層は、周囲温度で再結晶化
される請求項１に記載の方法。 - 【請求項５】 誘電材料の層に溝を形成する工程と、 前記溝内にバリア層を形成する工程と、 前記二重の銅層を前記バリア層上に形成する工程とをさ
らに含む請求項１に記載の方法。 - 【請求項６】 前記バリア層は、少なくとも約１０μｍ
の厚さを有し、タンタル、窒化タンタル、および窒化チ
タンからなる群から選択される請求項５に記載の方法。 - 【請求項７】 前記銅の蒸着層は、前記銅の電気めっき
層で電気めっきされる請求項１に記載の方法。 - 【請求項８】 前記銅の蒸着層は、前記銅の電気めっき
層上に蒸着される請求項１に記載の方法。 - 【請求項９】 前記基板上に蒸着銅のシード層を形成す
る工程と、前記シード層を前記銅層で電気めっきする工
程とをさらに含む請求項８に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/568265 | 2000-05-10 | ||
| US09/568,265 US6380083B1 (en) | 1998-08-28 | 2000-05-10 | Process for semiconductor device fabrication having copper interconnects |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002033323A true JP2002033323A (ja) | 2002-01-31 |
Family
ID=24270603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001139599A Pending JP2002033323A (ja) | 2000-05-10 | 2001-05-10 | 銅相互接続部を有する半導体デバイスの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6380083B1 (ja) |
| EP (1) | EP1154472A1 (ja) |
| JP (1) | JP2002033323A (ja) |
| KR (1) | KR20010103696A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006513325A (ja) * | 2003-01-23 | 2006-04-20 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 触媒を用いた無電解めっきによりパターン化された絶縁体上に金属層を形成する方法 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6946716B2 (en) * | 1995-12-29 | 2005-09-20 | International Business Machines Corporation | Electroplated interconnection structures on integrated circuit chips |
| AU2001247109A1 (en) * | 2000-04-27 | 2001-11-12 | Nutool, Inc. | Conductive structure for use in multi-level metallization and process |
| US6455426B1 (en) * | 2000-12-19 | 2002-09-24 | Intel Corporation | Method for making a semiconductor device having copper conductive layers |
| US6919266B2 (en) * | 2001-07-24 | 2005-07-19 | Micron Technology, Inc. | Copper technology for ULSI metallization |
| US7696092B2 (en) * | 2001-11-26 | 2010-04-13 | Globalfoundries Inc. | Method of using ternary copper alloy to obtain a low resistance and large grain size interconnect |
| US7166543B2 (en) * | 2004-08-30 | 2007-01-23 | Micron Technology, Inc. | Methods for forming an enriched metal oxide surface for use in a semiconductor device |
| US7449409B2 (en) * | 2005-03-14 | 2008-11-11 | Infineon Technologies Ag | Barrier layer for conductive features |
| KR100702797B1 (ko) * | 2005-12-09 | 2007-04-03 | 동부일렉트로닉스 주식회사 | 반도체소자의 구리배선막 형성방법 |
| US7585768B2 (en) * | 2006-06-16 | 2009-09-08 | Chartered Semiconductor Manufacturing, Ltd. | Combined copper plating method to improve gap fill |
| US7713866B2 (en) * | 2006-11-21 | 2010-05-11 | Infineon Technologies Ag | Semiconductor devices and methods of manufacture thereof |
| US7905994B2 (en) * | 2007-10-03 | 2011-03-15 | Moses Lake Industries, Inc. | Substrate holder and electroplating system |
| US20090188553A1 (en) * | 2008-01-25 | 2009-07-30 | Emat Technology, Llc | Methods of fabricating solar-cell structures and resulting solar-cell structures |
| US8262894B2 (en) | 2009-04-30 | 2012-09-11 | Moses Lake Industries, Inc. | High speed copper plating bath |
| US8525339B2 (en) | 2011-07-27 | 2013-09-03 | International Business Machines Corporation | Hybrid copper interconnect structure and method of fabricating same |
| US9758367B2 (en) | 2015-12-09 | 2017-09-12 | Analog Devices, Inc. | Metallizing MEMS devices |
| DE102017114085B4 (de) | 2016-06-28 | 2023-05-04 | Analog Devices, Inc. | Selektive leitfähige Beschichtung für MEMS-Sensoren |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442235A (en) * | 1993-12-23 | 1995-08-15 | Motorola Inc. | Semiconductor device having an improved metal interconnect structure |
| US5447887A (en) | 1994-04-01 | 1995-09-05 | Motorola, Inc. | Method for capping copper in semiconductor devices |
| US5972192A (en) * | 1997-07-23 | 1999-10-26 | Advanced Micro Devices, Inc. | Pulse electroplating copper or copper alloys |
| US5989623A (en) | 1997-08-19 | 1999-11-23 | Applied Materials, Inc. | Dual damascene metallization |
| US6054173A (en) * | 1997-08-22 | 2000-04-25 | Micron Technology, Inc. | Copper electroless deposition on a titanium-containing surface |
| JP3501265B2 (ja) * | 1997-10-30 | 2004-03-02 | 富士通株式会社 | 半導体装置の製造方法 |
| WO1999040615A1 (en) | 1998-02-04 | 1999-08-12 | Semitool, Inc. | Method and apparatus for low-temperature annealing of metallization micro-structures in the production of a microelectronic device |
| US6197181B1 (en) * | 1998-03-20 | 2001-03-06 | Semitool, Inc. | Apparatus and method for electrolytically depositing a metal on a microelectronic workpiece |
| US6126761A (en) * | 1998-06-10 | 2000-10-03 | International Business Machines Corporation | Process of controlling grain growth in metal films |
| US6297154B1 (en) | 1998-08-28 | 2001-10-02 | Agere System Guardian Corp. | Process for semiconductor device fabrication having copper interconnects |
-
2000
- 2000-05-10 US US09/568,265 patent/US6380083B1/en not_active Expired - Lifetime
- 2000-11-20 EP EP00310293A patent/EP1154472A1/en not_active Withdrawn
-
2001
- 2001-05-10 JP JP2001139599A patent/JP2002033323A/ja active Pending
- 2001-05-10 KR KR1020010025442A patent/KR20010103696A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006513325A (ja) * | 2003-01-23 | 2006-04-20 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 触媒を用いた無電解めっきによりパターン化された絶縁体上に金属層を形成する方法 |
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| Publication number | Publication date |
|---|---|
| EP1154472A1 (en) | 2001-11-14 |
| US6380083B1 (en) | 2002-04-30 |
| KR20010103696A (ko) | 2001-11-23 |
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