JP3501265B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- Manufacturing Of Printed Circuit Boards (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳しくは、銅配線を備えた半導体装置
の製造方法に関する。
方法に関し、より詳しくは、銅配線を備えた半導体装置
の製造方法に関する。
【０００２】
【従来の技術】半導体装置に銅配線を形成する場合に
は、絶縁膜に形成された溝の中に銅を埋め込む方法が採
用されている。溝の中に銅を埋め込む方法として、スパ
ッタによって溝の中に銅膜を形成する方法や、メッキ法
又は気相成長法によって絶縁膜の上と溝の中に銅膜を成
長する方法がある。スパッタによる場合には、銅膜のう
ち溝の上方で凹部が生じるので銅膜をリフローして平坦
化する方法が採用されている。
は、絶縁膜に形成された溝の中に銅を埋め込む方法が採
用されている。溝の中に銅を埋め込む方法として、スパ
ッタによって溝の中に銅膜を形成する方法や、メッキ法
又は気相成長法によって絶縁膜の上と溝の中に銅膜を成
長する方法がある。スパッタによる場合には、銅膜のう
ち溝の上方で凹部が生じるので銅膜をリフローして平坦
化する方法が採用されている。
【０００３】また、スパッタにより第一の銅膜を絶縁膜
の上と溝の中に形成した後に、第一の銅膜を電極に用い
るメッキ法によって第二の銅膜を第一の銅膜上に形成す
ることが、特開平４−２１７３８６号公報に記載されて
いる。いずれかの方法によって形成された銅膜は、化学
機械研磨（ＣＭＰ(chemicalmechanical polishing) ）
によって絶縁膜の上から除去されて溝の中にだけ残さ
れ、溝に沿って残された銅膜は配線として使用される。
の上と溝の中に形成した後に、第一の銅膜を電極に用い
るメッキ法によって第二の銅膜を第一の銅膜上に形成す
ることが、特開平４−２１７３８６号公報に記載されて
いる。いずれかの方法によって形成された銅膜は、化学
機械研磨（ＣＭＰ(chemicalmechanical polishing) ）
によって絶縁膜の上から除去されて溝の中にだけ残さ
れ、溝に沿って残された銅膜は配線として使用される。
【０００４】
【発明が解決しようとする課題】スパッタ法によれば、
基板に垂直な方向に膜が成長し易く、横方向には膜が成
長し難いので、絶縁膜の溝の内周沿って形成される銅膜
が薄くなる一方で、溝の底と絶縁膜の上に形成される銅
膜が厚くなる傾向にある。これにより、溝の上の銅膜に
は凹部が発生し、そのような凹部が存在したままで銅膜
を化学機械研磨すると、溝内に残った銅膜にはリセス又
はディシングが生じて配線抵抗が増加する。化学機械研
磨は化学反応も伴うので凹部が消えないからである。な
お、銅膜を加熱してリフローを行っても凹部は十分には
除去されない。
基板に垂直な方向に膜が成長し易く、横方向には膜が成
長し難いので、絶縁膜の溝の内周沿って形成される銅膜
が薄くなる一方で、溝の底と絶縁膜の上に形成される銅
膜が厚くなる傾向にある。これにより、溝の上の銅膜に
は凹部が発生し、そのような凹部が存在したままで銅膜
を化学機械研磨すると、溝内に残った銅膜にはリセス又
はディシングが生じて配線抵抗が増加する。化学機械研
磨は化学反応も伴うので凹部が消えないからである。な
お、銅膜を加熱してリフローを行っても凹部は十分には
除去されない。
【０００５】一方、メッキ法によれば、溝のアスペクト
比が大きくなるにつれて、溝の中で成長した金属に空洞
が発生し易くなって、抵抗を高くする原因になる。その
ような問題は、特開平６−３２６０５５号公報において
も記載されている。また、メッキ法又は気相成長法によ
り形成された銅膜は、エレクトロマイグレーション耐性
が十分でなく、配線の信頼性が低下する。
比が大きくなるにつれて、溝の中で成長した金属に空洞
が発生し易くなって、抵抗を高くする原因になる。その
ような問題は、特開平６−３２６０５５号公報において
も記載されている。また、メッキ法又は気相成長法によ
り形成された銅膜は、エレクトロマイグレーション耐性
が十分でなく、配線の信頼性が低下する。
【０００６】さらに、特開平４−２１７３８６号公報に
記載されているように、溝の内面に沿って第一の銅膜を
スパッタにより形成した直後に、その溝の中に第二の銅
膜をメッキによって埋め込む方法によれば、溝の形状が
第一の銅膜の形状にほぼ反映されるために、アスペクト
比が大きくなるにつれてメッキ法の欠点である空洞が生
じ易くなる。
記載されているように、溝の内面に沿って第一の銅膜を
スパッタにより形成した直後に、その溝の中に第二の銅
膜をメッキによって埋め込む方法によれば、溝の形状が
第一の銅膜の形状にほぼ反映されるために、アスペクト
比が大きくなるにつれてメッキ法の欠点である空洞が生
じ易くなる。
【０００７】本発明の目的は、溝内への銅の埋め込みを
確実に行って抵抗の上昇を抑制するとともに、銅配線の
エレクトロマイグレーション耐性を向上するための半導
体装置の製造方法を提供することにある。
確実に行って抵抗の上昇を抑制するとともに、銅配線の
エレクトロマイグレーション耐性を向上するための半導
体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記した課題は、半導体
基板の上方に形成された絶縁膜に溝を形成する工程と、
ターゲットを用いるスパッタによって前記絶縁膜の上と
前記溝の中に第一の銅膜を形成する工程と、前記第一の
銅膜を加熱してリフローする工程と、第二の銅膜を前記
第一の銅膜の上にメッキ又は化学気相成長法により成長
する工程と、前記絶縁膜の上の前記第二の銅膜、前記第
一の銅膜を化学機械研磨法により除去することにより、
前記溝の中に少なくとも前記第一の銅膜を残す工程とを
有することを特徴とする半導体装置の製造方法によって
解決する。
基板の上方に形成された絶縁膜に溝を形成する工程と、
ターゲットを用いるスパッタによって前記絶縁膜の上と
前記溝の中に第一の銅膜を形成する工程と、前記第一の
銅膜を加熱してリフローする工程と、第二の銅膜を前記
第一の銅膜の上にメッキ又は化学気相成長法により成長
する工程と、前記絶縁膜の上の前記第二の銅膜、前記第
一の銅膜を化学機械研磨法により除去することにより、
前記溝の中に少なくとも前記第一の銅膜を残す工程とを
有することを特徴とする半導体装置の製造方法によって
解決する。
【０００９】上記半導体装置の製造方法において、前記
第一の銅膜８のリフローは、３５０℃〜４５０℃の基板
温度で水素雰囲気中で行われることを特徴とする。上記
半導体装置の製造方法において、前記第一の銅膜は、到
達真空度が２×１０-7Torr以下の高真空のベース真空度
をもつスパッタ装置で成膜され、５mTorr以下の雰囲気
内で前記ターゲットと前記の間隔を１００mm以上に設定
して成長されることを特徴とする。この場合、前記第一
の銅膜は、基板温度を２００℃以下と３５０℃以上の２
段階に変更して形成してもよい。
第一の銅膜８のリフローは、３５０℃〜４５０℃の基板
温度で水素雰囲気中で行われることを特徴とする。上記
半導体装置の製造方法において、前記第一の銅膜は、到
達真空度が２×１０-7Torr以下の高真空のベース真空度
をもつスパッタ装置で成膜され、５mTorr以下の雰囲気
内で前記ターゲットと前記の間隔を１００mm以上に設定
して成長されることを特徴とする。この場合、前記第一
の銅膜は、基板温度を２００℃以下と３５０℃以上の２
段階に変更して形成してもよい。
【００１０】 上記半導体装置の製造方法において、
前記溝の中の前記第一の銅膜の上面のうち最も低い部分
が、前記第一の銅膜の形成直後又はリフロー後に前記絶
縁膜の上面よりも高い位置に存在することを特徴とす
る。上記半導体装置の製造方法において、前記溝の中の
前記第一の銅膜の上面のうち最も低い部分が、前記第一
の銅膜の形成直後又はリフロー後に前記溝の深さの半分
よりも高い位置にあることを特徴とする。
前記溝の中の前記第一の銅膜の上面のうち最も低い部分
が、前記第一の銅膜の形成直後又はリフロー後に前記絶
縁膜の上面よりも高い位置に存在することを特徴とす
る。上記半導体装置の製造方法において、前記溝の中の
前記第一の銅膜の上面のうち最も低い部分が、前記第一
の銅膜の形成直後又はリフロー後に前記溝の深さの半分
よりも高い位置にあることを特徴とする。
【００１１】上記半導体装置の製造方法において、前記
溝に占める前記第一の銅膜の断面積の割合が、前記第一
の銅膜の形成直後又はリフロー後に、前記溝の断面積の
半分よりも大きいことを特徴とする。上記半導体装置の
製造方法において、前記第一の銅膜をリフローする工程
と前記第二の銅膜を成長する工程の間では、前記半導体
基板を大気に曝さずに減圧雰囲気に置かれることを特徴
とする。
溝に占める前記第一の銅膜の断面積の割合が、前記第一
の銅膜の形成直後又はリフロー後に、前記溝の断面積の
半分よりも大きいことを特徴とする。上記半導体装置の
製造方法において、前記第一の銅膜をリフローする工程
と前記第二の銅膜を成長する工程の間では、前記半導体
基板を大気に曝さずに減圧雰囲気に置かれることを特徴
とする。
【００１２】 次に、本発明の作用について説明する。
本発明によれば、絶縁膜に溝を形成し、その溝内にスパ
ッタ法によって第一の銅膜を形成した後に、第一の銅膜
を加熱してリフローし、ついで化学気相成長法又はメッ
キ法によって第二の銅膜を第一の銅膜の上に形成し、そ
の後に化学機械研磨法を行って絶縁膜上の第一及び第二
の銅膜を除去し、これにより、溝内に銅配線を形成して
いる。
本発明によれば、絶縁膜に溝を形成し、その溝内にスパ
ッタ法によって第一の銅膜を形成した後に、第一の銅膜
を加熱してリフローし、ついで化学気相成長法又はメッ
キ法によって第二の銅膜を第一の銅膜の上に形成し、そ
の後に化学機械研磨法を行って絶縁膜上の第一及び第二
の銅膜を除去し、これにより、溝内に銅配線を形成して
いる。
【００１３】このように、第二の銅膜を形成する前に第
一の銅膜をリフローすると、溝の内又はその上で第一の
銅膜に発生する凹部が浅くなり、その上に形成される第
二の銅膜の上面が平坦になる。これにより、化学機械研
磨後に溝の中に残った銅膜にリセスが発生したり、ディ
ッシングが発生することがなくなる。しかも、溝内に残
った第一の銅膜はスパッタによって形成されたものであ
り、エレクトロマイグレーション耐性が良好な銅膜が溝
内に残ることになる。
一の銅膜をリフローすると、溝の内又はその上で第一の
銅膜に発生する凹部が浅くなり、その上に形成される第
二の銅膜の上面が平坦になる。これにより、化学機械研
磨後に溝の中に残った銅膜にリセスが発生したり、ディ
ッシングが発生することがなくなる。しかも、溝内に残
った第一の銅膜はスパッタによって形成されたものであ
り、エレクトロマイグレーション耐性が良好な銅膜が溝
内に残ることになる。
【００１４】
【発明の実施の形態】そこで、以下に本発明の実施形態
を図面に基づいて説明する。 （第１の実施の形態）図１、２は、本発明の第１の実施
形態に係る半導体装置製造工程のうちの配線形成工程を
示す断面図である。
を図面に基づいて説明する。 （第１の実施の形態）図１、２は、本発明の第１の実施
形態に係る半導体装置製造工程のうちの配線形成工程を
示す断面図である。
【００１５】まず、図１(a) に示す状態になるまでの工
程を説明する。シリコン基板１上には、第一の層間絶縁
膜２が７００nmの厚さに成長されている。第一の層間絶
縁膜２は、シリコン基板１に形成された半導体素子を覆
うためのものである。さらに、第一の層間絶縁膜２の上
に窒化シリコンよりなるエッチングストップ膜３をプラ
ズマＣＶＤ法により５０nmの厚さに成長する。
程を説明する。シリコン基板１上には、第一の層間絶縁
膜２が７００nmの厚さに成長されている。第一の層間絶
縁膜２は、シリコン基板１に形成された半導体素子を覆
うためのものである。さらに、第一の層間絶縁膜２の上
に窒化シリコンよりなるエッチングストップ膜３をプラ
ズマＣＶＤ法により５０nmの厚さに成長する。
【００１６】続いて、プラズマＣＶＤ法により膜厚１μ
ｍの第二の層間絶縁膜４をエッチングストッパ膜３の上
に成長する。第一及び第二の層間絶縁膜２，４として
は、基板温度を約３００℃、反応ガスとしてシラン系ガ
スと酸素ガスを用いてプラズマＣＶＤ法により形成され
るSiO2膜を用いる。そのような低い温度条件で形成され
るSiO2膜は、一般に低温酸化膜（ＬＴＯ(low temperatu
re oxide))と呼ばれる。
ｍの第二の層間絶縁膜４をエッチングストッパ膜３の上
に成長する。第一及び第二の層間絶縁膜２，４として
は、基板温度を約３００℃、反応ガスとしてシラン系ガ
スと酸素ガスを用いてプラズマＣＶＤ法により形成され
るSiO2膜を用いる。そのような低い温度条件で形成され
るSiO2膜は、一般に低温酸化膜（ＬＴＯ(low temperatu
re oxide))と呼ばれる。
【００１７】第二の層間絶縁膜４の形成を終えた後に、
第二の層間絶縁膜４の上にレジスト５を塗布し、これを
露光、現像して窓５ａを形成する。この窓５ａは、配線
の配置ラインに沿って形成されており、その幅は例えば
０．３μｍ〜０．７μｍ程度である。次に、窓５ａから
露出した第二の層間絶縁膜４をエッチングして図１(b)
に示すような溝６を形成する。SiO2よりなる第二の層間
絶縁膜４をエッチングする方法として反応性イオンエッ
チング（ＲＩＥ）法を採用し、反応ガスとしてC4F8とCO
とArの混合ガスを用いると、窒化シリコンよりなるエッ
チングストップ層によって第二の層間絶縁膜４のエッチ
ングが停止する。
第二の層間絶縁膜４の上にレジスト５を塗布し、これを
露光、現像して窓５ａを形成する。この窓５ａは、配線
の配置ラインに沿って形成されており、その幅は例えば
０．３μｍ〜０．７μｍ程度である。次に、窓５ａから
露出した第二の層間絶縁膜４をエッチングして図１(b)
に示すような溝６を形成する。SiO2よりなる第二の層間
絶縁膜４をエッチングする方法として反応性イオンエッ
チング（ＲＩＥ）法を採用し、反応ガスとしてC4F8とCO
とArの混合ガスを用いると、窒化シリコンよりなるエッ
チングストップ層によって第二の層間絶縁膜４のエッチ
ングが停止する。
【００１８】レジスト５を除去した後に、図１(c) に示
すように、第二の層間絶縁膜４の上面と溝６の内面にバ
リアメタル膜７を５０nmの厚さに成長する。バリアメタ
ル膜７としては、スパッタ法により形成されるTiN 、Ta
N 、WN、TiSiN のような高融点金属膜を用いる。続い
て、真空を破らずに、スパッタ法によりバリアメタル膜
７の上に第一の銅膜８を２μｍの厚さに形成する。スパ
ッタ法により形成される銅のグレインサイズは約１μｍ
である。
すように、第二の層間絶縁膜４の上面と溝６の内面にバ
リアメタル膜７を５０nmの厚さに成長する。バリアメタ
ル膜７としては、スパッタ法により形成されるTiN 、Ta
N 、WN、TiSiN のような高融点金属膜を用いる。続い
て、真空を破らずに、スパッタ法によりバリアメタル膜
７の上に第一の銅膜８を２μｍの厚さに形成する。スパ
ッタ法により形成される銅のグレインサイズは約１μｍ
である。
【００１９】スパッタ条件として、到達真空度が９×１
０-8Torrである装置を用いて、アルゴンを導入するチャ
ンバ（不図示）の内部の圧力を２mTorr 、銅ターゲット
とシリコン基板１の間の直流電源のパワーを１２kW、銅
ターゲットとシリコン基板１との間の距離を１５０mm、
基板温度を１５０℃とすると、約１．２５μｍ／ｍｉｎ
の成膜速度が得られる。
０-8Torrである装置を用いて、アルゴンを導入するチャ
ンバ（不図示）の内部の圧力を２mTorr 、銅ターゲット
とシリコン基板１の間の直流電源のパワーを１２kW、銅
ターゲットとシリコン基板１との間の距離を１５０mm、
基板温度を１５０℃とすると、約１．２５μｍ／ｍｉｎ
の成膜速度が得られる。
【００２０】第一の銅膜８を成長する場合には、到達真
空度が２×１０-7Torr以下の高真空のベース真空度をも
つスパッタ装置を使用し、その装置内で５mTorr 以下の
雰囲気内で前記ターゲットと前記の間隔を１００mm以上
に設定して１．０μｍ／ｍｉｎ以上の成膜速度としても
よい。また、２００℃以下の温度と３５０℃以上の温度
の２段階で成長し、第一の銅膜８の下部をステップカバ
レッジの良い条件で形成し、その上部を成長速度を高く
してもよい。
空度が２×１０-7Torr以下の高真空のベース真空度をも
つスパッタ装置を使用し、その装置内で５mTorr 以下の
雰囲気内で前記ターゲットと前記の間隔を１００mm以上
に設定して１．０μｍ／ｍｉｎ以上の成膜速度としても
よい。また、２００℃以下の温度と３５０℃以上の温度
の２段階で成長し、第一の銅膜８の下部をステップカバ
レッジの良い条件で形成し、その上部を成長速度を高く
してもよい。
【００２１】スパッタ法により形成された第一の銅膜８
のうち溝６の上には凹部８ａが存在するので、図１(d)
に示すように、圧力１００mTorr の水素雰囲気中で３５
０℃〜４５０℃の温度で第一の銅膜８を加熱してリフロ
ーし、これにより凹部８ａを浅くする。次に、図２(a)
に示すように、第一の銅膜８の上に第二の銅膜９をメッ
キ法によって１μｍの厚さに成長する。
のうち溝６の上には凹部８ａが存在するので、図１(d)
に示すように、圧力１００mTorr の水素雰囲気中で３５
０℃〜４５０℃の温度で第一の銅膜８を加熱してリフロ
ーし、これにより凹部８ａを浅くする。次に、図２(a)
に示すように、第一の銅膜８の上に第二の銅膜９をメッ
キ法によって１μｍの厚さに成長する。
【００２２】電解メッキ法を用いる場合には、硫酸浴に
て電流密度２．５Ａ／cm2 、１０ｍｓサイクルのパルス
電流を第一の銅膜８に流して第二の銅膜９を成長する。
この場合の銅の成長速度は、約１．８μｍ／ｍｉｎであ
る。無電解メッキ法を用いる場合には、２５℃の硫酸銅
と還元剤（ホルコリン酸）の液にシリコン基板１を浸漬
して第二の銅膜９を成長する。
て電流密度２．５Ａ／cm2 、１０ｍｓサイクルのパルス
電流を第一の銅膜８に流して第二の銅膜９を成長する。
この場合の銅の成長速度は、約１．８μｍ／ｍｉｎであ
る。無電解メッキ法を用いる場合には、２５℃の硫酸銅
と還元剤（ホルコリン酸）の液にシリコン基板１を浸漬
して第二の銅膜９を成長する。
【００２３】第一の銅膜８をリフローした後の凹部８ａ
はかなり浅くなっているので、メッキ法により形成され
た第二の銅膜９の上面には凹部８ａの形状が反映されず
に平坦である。なお、化学気相成長（ＣＶＤ）法により
第二の銅膜９を形成してもその上面は同じように平坦に
なる。いずれの方法により第二の銅膜９を成長しても、
溝６の中の第一の銅膜８の上面が、第一の銅膜８の形成
直後又はリフロー後に第二の層間絶縁膜４の上面よりも
高い位置に存在するようにする。また、第一の銅膜８を
リフローする工程と第二の銅膜９を成長する工程の間で
は、前記シリコン基板１を大気に曝さずに減圧雰囲気に
置く。
はかなり浅くなっているので、メッキ法により形成され
た第二の銅膜９の上面には凹部８ａの形状が反映されず
に平坦である。なお、化学気相成長（ＣＶＤ）法により
第二の銅膜９を形成してもその上面は同じように平坦に
なる。いずれの方法により第二の銅膜９を成長しても、
溝６の中の第一の銅膜８の上面が、第一の銅膜８の形成
直後又はリフロー後に第二の層間絶縁膜４の上面よりも
高い位置に存在するようにする。また、第一の銅膜８を
リフローする工程と第二の銅膜９を成長する工程の間で
は、前記シリコン基板１を大気に曝さずに減圧雰囲気に
置く。
【００２４】次に、図２(b) に示すように、ＣＭＰ法に
より第二の銅膜９と第一の銅膜９とバリアメタル膜７を
順に研磨して溝６内にのみ残存させる。その研磨の開始
時には第二の銅膜９の表面は平坦であり、しかも、第一
の銅膜８の化学機械研磨と第二の銅膜９の化学機械研磨
には違いは無いので、溝６の中の第一の銅膜８の上面は
ほぼ平坦になって、リセスやデッシングは見られなかっ
た。その溝６の中に残された第一の銅膜８は、配線とし
て使用される。
より第二の銅膜９と第一の銅膜９とバリアメタル膜７を
順に研磨して溝６内にのみ残存させる。その研磨の開始
時には第二の銅膜９の表面は平坦であり、しかも、第一
の銅膜８の化学機械研磨と第二の銅膜９の化学機械研磨
には違いは無いので、溝６の中の第一の銅膜８の上面は
ほぼ平坦になって、リセスやデッシングは見られなかっ
た。その溝６の中に残された第一の銅膜８は、配線とし
て使用される。
【００２５】ＣＭＰ法による研磨条件としては、例え
ば、Rodel 社製の商品XJFW8099のようなAl2O3 を含むス
ラリー（slurry）、Rodel 社製の商品IC-1000/Suba400
の研磨パッド、研磨パッド側の定盤の回転数を２０〜１
６０rpm 、シリコン基板側の定盤の回転数を４０〜１６
０rpm 、研磨速度を０．４〜２．０μｍ／ｍｉｎ、研磨
パッドのシリコン基板１側への圧力を２５０ｇ／cm2 と
する。
ば、Rodel 社製の商品XJFW8099のようなAl2O3 を含むス
ラリー（slurry）、Rodel 社製の商品IC-1000/Suba400
の研磨パッド、研磨パッド側の定盤の回転数を２０〜１
６０rpm 、シリコン基板側の定盤の回転数を４０〜１６
０rpm 、研磨速度を０．４〜２．０μｍ／ｍｉｎ、研磨
パッドのシリコン基板１側への圧力を２５０ｇ／cm2 と
する。
【００２６】次に、図２(c) に示すように、第二の層間
絶縁膜４と第一の銅膜８を覆う窒化シリコン膜１０をプ
ラズマＣＶＤにより５０nmの厚さに成長し、さらにその
上に低温酸化膜よりなる第三の層間絶縁膜１１を形成す
る。ついで、溝３の上に重なるプラグ孔１２を第三の層
間絶縁膜１１と窒化シリコン膜１０に形成する。そし
て、プラグ孔１２の中にバリアメタル膜１３と銅膜１４
よりなるプラグを形成した後に、その上に窒化シリコン
よりなるエッチングストップ層１５と低温酸化膜よりな
る第四の層間絶縁膜１６を順に形成する。そして、プラ
グに接続する上側溝１７を第四の層間絶縁膜１６とエッ
チングストップ層１５に形成し、上側溝１７の中に図２
(b) の配線と同様の工程によってバリアメタル層１８と
銅膜１９を埋め込んで上側の配線を形成する。これによ
り、ビア構造の絶縁膜ホールを有するいわゆるデュアル
ダマシン（dual damascene）構造が得られる。
絶縁膜４と第一の銅膜８を覆う窒化シリコン膜１０をプ
ラズマＣＶＤにより５０nmの厚さに成長し、さらにその
上に低温酸化膜よりなる第三の層間絶縁膜１１を形成す
る。ついで、溝３の上に重なるプラグ孔１２を第三の層
間絶縁膜１１と窒化シリコン膜１０に形成する。そし
て、プラグ孔１２の中にバリアメタル膜１３と銅膜１４
よりなるプラグを形成した後に、その上に窒化シリコン
よりなるエッチングストップ層１５と低温酸化膜よりな
る第四の層間絶縁膜１６を順に形成する。そして、プラ
グに接続する上側溝１７を第四の層間絶縁膜１６とエッ
チングストップ層１５に形成し、上側溝１７の中に図２
(b) の配線と同様の工程によってバリアメタル層１８と
銅膜１９を埋め込んで上側の配線を形成する。これによ
り、ビア構造の絶縁膜ホールを有するいわゆるデュアル
ダマシン（dual damascene）構造が得られる。
【００２７】なお、プラグ孔１２に埋め込むプラグとし
て、選択成長したタングステンを用いてもよい。また、
バリアメタル膜７、１８として、ＭＯＣＶＤにより形成
したTiN 膜を用いてもよい。さらに、第二の銅膜９をメ
ッキ法ではなく、ＣＶＤ法によって形成してもよく、こ
のＣＶＤ法による場合にはβ−diketonate材料を用いて
も良い。
て、選択成長したタングステンを用いてもよい。また、
バリアメタル膜７、１８として、ＭＯＣＶＤにより形成
したTiN 膜を用いてもよい。さらに、第二の銅膜９をメ
ッキ法ではなく、ＣＶＤ法によって形成してもよく、こ
のＣＶＤ法による場合にはβ−diketonate材料を用いて
も良い。
【００２８】以上のような工程によれば、第一の銅膜８
はスパッタ法により形成されているので、その銅のグレ
インサイズが大きくなってエレクトロマイグレーション
耐性の良い配線が溝６の中に形成される。しかも、第一
の銅膜８をリフローした後に第一の銅膜８の上にメッキ
又はＣＶＤにより第二の銅膜９を形成し、ついで第二の
銅膜９及び第一の銅膜８を化学機械研磨を行っている。
はスパッタ法により形成されているので、その銅のグレ
インサイズが大きくなってエレクトロマイグレーション
耐性の良い配線が溝６の中に形成される。しかも、第一
の銅膜８をリフローした後に第一の銅膜８の上にメッキ
又はＣＶＤにより第二の銅膜９を形成し、ついで第二の
銅膜９及び第一の銅膜８を化学機械研磨を行っている。
【００２９】これにより、溝６の上に生じる第一の銅膜
８の凹部８ａが浅くなって第二の銅膜９により埋め込ま
れ、第二の銅膜９の上面は平坦になる。従って、ＣＭＰ
法による研磨後に溝６の中に配線として残される第一の
銅膜８にはリセスやディッシングが発生しなくなり、配
線の高抵抗化が防止される。次に、上記した配線のエレ
クトロマイグレーションの実験結果を説明する。
８の凹部８ａが浅くなって第二の銅膜９により埋め込ま
れ、第二の銅膜９の上面は平坦になる。従って、ＣＭＰ
法による研磨後に溝６の中に配線として残される第一の
銅膜８にはリセスやディッシングが発生しなくなり、配
線の高抵抗化が防止される。次に、上記した配線のエレ
クトロマイグレーションの実験結果を説明する。
【００３０】表１は、上記実施形態の配線形成工程によ
って得られる配線深さ０．４μｍの銅配線のエレクトロ
マイグレーションの実験結果である。表１において、Ｗ
は配線幅を、Ｊは電流密度を、Ｔａは試験温度を、Ｔ50
は複数の試料のうち５０％のエレクトロマイグレーショ
ンによる不良が発生する時間を示している。
って得られる配線深さ０．４μｍの銅配線のエレクトロ
マイグレーションの実験結果である。表１において、Ｗ
は配線幅を、Ｊは電流密度を、Ｔａは試験温度を、Ｔ50
は複数の試料のうち５０％のエレクトロマイグレーショ
ンによる不良が発生する時間を示している。
【００３１】
【表１】
【００３２】ウェハナンバー１の銅配線に流す密度を５
×１０6 A/cm2 に換算すると、配線幅を０．４４μｍ、
試験温度を２００℃の場合にＴ50は１１００時間となっ
た。これに対して、ＣＶＤ法により溝に埋め込んだ銅膜
から形成された従来の配線のエレクトロマイグレーショ
ンの試験を行ったところ、表２に示すような結果が得ら
れた。これらの結果から、本実施形態によるエレクトロ
マイグレーション耐性が向上したことがわかる。
×１０6 A/cm2 に換算すると、配線幅を０．４４μｍ、
試験温度を２００℃の場合にＴ50は１１００時間となっ
た。これに対して、ＣＶＤ法により溝に埋め込んだ銅膜
から形成された従来の配線のエレクトロマイグレーショ
ンの試験を行ったところ、表２に示すような結果が得ら
れた。これらの結果から、本実施形態によるエレクトロ
マイグレーション耐性が向上したことがわかる。
【００３３】
【表２】
【００３４】これらの実験結果を換算すると、本実施形
態によれば、１１０℃で０．１％以下の不良の発生を１
×１０5 時間保証し、１×１０6 A/cm2 以上の電流を流
すことができることになる。 そのような換算には次式を使用する。 Ｔ50＝Ａ＊Ｊ∧Ｎ＊ｅｘｐ（Ｅa ／（Ｋb ＊Ｔ）） ここで、Ａは定数、Ｔは絶対温度、Ｅa は活性化ボルツ
マン定数、Ｔは絶対温度、Ｊは電流密度、Ｎは電流密度
に対する指数である。ただし、Ｎを−２．４６、Ｅa を
０．７６ｅＶとする。 （第２の実施の形態）第１の実施の形態では、第一の銅
膜８を第二の層間絶縁膜４よりも厚く形成しているの
で、第一の銅膜８は溝６を完全に埋めるようになってい
る。
態によれば、１１０℃で０．１％以下の不良の発生を１
×１０5 時間保証し、１×１０6 A/cm2 以上の電流を流
すことができることになる。 そのような換算には次式を使用する。 Ｔ50＝Ａ＊Ｊ∧Ｎ＊ｅｘｐ（Ｅa ／（Ｋb ＊Ｔ）） ここで、Ａは定数、Ｔは絶対温度、Ｅa は活性化ボルツ
マン定数、Ｔは絶対温度、Ｊは電流密度、Ｎは電流密度
に対する指数である。ただし、Ｎを−２．４６、Ｅa を
０．７６ｅＶとする。 （第２の実施の形態）第１の実施の形態では、第一の銅
膜８を第二の層間絶縁膜４よりも厚く形成しているの
で、第一の銅膜８は溝６を完全に埋めるようになってい
る。
【００３５】しかし、スパッタの成膜条件や溝６のアス
ペクト比の値によっては溝６の中の第一の銅膜に空洞が
入ることも考えられ、これがリフローによって完全に除
去できない場合も生じうるので、次のような方法を採用
してもよい。即ち、図３(a) に示すように、バリアメタ
ル７を形成した後に、第一の銅膜１８を例えば０．８μ
ｍ程度に薄く形成することにより、溝６内で第一の銅膜
１８が占める断面積を溝６の断面積に対して１よりも小
さく且つ１／２以上にする。即ち、溝６内での第一の銅
膜１８の凹部１８ａを第二の層間絶縁膜４の上面よりも
下に位置させる。
ペクト比の値によっては溝６の中の第一の銅膜に空洞が
入ることも考えられ、これがリフローによって完全に除
去できない場合も生じうるので、次のような方法を採用
してもよい。即ち、図３(a) に示すように、バリアメタ
ル７を形成した後に、第一の銅膜１８を例えば０．８μ
ｍ程度に薄く形成することにより、溝６内で第一の銅膜
１８が占める断面積を溝６の断面積に対して１よりも小
さく且つ１／２以上にする。即ち、溝６内での第一の銅
膜１８の凹部１８ａを第二の層間絶縁膜４の上面よりも
下に位置させる。
【００３６】その後に、図３(b) に示すように、圧力１
００mTorr の水素雰囲気中で３５０℃〜４００℃の温度
で第一の銅膜１８を加熱してリフローし、これにより凹
部１８ａを浅くする。続いて、図３(c) に示すように、
第一の銅膜１８の上に第二の銅膜１９をＣＶＤ法によっ
て０．４μｍの厚さに成長する。この場合、β−diketo
nate材料を用いる。これにより、第二の銅膜１９は、凹
部１８ａを埋めるとともに、その上面全体が平坦にな
る。
００mTorr の水素雰囲気中で３５０℃〜４００℃の温度
で第一の銅膜１８を加熱してリフローし、これにより凹
部１８ａを浅くする。続いて、図３(c) に示すように、
第一の銅膜１８の上に第二の銅膜１９をＣＶＤ法によっ
て０．４μｍの厚さに成長する。この場合、β−diketo
nate材料を用いる。これにより、第二の銅膜１９は、凹
部１８ａを埋めるとともに、その上面全体が平坦にな
る。
【００３７】その後に、図３(d) に示すように、ＣＭＰ
法により第二の銅膜１９、第一の銅膜１８、バリアメタ
ル膜７を研磨して溝６の中にのみ残して、これを配線と
して使用する。この場合、第一の銅膜１８は断面Ｕ字状
になりその上部に第二の銅膜１９が埋め込まれている状
態となる。このように第一の銅膜１８の膜厚を制御する
と、溝６における第一の銅膜１８の凹部１８ａの上部が
下部よりも広くなるので、第一の銅膜１８をリフローし
た後にその中に空洞が残ることはない。しかも、リフロ
ーによって第一の銅膜１８の凹部１８ａは浅くなるの
で、第一の銅膜１８の上に第二の銅膜１９を形成した後
に、その凹部１８ａの形状が第二の銅膜１９に残ること
はない。
法により第二の銅膜１９、第一の銅膜１８、バリアメタ
ル膜７を研磨して溝６の中にのみ残して、これを配線と
して使用する。この場合、第一の銅膜１８は断面Ｕ字状
になりその上部に第二の銅膜１９が埋め込まれている状
態となる。このように第一の銅膜１８の膜厚を制御する
と、溝６における第一の銅膜１８の凹部１８ａの上部が
下部よりも広くなるので、第一の銅膜１８をリフローし
た後にその中に空洞が残ることはない。しかも、リフロ
ーによって第一の銅膜１８の凹部１８ａは浅くなるの
で、第一の銅膜１８の上に第二の銅膜１９を形成した後
に、その凹部１８ａの形状が第二の銅膜１９に残ること
はない。
【００３８】また、第二の銅膜１９をメッキ法によって
形成しても、その凹部１８ａは浅くなっているので、実
質的なアスペクト比は１よりも小さくなって第二の銅膜
１９に空洞が生じることはなく、抵抗率の増加が防止さ
れる。したがって、第二の銅膜１９、第一の銅膜１８、
バリアメタル膜７を研磨した後に、溝６の中には第一の
銅膜１８と第二の銅膜１９が残ることになるが、そこに
はリセスやディッシングが発生することはなく、しかも
抵抗率の増加が防止される。また、スパッタ法により形
成された第一の銅膜１８は溝６の中に１／２以上占める
ので、エレクトロマイクレーション耐性は十分に確保さ
れる。
形成しても、その凹部１８ａは浅くなっているので、実
質的なアスペクト比は１よりも小さくなって第二の銅膜
１９に空洞が生じることはなく、抵抗率の増加が防止さ
れる。したがって、第二の銅膜１９、第一の銅膜１８、
バリアメタル膜７を研磨した後に、溝６の中には第一の
銅膜１８と第二の銅膜１９が残ることになるが、そこに
はリセスやディッシングが発生することはなく、しかも
抵抗率の増加が防止される。また、スパッタ法により形
成された第一の銅膜１８は溝６の中に１／２以上占める
ので、エレクトロマイクレーション耐性は十分に確保さ
れる。
【００３９】なお、溝６の中の第一の銅膜８の上面のう
ち最も低い部分が、第一の銅膜８の形成直後又はリフロ
ー後に溝６の深さの半分よりも高い位置に存在するよう
にしてもよい。また、溝６に占める前記第一の銅膜１８
の断面積の割合が、第一の銅膜１８の形成直後又はリフ
ロー後に、溝６の断面積の半分よりも大きくしてもよ
い。
ち最も低い部分が、第一の銅膜８の形成直後又はリフロ
ー後に溝６の深さの半分よりも高い位置に存在するよう
にしてもよい。また、溝６に占める前記第一の銅膜１８
の断面積の割合が、第一の銅膜１８の形成直後又はリフ
ロー後に、溝６の断面積の半分よりも大きくしてもよ
い。
【００４０】
【発明の効果】以上述べたように本発明によれば、絶縁
膜に溝を形成し、その溝内にスパッタ法によって第一の
銅膜を形成した後に、第一の銅膜を加熱してリフロー
し、ついで化学気相成長法又はメッキ法によって第二の
銅膜を第一の銅膜の上に形成し、その後に化学機械研磨
を行って絶縁膜上の第一及び第二の銅膜を除去するよう
にしたので、溝の上で第一の銅膜に形成される凹部が浅
くなり、その上に形成される第二の銅膜の上面が平坦に
なる。これにより、研磨後に溝の中に残った銅膜にリセ
スが発生したり、ディッシングが発生することを防止で
きる。
膜に溝を形成し、その溝内にスパッタ法によって第一の
銅膜を形成した後に、第一の銅膜を加熱してリフロー
し、ついで化学気相成長法又はメッキ法によって第二の
銅膜を第一の銅膜の上に形成し、その後に化学機械研磨
を行って絶縁膜上の第一及び第二の銅膜を除去するよう
にしたので、溝の上で第一の銅膜に形成される凹部が浅
くなり、その上に形成される第二の銅膜の上面が平坦に
なる。これにより、研磨後に溝の中に残った銅膜にリセ
スが発生したり、ディッシングが発生することを防止で
きる。
【００４１】しかも、溝内に残った第一の銅膜はスパッ
タによって形成されたものであり、その溝内に残って配
線となる銅膜はエレクトロマイグレーション耐性を十分
に確保することができる。
タによって形成されたものであり、その溝内に残って配
線となる銅膜はエレクトロマイグレーション耐性を十分
に確保することができる。
【図１】本発明の第１の実施の形態に係る半導体装置の
配線形成工程を示す断面図（その１）である。
配線形成工程を示す断面図（その１）である。
【図２】本発明の第１の実施の形態に係る半導体装置の
配線形成工程を示す断面図（その２）である。
配線形成工程を示す断面図（その２）である。
【図３】本発明の第２の実施の形態に係る半導体装置の
配線形成工程を示す断面図である。
配線形成工程を示す断面図である。
【符号の説明】
１ シリコン基板（半導体基板）
２ 第一の層間絶縁膜
３ エッチングストップ層
４ 第二の層間絶縁膜
５ レジスト
６ 溝
７ バリアメタル膜
８、１８ 第一の銅膜
９、１９ 第二の銅膜
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平10−79389（ＪＰ，Ａ)
特開 平８−264535（ＪＰ，Ａ)
特開 平９−115866（ＪＰ，Ａ)
特開 平６−140393（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/3205
H01L 21/285
H01L 21/288
Claims (8)
- 【請求項１】半導体基板の上方に形成された絶縁膜に溝
を形成する工程と、 ターゲットを用いるスパッタによって前記絶縁膜の上と
前記溝の中に第一の銅膜を形成する工程と、 前記第一の銅膜を加熱してリフローする工程と、 第二の銅膜を前記第一の銅膜の上にメッキ又は化学気相
成長法により成長する工程と、 前記絶縁膜の上の前記第二の銅膜、前記第一の銅膜を化
学機械研磨法により除去することにより、前記溝の中に
少なくとも前記第一の銅膜を残す工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項２】前記第一の銅膜のリフローは、３５０℃〜
４５０℃の基板温度で水素雰囲気中で行われることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記第一の銅膜は、到達真空度が２×１０
-7Torr以下の高真空のベース真空度をもつスパッタ装置
で成膜され、５mTorr 以下の雰囲気内で前記ターゲット
と前記の間隔を１００mm以上に設定して成長されること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】前記第一の銅膜は、基板温度を２００℃以
下と３５０℃以上の２段階に変更して形成されることを
特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】前記溝の中の前記第一の銅膜の上面のうち
最も低い部分が、前記第一の銅膜の形成直後又はリフロ
ー後に前記絶縁膜の上面よりも高い位置に存在すること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項６】前記溝の中の前記第一の銅膜の上面のうち
最も低い部分が、前記第一の銅膜の形成直後又はリフロ
ー後に前記溝の深さの半分よりも高い位置にあることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項７】前記溝に占める前記第一の銅膜の断面積の
割合が、前記第一の銅膜の形成直後又はリフロー後に、
前記溝の断面積の半分よりも大きいことを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項８】前記第一の銅膜をリフローする工程と前記
第二の銅膜を成長する工程の間では、前記半導体基板を
大気に曝さずに減圧雰囲気に置かれることを特徴とする
請求項１記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29810997A JP3501265B2 (ja) | 1997-10-30 | 1997-10-30 | 半導体装置の製造方法 |
| US09/179,886 US6153522A (en) | 1997-10-19 | 1998-10-28 | Semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29810997A JP3501265B2 (ja) | 1997-10-30 | 1997-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11135504A JPH11135504A (ja) | 1999-05-21 |
| JP3501265B2 true JP3501265B2 (ja) | 2004-03-02 |
Family
ID=17855287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29810997A Expired - Lifetime JP3501265B2 (ja) | 1997-10-19 | 1997-10-30 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6153522A (ja) |
| JP (1) | JP3501265B2 (ja) |
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| US6602434B1 (en) | 1998-03-27 | 2003-08-05 | Applied Materials, Inc. | Process for etching oxide using hexafluorobutadiene or related fluorocarbons and manifesting a wide process window |
| JP3149846B2 (ja) | 1998-04-17 | 2001-03-26 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| TW444238B (en) | 1998-08-11 | 2001-07-01 | Toshiba Corp | A method of making thin film |
| US6380083B1 (en) * | 1998-08-28 | 2002-04-30 | Agere Systems Guardian Corp. | Process for semiconductor device fabrication having copper interconnects |
| JP3523509B2 (ja) * | 1998-11-27 | 2004-04-26 | シャープ株式会社 | 半導体装置の製造方法 |
| US6284574B1 (en) * | 1999-01-04 | 2001-09-04 | International Business Machines Corporation | Method of producing heat dissipating structure for semiconductor devices |
| JP3892621B2 (ja) * | 1999-04-19 | 2007-03-14 | 株式会社神戸製鋼所 | 配線膜の形成方法 |
| ATE353377T1 (de) | 1999-07-26 | 2007-02-15 | Tokyo Electron Ltd | Plattierungsverfahren, -vorrichtung und -system |
| KR100357183B1 (ko) * | 1999-12-31 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 구리 박막 형성 방법 |
| JP2002252281A (ja) * | 2001-02-27 | 2002-09-06 | Sony Corp | 半導体装置およびその製造方法 |
| US6696360B2 (en) | 2001-03-15 | 2004-02-24 | Micron Technology, Inc. | Barrier-metal-free copper damascene technology using atomic hydrogen enhanced reflow |
| US6440894B1 (en) | 2001-06-25 | 2002-08-27 | Exxonmobil Chemical Patents, Inc. | Methods of removing halogen from non-zeolitic molecular sieve catalysts |
| US6727176B2 (en) * | 2001-11-08 | 2004-04-27 | Advanced Micro Devices, Inc. | Method of forming reliable Cu interconnects |
| KR100744599B1 (ko) * | 2001-12-15 | 2007-08-01 | 매그나칩 반도체 유한회사 | 구리 배선 형성 방법 |
| TW200406829A (en) | 2002-09-17 | 2004-05-01 | Adv Lcd Tech Dev Ct Co Ltd | Interconnect, interconnect forming method, thin film transistor, and display device |
| US7012314B2 (en) * | 2002-12-18 | 2006-03-14 | Agere Systems Inc. | Semiconductor devices with reduced active region defects and unique contacting schemes |
| JP2004304167A (ja) | 2003-03-20 | 2004-10-28 | Advanced Lcd Technologies Development Center Co Ltd | 配線、表示装置及び、これらの形成方法 |
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| WO2006060134A2 (en) * | 2004-11-15 | 2006-06-08 | Cree, Inc. | Restricted radiated heating assembly for high temperature processing |
| CN101473427A (zh) * | 2006-06-21 | 2009-07-01 | Nxp股份有限公司 | 低功率应用的半导体器件及其制造方法 |
| US8815764B2 (en) * | 2007-08-31 | 2014-08-26 | Uop Llc | Water treated catalyst to produce light olefins |
| JP5767570B2 (ja) * | 2011-01-27 | 2015-08-19 | 東京エレクトロン株式会社 | Ｃｕ配線の形成方法およびＣｕ膜の成膜方法、ならびに成膜システム |
| JP5788785B2 (ja) * | 2011-01-27 | 2015-10-07 | 東京エレクトロン株式会社 | Ｃｕ配線の形成方法および成膜システム |
| CN103311174A (zh) * | 2012-03-07 | 2013-09-18 | 中芯国际集成电路制造(上海)有限公司 | 一种制作铜互连结构的方法 |
| US8691689B1 (en) * | 2012-11-30 | 2014-04-08 | Globalfoundries Inc. | Methods for fabricating integrated circuits having low resistance device contacts |
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|---|---|---|---|---|
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| JPH04217386A (ja) * | 1990-12-18 | 1992-08-07 | Furukawa Electric Co Ltd:The | 回路の製造方法 |
| JP3353874B2 (ja) * | 1996-09-24 | 2002-12-03 | シャープ株式会社 | 半導体装置及びその製造方法 |
-
1997
- 1997-10-30 JP JP29810997A patent/JP3501265B2/ja not_active Expired - Lifetime
-
1998
- 1998-10-28 US US09/179,886 patent/US6153522A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11135504A (ja) | 1999-05-21 |
| US6153522A (en) | 2000-11-28 |
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