JP2003243498A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
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- JP2003243498A JP2003243498A JP2002039113A JP2002039113A JP2003243498A JP 2003243498 A JP2003243498 A JP 2003243498A JP 2002039113 A JP2002039113 A JP 2002039113A JP 2002039113 A JP2002039113 A JP 2002039113A JP 2003243498 A JP2003243498 A JP 2003243498A
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Abstract
(57)【要約】
【課題】 エレクトロマイグレーション耐性に優れ、ビ
ア抵抗を低減することが可能な半導体素子およびその形
成方法を提供する。 【解決手段】 第１配線層および第２配線層およびビア
プラグと、層間絶縁膜との間には、配線金属の拡散を抑
制する拡散バリア層が形成され、第１配線とビアプラグ
との間で配線金属の原子が移動可能である。または、第
１配線層とビアプラグの境界部分の配線金属は、結晶粒
界が成長して結晶的に連続となっている。半導体素子基
板上に層間絶縁膜が積層し、層間絶縁膜にビアホールお
よび第１配線層用の溝および第２配線層用の溝を形成
し、第１配線層用の溝に配線金属を埋め込むことによっ
て第１配線層を形成した後に、ビアホールおよび第２配
線層用の溝の側壁部分にのみ拡散バリア層を選択的に形
成し、ビアホールおよび溝に配線金属を埋め込む。
ア抵抗を低減することが可能な半導体素子およびその形
成方法を提供する。 【解決手段】 第１配線層および第２配線層およびビア
プラグと、層間絶縁膜との間には、配線金属の拡散を抑
制する拡散バリア層が形成され、第１配線とビアプラグ
との間で配線金属の原子が移動可能である。または、第
１配線層とビアプラグの境界部分の配線金属は、結晶粒
界が成長して結晶的に連続となっている。半導体素子基
板上に層間絶縁膜が積層し、層間絶縁膜にビアホールお
よび第１配線層用の溝および第２配線層用の溝を形成
し、第１配線層用の溝に配線金属を埋め込むことによっ
て第１配線層を形成した後に、ビアホールおよび第２配
線層用の溝の側壁部分にのみ拡散バリア層を選択的に形
成し、ビアホールおよび溝に配線金属を埋め込む。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線構造の半
導体素子およびその製造方法に関する。
導体素子およびその製造方法に関する。
【０００２】
【従来の技術】近年のＬＳＩの高集積化に伴い、より高
速化と高い信頼性とを得られる配線材料が求められるよ
うになってきている。そこで、従来のＡｌ合金配線と比
較して電気抵抗が約３分の２程度であり、より高いエレ
クトロマイグレーション（ＥＭ）耐性が期待されるＣｕ
配線の実用化が重要視されている。
速化と高い信頼性とを得られる配線材料が求められるよ
うになってきている。そこで、従来のＡｌ合金配線と比
較して電気抵抗が約３分の２程度であり、より高いエレ
クトロマイグレーション（ＥＭ）耐性が期待されるＣｕ
配線の実用化が重要視されている。
【０００３】トランジスタ形成プロセス（フロントエン
ド）後の多層配線プロセス（バックエンド）においてＣ
ｕ配線を形成する際に、一般的にＣｕはドライエッチン
グが容易ではない為に、ダマシン法を用いてＣｕ配線を
形成する。図７は従来のデュアルダマシン構造による半
導体素子を模式的に示した図であり、半導体素子基板上
に保護膜１が形成され、保護膜１上に層間絶縁膜２，キ
ャップ層５，層間絶縁膜６，キャップ層７および層間絶
縁膜８が積層され、層間絶縁膜２，８にはそれぞれ第１
配線層４と第２配線層１２が形成され、層間絶縁膜６に
はビアホールが形成され、第１配線層４と層間絶縁膜２
との間にはバリアメタル３が形成され、ビアホールのＣ
ｕおよび第２配線層１２と層間絶縁膜６，８との間には
バリアメタル１１が形成されている。また、第１配線層
４とビアホール底部の間にもバリアメタル１１が存在し
ている。
ド）後の多層配線プロセス（バックエンド）においてＣ
ｕ配線を形成する際に、一般的にＣｕはドライエッチン
グが容易ではない為に、ダマシン法を用いてＣｕ配線を
形成する。図７は従来のデュアルダマシン構造による半
導体素子を模式的に示した図であり、半導体素子基板上
に保護膜１が形成され、保護膜１上に層間絶縁膜２，キ
ャップ層５，層間絶縁膜６，キャップ層７および層間絶
縁膜８が積層され、層間絶縁膜２，８にはそれぞれ第１
配線層４と第２配線層１２が形成され、層間絶縁膜６に
はビアホールが形成され、第１配線層４と層間絶縁膜２
との間にはバリアメタル３が形成され、ビアホールのＣ
ｕおよび第２配線層１２と層間絶縁膜６，８との間には
バリアメタル１１が形成されている。また、第１配線層
４とビアホール底部の間にもバリアメタル１１が存在し
ている。
【０００４】図７に示した従来のデュアルダマシン構造
による半導体素子の形成は以下のような手順で行われ
る。半導体素子基板上にＣｕの拡散を防止するための保
護膜を形成し、保護膜の上に層間絶縁膜を積層し、層間
絶縁膜に配線パターンの溝（トレンチ）を形成し、層間
絶縁膜へのＣｕ拡散を防止するためのバリアメタルを保
護膜および層間絶縁膜の全面に成膜し、その後トレンチ
にＣｕを埋め込んで第１層配線を形成する。その後、第
１層配線上にキャップ層と層間絶縁を交互に積層し、ビ
アホールとトレンチを形成した後にビアホールおよびト
レンチの側壁にバリアメタルを成膜し、ビアホールおよ
びトレンチにＣｕを埋め込んで余剰Ｃｕを除去する。
による半導体素子の形成は以下のような手順で行われ
る。半導体素子基板上にＣｕの拡散を防止するための保
護膜を形成し、保護膜の上に層間絶縁膜を積層し、層間
絶縁膜に配線パターンの溝（トレンチ）を形成し、層間
絶縁膜へのＣｕ拡散を防止するためのバリアメタルを保
護膜および層間絶縁膜の全面に成膜し、その後トレンチ
にＣｕを埋め込んで第１層配線を形成する。その後、第
１層配線上にキャップ層と層間絶縁を交互に積層し、ビ
アホールとトレンチを形成した後にビアホールおよびト
レンチの側壁にバリアメタルを成膜し、ビアホールおよ
びトレンチにＣｕを埋め込んで余剰Ｃｕを除去する。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来のデュアルダマシン法で形成されるＣｕ配線にお
いては、第１配線層４と第２配線層１２はビアホールの
底部で異種金属であるバリアメタル１１を介して接合さ
れる。したがって、電流を流したときのエレクトロマイ
グレーションによるＣｕ原子の流れが、バリアメタル１
１によって遮られるために不連続なものとなってしま
う。配線に電流を流したときにエレクトロマイグレーシ
ョンによってボイドが発生するメカニズムは、配線に高
い電流密度の電流が流れると、金属原子はエレクトロン
ウィンドフォースにより力を受け、その結果、金属原子
は電子の流れる方向に拡散し、カソード側にボイドを形
成すると考えられている。
た従来のデュアルダマシン法で形成されるＣｕ配線にお
いては、第１配線層４と第２配線層１２はビアホールの
底部で異種金属であるバリアメタル１１を介して接合さ
れる。したがって、電流を流したときのエレクトロマイ
グレーションによるＣｕ原子の流れが、バリアメタル１
１によって遮られるために不連続なものとなってしま
う。配線に電流を流したときにエレクトロマイグレーシ
ョンによってボイドが発生するメカニズムは、配線に高
い電流密度の電流が流れると、金属原子はエレクトロン
ウィンドフォースにより力を受け、その結果、金属原子
は電子の流れる方向に拡散し、カソード側にボイドを形
成すると考えられている。
【０００６】例えば図７に示すように、第２配線層１２
からビアホールを通って第１配線層４に電子ｅ−が流れ
出す場合、ビアホールの底部にあるバリアメタル１１と
第１配線層４のＣｕ界面下に、Ｃｕ原子の過剰な移動に
よる欠陥（ボイド）１３が生成されることが知られてい
る。このボイド１３はＣｕ配線におけるエレクトロマイ
グレーション耐性低下の問題を引き起こすこととなる。
からビアホールを通って第１配線層４に電子ｅ−が流れ
出す場合、ビアホールの底部にあるバリアメタル１１と
第１配線層４のＣｕ界面下に、Ｃｕ原子の過剰な移動に
よる欠陥（ボイド）１３が生成されることが知られてい
る。このボイド１３はＣｕ配線におけるエレクトロマイ
グレーション耐性低下の問題を引き起こすこととなる。
【０００７】また、通常バリアメタルとして使われる金
属はＣｕに比べ抵抗が高いため、ビアホール底部のバリ
アメタルの存在によってビア抵抗が増大してしまう。ま
た同様に、バリアメタルを成膜することによって、トレ
ンチ内のＣｕ膜厚が薄くなるため、実効的な配線抵抗は
増大してしまう。しかし、バリアメタルは絶縁層へのＣ
ｕ原子の拡散を抑制するため、また、絶縁層とＣｕ膜と
の密着性を向上するため、Ｃｕの埋め込み性を向上する
ため等の目的で成膜されており、通常の形成方法におい
ては必須であり、バリアメタルの成膜を削除することは
困難である。
属はＣｕに比べ抵抗が高いため、ビアホール底部のバリ
アメタルの存在によってビア抵抗が増大してしまう。ま
た同様に、バリアメタルを成膜することによって、トレ
ンチ内のＣｕ膜厚が薄くなるため、実効的な配線抵抗は
増大してしまう。しかし、バリアメタルは絶縁層へのＣ
ｕ原子の拡散を抑制するため、また、絶縁層とＣｕ膜と
の密着性を向上するため、Ｃｕの埋め込み性を向上する
ため等の目的で成膜されており、通常の形成方法におい
ては必須であり、バリアメタルの成膜を削除することは
困難である。
【０００８】本発明は、このような配線層にＣｕを用い
る場合に要求されるバリアメタルの特性を活かしながら
も、エレクトロマイグレーション耐性の劣化を抑制する
ことや、ビア抵抗の低減を図ることができる半導体素子
を提供することを課題とする。
る場合に要求されるバリアメタルの特性を活かしながら
も、エレクトロマイグレーション耐性の劣化を抑制する
ことや、ビア抵抗の低減を図ることができる半導体素子
を提供することを課題とする。
【０００９】
【課題を解決するための手段】上述の課題を達成するた
めに、本発明の半導体素子では、第１配線層および第２
配線層およびビアプラグと層間絶縁膜との間には、配線
金属の拡散を抑制する拡散バリア層が形成されている
が、第１配線とビアプラグとの間では配線金属原子が移
動可能となっている。第１配線層とビアプラグの間で配
線金属が直接接触していることなどで、ビアプラグと第
１配線層の間で配線金属原子が移動可能であることによ
り、電流を流したときにエレクトロマイグレーションに
よりビアプラグと第１配線層の界面に発生するボイドの
発生を抑制することが可能となり、エレクトロマイグレ
ーション耐性を向上させることができる。
めに、本発明の半導体素子では、第１配線層および第２
配線層およびビアプラグと層間絶縁膜との間には、配線
金属の拡散を抑制する拡散バリア層が形成されている
が、第１配線とビアプラグとの間では配線金属原子が移
動可能となっている。第１配線層とビアプラグの間で配
線金属が直接接触していることなどで、ビアプラグと第
１配線層の間で配線金属原子が移動可能であることによ
り、電流を流したときにエレクトロマイグレーションに
よりビアプラグと第１配線層の界面に発生するボイドの
発生を抑制することが可能となり、エレクトロマイグレ
ーション耐性を向上させることができる。
【００１０】さらに上述の目的を達成するために、本発
明の半導体素子の製造方法では、半導体素子基板上に層
間絶縁膜が積層し、層間絶縁膜にビアホールおよび第１
配線層用の溝および第２配線層用の溝を形成し、第１配
線層用の溝に配線金属を埋め込むことによって第１配線
層を形成した後に、ビアホールおよび第２配線層用の溝
の側壁部分にのみ拡散バリア層を選択的に形成し、ビア
ホールおよび第２配線層用の溝に配線金属を埋め込む。
明の半導体素子の製造方法では、半導体素子基板上に層
間絶縁膜が積層し、層間絶縁膜にビアホールおよび第１
配線層用の溝および第２配線層用の溝を形成し、第１配
線層用の溝に配線金属を埋め込むことによって第１配線
層を形成した後に、ビアホールおよび第２配線層用の溝
の側壁部分にのみ拡散バリア層を選択的に形成し、ビア
ホールおよび第２配線層用の溝に配線金属を埋め込む。
【００１１】ビアホール底部にバリアメタルを成膜せ
ず、ビアホールと溝の側壁部分へのみバリアメタル成膜
を行うことで、層間絶縁膜への配線金属の拡散を防止し
することができる。それと同時に、第１配線層とビアプ
ラグの間にはバリアメタルを形成せず、第１配線層とビ
アプラグとの直接接続を行うことができるため、簡便に
本願発明のエレクトロマイグレーション耐性に優れた半
導体素子を製造することができる。
ず、ビアホールと溝の側壁部分へのみバリアメタル成膜
を行うことで、層間絶縁膜への配線金属の拡散を防止し
することができる。それと同時に、第１配線層とビアプ
ラグの間にはバリアメタルを形成せず、第１配線層とビ
アプラグとの直接接続を行うことができるため、簡便に
本願発明のエレクトロマイグレーション耐性に優れた半
導体素子を製造することができる。
【００１２】
【発明の実施の形態】以下、本発明を適用したデュアル
ダマシン構造の半導体素子およびその製造方法につい
て、図面を参照しながら詳細に説明する。図１は本願発
明の半導体素子を模式的に示した図であり、半導体素子
基板に保護膜１，層間絶縁膜２，キャップ層５，層間絶
縁膜６，キャップ層７および層間絶縁膜８が積層され、
層間絶縁膜２に形成された第１配線層４と層間絶縁膜８
に形成された第２配線層１２がビアプラグ１４によって
電気的に接続されている。また、第１配線層４，第２配
線層１２，ビアプラグ１４はＣｕで形成されており、層
間絶縁膜２，層間絶縁膜６，層間絶縁膜８とＣｕの間に
は、Ｃｕの拡散を防止するためのバリアメタル１１が成
膜されている。第１配線層４とビアプラグ１４との間に
はバリアメタル１１が存在しないため、第１配線層４と
第２配線層１２とビアプラグ１４を形成しているＣｕは
直接接続している。
ダマシン構造の半導体素子およびその製造方法につい
て、図面を参照しながら詳細に説明する。図１は本願発
明の半導体素子を模式的に示した図であり、半導体素子
基板に保護膜１，層間絶縁膜２，キャップ層５，層間絶
縁膜６，キャップ層７および層間絶縁膜８が積層され、
層間絶縁膜２に形成された第１配線層４と層間絶縁膜８
に形成された第２配線層１２がビアプラグ１４によって
電気的に接続されている。また、第１配線層４，第２配
線層１２，ビアプラグ１４はＣｕで形成されており、層
間絶縁膜２，層間絶縁膜６，層間絶縁膜８とＣｕの間に
は、Ｃｕの拡散を防止するためのバリアメタル１１が成
膜されている。第１配線層４とビアプラグ１４との間に
はバリアメタル１１が存在しないため、第１配線層４と
第２配線層１２とビアプラグ１４を形成しているＣｕは
直接接続している。
【００１３】上述した本願発明の半導体素子では、図２
に示すように、第１配線層４および第２配線層１２およ
びビアプラグ１４のＣｕが、異種金属であるバリアメタ
ル１１によって遮断されておらず、結晶が連続した状態
でＣｕの接合がなされている構造であり、ビアホール９
底部にバリアメタル１１が無い。そのため、第２配線層
１２からビアプラグ１４を通って第１配線層４に電子ｅ
−が流れ出す場合、エレクトロマイグレーションによっ
てＣｕ原子が移動したとしても、Ｃｕの結晶が連続した
状態であるためにＣｕ原子の不連続発生が抑制されて、
ビアプラグ１４のＣｕと第１配線層４のＣｕ接合部分に
おいてボイドが発生することが無くなり、エレクトロマ
イグレーション耐性が向上する。また、ビアホール９底
部にバリアメタル１１が存在しないことによって、ビア
抵抗の増大を抑制することができる。
に示すように、第１配線層４および第２配線層１２およ
びビアプラグ１４のＣｕが、異種金属であるバリアメタ
ル１１によって遮断されておらず、結晶が連続した状態
でＣｕの接合がなされている構造であり、ビアホール９
底部にバリアメタル１１が無い。そのため、第２配線層
１２からビアプラグ１４を通って第１配線層４に電子ｅ
−が流れ出す場合、エレクトロマイグレーションによっ
てＣｕ原子が移動したとしても、Ｃｕの結晶が連続した
状態であるためにＣｕ原子の不連続発生が抑制されて、
ビアプラグ１４のＣｕと第１配線層４のＣｕ接合部分に
おいてボイドが発生することが無くなり、エレクトロマ
イグレーション耐性が向上する。また、ビアホール９底
部にバリアメタル１１が存在しないことによって、ビア
抵抗の増大を抑制することができる。
【００１４】またビアホール９底部にバリアメタル１１
が完全に無いほうが望ましいが、図３に示したように、
ビアプラグ１４と第１配線層４との間でＣｕ原子が移動
できるように、部分的にビアプラグ１４のＣｕと第１配
線層４のＣｕとが接合されている状態となるよう、第１
配線層４とビアプラグ１４との間に部分的にバリアメタ
ル１１が形成されていてもよい。
が完全に無いほうが望ましいが、図３に示したように、
ビアプラグ１４と第１配線層４との間でＣｕ原子が移動
できるように、部分的にビアプラグ１４のＣｕと第１配
線層４のＣｕとが接合されている状態となるよう、第１
配線層４とビアプラグ１４との間に部分的にバリアメタ
ル１１が形成されていてもよい。
【００１５】さらに図示しないが、第１配線層４とビア
プラグ１４との間の全面にバリアメタル１１が形成され
ていたとしても、第１配線層４とビアプラグ１４との間
でＣｕ原子の拡散が生じる程度の非常に薄い膜としてバ
リアメタル１１を形成てもよい。つまり、第１配線層４
とビアプラグ１４との間でＣｕ原子の移動がおこる状態
を確保していることで、ビアプラグ１４と第１配線層４
のＣｕ接合部分においてボイドが発生することを抑制で
き、エレクトロマイグレーション耐性が向上する。
プラグ１４との間の全面にバリアメタル１１が形成され
ていたとしても、第１配線層４とビアプラグ１４との間
でＣｕ原子の拡散が生じる程度の非常に薄い膜としてバ
リアメタル１１を形成てもよい。つまり、第１配線層４
とビアプラグ１４との間でＣｕ原子の移動がおこる状態
を確保していることで、ビアプラグ１４と第１配線層４
のＣｕ接合部分においてボイドが発生することを抑制で
き、エレクトロマイグレーション耐性が向上する。
【００１６】図４は本願発明のデュアルダマシン構造の
半導体素子を製造する工程を示したものである。半導体
素子基板上にトランジスタとのコンタクトホール形成が
終了したのち、Ｃｕの拡散を防止するためにＳｉＮ等で
保護膜１を形成し、保護膜１の上にＳｉＯＣ等の層間絶
縁膜２を積層し、層間絶縁膜２上にフォトリソグラフィ
で配線パターンの溝（トレンチ）をレジストで形成し
て、ドライエッチングで層間絶縁膜２および保護膜１を
除去する。その後、層間絶縁膜２へのＣｕ拡散を防止す
るためにＷＮ等のバリアメタル３を、スパッタまたはＣ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）装置によって保護膜１および層間絶縁膜２の全
面に成膜する（図４ａ）。
半導体素子を製造する工程を示したものである。半導体
素子基板上にトランジスタとのコンタクトホール形成が
終了したのち、Ｃｕの拡散を防止するためにＳｉＮ等で
保護膜１を形成し、保護膜１の上にＳｉＯＣ等の層間絶
縁膜２を積層し、層間絶縁膜２上にフォトリソグラフィ
で配線パターンの溝（トレンチ）をレジストで形成し
て、ドライエッチングで層間絶縁膜２および保護膜１を
除去する。その後、層間絶縁膜２へのＣｕ拡散を防止す
るためにＷＮ等のバリアメタル３を、スパッタまたはＣ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）装置によって保護膜１および層間絶縁膜２の全
面に成膜する（図４ａ）。
【００１７】Ｃｕ電解めっきでＣｕ成長を行うために、
バリアメタル３上の全面にＣｕシードを薄く形成し、電
解めっきでＣｕを成長させてＣｕ膜を溝の中に埋め込
み、その後に絶縁膜上の余剰Ｃｕ膜をＣＭＰ（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ：化学的機械的研磨）などを用いて除去する。その
際、層間絶縁膜２上のバリアメタル３も化学的機械的研
磨により除去する。これで第１層配線４の形成が完了す
る（図４ｂ）。
バリアメタル３上の全面にＣｕシードを薄く形成し、電
解めっきでＣｕを成長させてＣｕ膜を溝の中に埋め込
み、その後に絶縁膜上の余剰Ｃｕ膜をＣＭＰ（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ：化学的機械的研磨）などを用いて除去する。その
際、層間絶縁膜２上のバリアメタル３も化学的機械的研
磨により除去する。これで第１層配線４の形成が完了す
る（図４ｂ）。
【００１８】第１層配線４上にＳｉＣ等の膜であるキャ
ップ層５、キャップ層５の上にビアホール深さ分のＳｉ
ＯＣ等による層間絶縁膜６、層間絶縁膜６の上にＳｉＣ
等の膜であるキャップ層７、キャップ層７の上に配線厚
さ分のＳｉＯＣ等による層間絶縁膜８を積層する（図４
ｃ）。
ップ層５、キャップ層５の上にビアホール深さ分のＳｉ
ＯＣ等による層間絶縁膜６、層間絶縁膜６の上にＳｉＣ
等の膜であるキャップ層７、キャップ層７の上に配線厚
さ分のＳｉＯＣ等による層間絶縁膜８を積層する（図４
ｃ）。
【００１９】フォトリソグラフィでビアホール形状以外
の部分をレジストでパターニングし、ドライエッチング
でビアホール９を形成する。このとき、第１層配線４の
上に形成したキャップ層５は、エッチングにより除去せ
ずにおく（図４ｄ）。
の部分をレジストでパターニングし、ドライエッチング
でビアホール９を形成する。このとき、第１層配線４の
上に形成したキャップ層５は、エッチングにより除去せ
ずにおく（図４ｄ）。
【００２０】次に、フォトリソグラフィで配線形状以外
の部分をレジストでパターニングし、ドライエッチング
を行って、層間絶縁膜８内にビアホール９とトレンチ１
０（図中矢印領域）が形成される。このとき、ビアホー
ル９はすでに底まで削り込まれているが、第１層配線４
上に形成されているキャップ層５によってビアホール９
の底が保護されている。その後、ビアホール９の底部に
あるキャップ層５とトレンチ１０の周りに残っているキ
ャップ層７をエッチングで除去し、ビアホール９底部に
第１配線層４のＣｕがビアホール９に露出した状態の構
造が形成される（図４ｅ）。
の部分をレジストでパターニングし、ドライエッチング
を行って、層間絶縁膜８内にビアホール９とトレンチ１
０（図中矢印領域）が形成される。このとき、ビアホー
ル９はすでに底まで削り込まれているが、第１層配線４
上に形成されているキャップ層５によってビアホール９
の底が保護されている。その後、ビアホール９の底部に
あるキャップ層５とトレンチ１０の周りに残っているキ
ャップ層７をエッチングで除去し、ビアホール９底部に
第１配線層４のＣｕがビアホール９に露出した状態の構
造が形成される（図４ｅ）。
【００２１】上述した図４ｄから図４ｅでは、ビアホー
ル９の形成をトレンチ１０の形成よりも先に行う場合を
示したが、トレンチ１０の形成をした後にビアホール９
を形成する手順により構造を形成しても構わない。その
後、層間絶縁膜８上と、ビアホール９およびトレンチ１
０の側壁部分にスパッタやＣＶＤ装置でＷＮ等のバリア
メタル１１を形成する。
ル９の形成をトレンチ１０の形成よりも先に行う場合を
示したが、トレンチ１０の形成をした後にビアホール９
を形成する手順により構造を形成しても構わない。その
後、層間絶縁膜８上と、ビアホール９およびトレンチ１
０の側壁部分にスパッタやＣＶＤ装置でＷＮ等のバリア
メタル１１を形成する。
【００２２】このとき、ビアホール１１底部には第１配
線層４のＣｕが露出しており、ビアホール９側壁部には
層間絶縁膜６，８やキャップ層５，７などの絶縁材料が
露出している。層間絶縁膜６，８やキャップ層５，７な
どの絶縁膜上とＣｕとでは、ＣＶＤによる成膜の際にガ
ス吸着及び解離確率が異なるので、第１配線層４のＣｕ
上にバリアメタル１１であるＷＮの成膜が始まるまでの
時間ｔ１が、層間絶縁膜６，８やキャップ層５，７など
の絶縁膜上全面にＷＮの成膜が始まるまでの時間ｔ２よ
りも遅い条件で成膜を行う。特に、ｔ１時間までに、層
間絶縁膜６，８やキャップ層５，７などの絶縁膜上には
ＷＮが３０Å以上成膜されている条件とする。その結
果、ビアホール９底部の第１配線層４であるＣｕ上には
ＷＮは成膜されず、それ以外のビアホール９側壁部分の
層間絶縁膜６，８やキャップ層５，７などの絶縁膜には
３０Å以上のＷＮ膜が成膜される（図４ｆ）。
線層４のＣｕが露出しており、ビアホール９側壁部には
層間絶縁膜６，８やキャップ層５，７などの絶縁材料が
露出している。層間絶縁膜６，８やキャップ層５，７な
どの絶縁膜上とＣｕとでは、ＣＶＤによる成膜の際にガ
ス吸着及び解離確率が異なるので、第１配線層４のＣｕ
上にバリアメタル１１であるＷＮの成膜が始まるまでの
時間ｔ１が、層間絶縁膜６，８やキャップ層５，７など
の絶縁膜上全面にＷＮの成膜が始まるまでの時間ｔ２よ
りも遅い条件で成膜を行う。特に、ｔ１時間までに、層
間絶縁膜６，８やキャップ層５，７などの絶縁膜上には
ＷＮが３０Å以上成膜されている条件とする。その結
果、ビアホール９底部の第１配線層４であるＣｕ上には
ＷＮは成膜されず、それ以外のビアホール９側壁部分の
層間絶縁膜６，８やキャップ層５，７などの絶縁膜には
３０Å以上のＷＮ膜が成膜される（図４ｆ）。
【００２３】その後、Ｃｕを電解めっき成長させるため
のＣｕシードをバリアメタル１１の上にＰＶＤ（Ｐｈｙ
ｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によ
り形成し、Ｃｕ電解めっき装置を用いてビアホール９お
よびトレンチ１０内部でＣｕを成長させて、ビアホール
９にＣｕを埋め込んでビアプラグ１４を形成すると同時
に、トレンチ１０にＣｕを埋め込んで第２配線層１２を
形成する。層間絶縁膜８上に成長した余分なＣｕとバリ
アメタル１１を化学的機械的研磨により除去し、平坦化
すると本願発明の半導体素子が形成される（図４ｇ）。
これにより、第１配線層４および第２配線層１２および
ビアプラグ１４のＣｕが、バリアメタル１１によって遮
断されておらず、結晶が連続した状態でＣｕの接合がな
されている構造の半導体素子が得られた。以下、同様の
プロセスを繰り返すことによりＣｕ多層配線が完了す
る。
のＣｕシードをバリアメタル１１の上にＰＶＤ（Ｐｈｙ
ｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によ
り形成し、Ｃｕ電解めっき装置を用いてビアホール９お
よびトレンチ１０内部でＣｕを成長させて、ビアホール
９にＣｕを埋め込んでビアプラグ１４を形成すると同時
に、トレンチ１０にＣｕを埋め込んで第２配線層１２を
形成する。層間絶縁膜８上に成長した余分なＣｕとバリ
アメタル１１を化学的機械的研磨により除去し、平坦化
すると本願発明の半導体素子が形成される（図４ｇ）。
これにより、第１配線層４および第２配線層１２および
ビアプラグ１４のＣｕが、バリアメタル１１によって遮
断されておらず、結晶が連続した状態でＣｕの接合がな
されている構造の半導体素子が得られた。以下、同様の
プロセスを繰り返すことによりＣｕ多層配線が完了す
る。
【００２４】上記の説明では、Ｃｕ配線のバリアメタル
３，１１をＷＮ膜としているが、層間絶縁膜２，６，８
へのＣｕの拡散を防止するための材質であればよく、Ｔ
ａ、ＴａＮ、Ｗ、ＷＳｉＮ、Ｔｉ、ＴｉＮ及びＴｉＳｉ
Ｎ等でも構わない。また、層間絶縁膜２，６，８をＳｉ
ＯＣとしているが、ＳｉＯ２膜、ＳｉＯＦ膜、有機化合
物膜など絶縁材料膜ならば膜種は問わない。また、キャ
ップ層５，７をＳｉＣとしているが、ＳｉＮで形成して
もよい。
３，１１をＷＮ膜としているが、層間絶縁膜２，６，８
へのＣｕの拡散を防止するための材質であればよく、Ｔ
ａ、ＴａＮ、Ｗ、ＷＳｉＮ、Ｔｉ、ＴｉＮ及びＴｉＳｉ
Ｎ等でも構わない。また、層間絶縁膜２，６，８をＳｉ
ＯＣとしているが、ＳｉＯ２膜、ＳｉＯＦ膜、有機化合
物膜など絶縁材料膜ならば膜種は問わない。また、キャ
ップ層５，７をＳｉＣとしているが、ＳｉＮで形成して
もよい。
【００２５】上記半導体素子製造の一実施例として、バ
リアメタル１１としてのＷＮの成膜をＣＶＤ装置を用い
て、プロセス圧力：４０Ｐａ、プロセスガス：ＷＦ６＝
７ｓｃｃｍ、ＳｉＨ４＝４０ｓｃｃｍ、ＮＨ３＝１１ｓ
ｃｃｍ、Ａｒ＝１００ｓｃｃｍ、基板加熱温度：３８０
℃で行い、ビアホール９側壁部に露出していた層間絶縁
膜６，８やキャップ層５，７などの絶縁膜上に、膜厚１
００ÅのＷＮを成膜することができた。
リアメタル１１としてのＷＮの成膜をＣＶＤ装置を用い
て、プロセス圧力：４０Ｐａ、プロセスガス：ＷＦ６＝
７ｓｃｃｍ、ＳｉＨ４＝４０ｓｃｃｍ、ＮＨ３＝１１ｓ
ｃｃｍ、Ａｒ＝１００ｓｃｃｍ、基板加熱温度：３８０
℃で行い、ビアホール９側壁部に露出していた層間絶縁
膜６，８やキャップ層５，７などの絶縁膜上に、膜厚１
００ÅのＷＮを成膜することができた。
【００２６】また、ＰＶＤによるＣｕ成膜を、ＤＣパワ
ー：１２ｋＷ、圧力：０．１Ｐａ、成膜温度：−２０℃
で行い膜厚１５０ｎｍのＣｕを得た。また、電解めっき
によるＣｕ埋め込みを、硫酸銅系Ｃｕ電解めっき液（Ｅ
ＥＪＡ製：ＭｉｃｒｏｆａｂＣｕ ２０００ シリーズ
（商品名））を用いて、めっき電流値：２．８３Ａ、め
っき液温度：１８℃で行い、膜厚１．５μｍのＣｕを得
た。また、層間絶縁膜８上に成長したＣｕとバリアメタ
ル１１の化学的機械的研磨による研磨を、研磨圧力：１
００ｇ／ｃｍ２、回転数：３０ｒｐｍ、回転パッド：不
織布と独立発泡体の積層、スラリー：Ｈ２Ｏ２を添加し
たアルミナ含有スラリー、スラリー流量：１００ｃｃ／
ｍｉｎ、温度：２５〜３０℃の条件で行った。
ー：１２ｋＷ、圧力：０．１Ｐａ、成膜温度：−２０℃
で行い膜厚１５０ｎｍのＣｕを得た。また、電解めっき
によるＣｕ埋め込みを、硫酸銅系Ｃｕ電解めっき液（Ｅ
ＥＪＡ製：ＭｉｃｒｏｆａｂＣｕ ２０００ シリーズ
（商品名））を用いて、めっき電流値：２．８３Ａ、め
っき液温度：１８℃で行い、膜厚１．５μｍのＣｕを得
た。また、層間絶縁膜８上に成長したＣｕとバリアメタ
ル１１の化学的機械的研磨による研磨を、研磨圧力：１
００ｇ／ｃｍ２、回転数：３０ｒｐｍ、回転パッド：不
織布と独立発泡体の積層、スラリー：Ｈ２Ｏ２を添加し
たアルミナ含有スラリー、スラリー流量：１００ｃｃ／
ｍｉｎ、温度：２５〜３０℃の条件で行った。
【００２７】次に、本発明を適用したデュアルダマシン
構造の半導体素子およびその製造方法の変形例について
説明する。図５は本願発明の半導体素子を模式的に示し
た図であり、半導体素子基板に保護膜１，層間絶縁膜
２，キャップ層５，層間絶縁膜６，キャップ層７および
層間絶縁膜８が積層され、層間絶縁膜２に形成された第
１配線層４と層間絶縁膜８に形成された第２配線層１２
がビアプラグ１４によって電気的に接続されている。ま
た、第１配線層４，第２配線層１２，ビアプラグ１４は
Ｃｕで形成されており、層間絶縁膜２，層間絶縁膜６，
層間絶縁膜８とＣｕの間には、Ｃｕの拡散を防止するた
めの拡散バリア層１５が形成されている。第１配線層４
とビアプラグ１４との間には拡散バリア層１５が存在し
ないため、第１配線層４と第２配線層１２とビアプラグ
１４を形成しているＣｕは直接接続している。
構造の半導体素子およびその製造方法の変形例について
説明する。図５は本願発明の半導体素子を模式的に示し
た図であり、半導体素子基板に保護膜１，層間絶縁膜
２，キャップ層５，層間絶縁膜６，キャップ層７および
層間絶縁膜８が積層され、層間絶縁膜２に形成された第
１配線層４と層間絶縁膜８に形成された第２配線層１２
がビアプラグ１４によって電気的に接続されている。ま
た、第１配線層４，第２配線層１２，ビアプラグ１４は
Ｃｕで形成されており、層間絶縁膜２，層間絶縁膜６，
層間絶縁膜８とＣｕの間には、Ｃｕの拡散を防止するた
めの拡散バリア層１５が形成されている。第１配線層４
とビアプラグ１４との間には拡散バリア層１５が存在し
ないため、第１配線層４と第２配線層１２とビアプラグ
１４を形成しているＣｕは直接接続している。
【００２８】上述した本願発明の半導体素子では、図２
に示した例と同様に、第１配線層４および第２配線層１
２およびビアプラグ１４のＣｕが、拡散バリア層１５に
よって遮断されておらず、結晶がグレイン成長して結晶
が連続した状態でＣｕの接合がなされている構造であ
り、ビアホール９底部に拡散バリア層１５が無い。その
ため、第２配線層１２からビアプラグ１４を通って第１
配線層４に電子ｅ−が流れ出す場合、エレクトロマイグ
レーションによってＣｕ原子が移動したとしても、Ｃｕ
の結晶が連続した状態であるためにＣｕ原子の不連続発
生が抑制されて、ビアプラグ１４のＣｕと第１配線層４
のＣｕ接合部分においてボイドが発生することが無くな
り、エレクトロマイグレーション耐性が向上する。ま
た、ビアホール９底部に拡散バリア層１５が存在しない
ことによって、ビア抵抗の増大を抑制することができ
る。
に示した例と同様に、第１配線層４および第２配線層１
２およびビアプラグ１４のＣｕが、拡散バリア層１５に
よって遮断されておらず、結晶がグレイン成長して結晶
が連続した状態でＣｕの接合がなされている構造であ
り、ビアホール９底部に拡散バリア層１５が無い。その
ため、第２配線層１２からビアプラグ１４を通って第１
配線層４に電子ｅ−が流れ出す場合、エレクトロマイグ
レーションによってＣｕ原子が移動したとしても、Ｃｕ
の結晶が連続した状態であるためにＣｕ原子の不連続発
生が抑制されて、ビアプラグ１４のＣｕと第１配線層４
のＣｕ接合部分においてボイドが発生することが無くな
り、エレクトロマイグレーション耐性が向上する。ま
た、ビアホール９底部に拡散バリア層１５が存在しない
ことによって、ビア抵抗の増大を抑制することができ
る。
【００２９】またビアホール９底部に拡散バリア層１５
が完全に無いほうが望ましいが、ビアプラグ１４と第１
配線層４との間でＣｕ原子移動できるように、部分的に
ビアプラグ１４のＣｕと第１配線層４のＣｕとが接合さ
れている状態となるように、図３に示した例と同様に第
１配線層４とビアプラグ１４との間に部分的に拡散バリ
ア層１５が形成されていてもよい。つまり、第１配線層
４とビアプラグ１４との間でＣｕ原子の移動がおこる状
態を確保していることで、ビアプラグ１４と第１配線層
４のＣｕ接合部分においてボイドが発生することを抑制
できる。
が完全に無いほうが望ましいが、ビアプラグ１４と第１
配線層４との間でＣｕ原子移動できるように、部分的に
ビアプラグ１４のＣｕと第１配線層４のＣｕとが接合さ
れている状態となるように、図３に示した例と同様に第
１配線層４とビアプラグ１４との間に部分的に拡散バリ
ア層１５が形成されていてもよい。つまり、第１配線層
４とビアプラグ１４との間でＣｕ原子の移動がおこる状
態を確保していることで、ビアプラグ１４と第１配線層
４のＣｕ接合部分においてボイドが発生することを抑制
できる。
【００３０】図６は本願発明のデュアルダマシン構造の
半導体素子を製造する工程を示したものである。半導体
素子基板上にトランジスタとのコンタクトホール形成が
終了したのち、Ｃｕの拡散を防止するためにＳｉＮ等で
保護膜１を形成し、保護膜１の上にＳｉＯＣ等の層間絶
縁膜２を積層し、層間絶縁膜２上にフォトリソグラフィ
で配線パターンの溝（トレンチ）をレジストで形成し
て、ドライエッチングで層間絶縁膜２および保護膜１を
除去する。その後、層間絶縁膜２へのＣｕ拡散を防止す
るためにＴａＮ等のバリアメタル３を、スパッタまたは
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）装置によって保護膜１および層間絶縁膜２の
全面に成膜する（図６ａ）。
半導体素子を製造する工程を示したものである。半導体
素子基板上にトランジスタとのコンタクトホール形成が
終了したのち、Ｃｕの拡散を防止するためにＳｉＮ等で
保護膜１を形成し、保護膜１の上にＳｉＯＣ等の層間絶
縁膜２を積層し、層間絶縁膜２上にフォトリソグラフィ
で配線パターンの溝（トレンチ）をレジストで形成し
て、ドライエッチングで層間絶縁膜２および保護膜１を
除去する。その後、層間絶縁膜２へのＣｕ拡散を防止す
るためにＴａＮ等のバリアメタル３を、スパッタまたは
ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）装置によって保護膜１および層間絶縁膜２の
全面に成膜する（図６ａ）。
【００３１】Ｃｕ電解めっきでＣｕ成長を行うために、
バリアメタル３上の全面にＣｕシードを薄く形成し、電
解めっきでＣｕを成長させてＣｕ膜を溝の中に埋め込
み、その後に絶縁膜上の余剰Ｃｕ膜をＣＭＰ（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ：化学的機械的研磨）などを用いて除去する。その
際、層間絶縁膜２上のバリアメタル３も化学的機械的研
磨により除去する。これで第１層配線４の形成が完了す
る（図６ｂ）。
バリアメタル３上の全面にＣｕシードを薄く形成し、電
解めっきでＣｕを成長させてＣｕ膜を溝の中に埋め込
み、その後に絶縁膜上の余剰Ｃｕ膜をＣＭＰ（Ｃｈｅｍ
ｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ：化学的機械的研磨）などを用いて除去する。その
際、層間絶縁膜２上のバリアメタル３も化学的機械的研
磨により除去する。これで第１層配線４の形成が完了す
る（図６ｂ）。
【００３２】第１層配線４上にＳｉＣ等の膜であるキャ
ップ層５、キャップ層５の上にビアホール深さ分のＳｉ
ＯＣ等による層間絶縁膜６、層間絶縁膜６の上にＳｉＣ
等の膜であるキャップ層７、キャップ層７の上に配線厚
さ分のＳｉＯＣ等による層間絶縁膜８を積層する（図６
ｃ）。
ップ層５、キャップ層５の上にビアホール深さ分のＳｉ
ＯＣ等による層間絶縁膜６、層間絶縁膜６の上にＳｉＣ
等の膜であるキャップ層７、キャップ層７の上に配線厚
さ分のＳｉＯＣ等による層間絶縁膜８を積層する（図６
ｃ）。
【００３３】フォトリソグラフィでビアホール形状以外
の部分をレジストでパターニングし、ドライエッチング
でビアホール９を形成する。このとき、第１層配線４の
上に形成したキャップ層５は、エッチングにより除去せ
ずにおく（図６ｄ）。
の部分をレジストでパターニングし、ドライエッチング
でビアホール９を形成する。このとき、第１層配線４の
上に形成したキャップ層５は、エッチングにより除去せ
ずにおく（図６ｄ）。
【００３４】次に、フォトリソグラフィで配線形状以外
の部分をレジストでパターニングし、ドライエッチング
を行って、層間絶縁膜８内にビアホール９とトレンチ１
０（図中矢印領域）が形成される。このとき、ビアホー
ル９はすでに底まで削り込まれているが、第１層配線４
上に形成されているキャップ層５によってビアホール９
の底が保護されている（図６ｅ）。
の部分をレジストでパターニングし、ドライエッチング
を行って、層間絶縁膜８内にビアホール９とトレンチ１
０（図中矢印領域）が形成される。このとき、ビアホー
ル９はすでに底まで削り込まれているが、第１層配線４
上に形成されているキャップ層５によってビアホール９
の底が保護されている（図６ｅ）。
【００３５】上述した図６ｄから図６ｅでは、ビアホー
ル９の形成をトレンチ１０の形成よりも先に行う場合を
示したが、トレンチ１０の形成をした後にビアホール９
を形成する手順により上述の構造を形成しても構わな
い。その後、ビアホール９底部に露出しているキャップ
層５および層間絶縁膜８上と、ビアホール９およびトレ
ンチ１０の側壁部分に、Ｃｕの拡散を防止するための拡
散バリア層１５をＮＨ３プラズマで窒化処理することで
形成する。ビアホール９およびトレンチ１０の側壁部分
の表面に、Ｃｕの拡散を防止する層を形成することが可
能であれば上記の方法に限らない。その後、ビアホール
９の底部にあるキャップ層５とトレンチ１０の周りに残
っているキャップ層７を除去し、ビアホール９底部に第
１配線層４のＣｕがビアホール９に露出した状態の構造
が形成される（図６ｆ）。
ル９の形成をトレンチ１０の形成よりも先に行う場合を
示したが、トレンチ１０の形成をした後にビアホール９
を形成する手順により上述の構造を形成しても構わな
い。その後、ビアホール９底部に露出しているキャップ
層５および層間絶縁膜８上と、ビアホール９およびトレ
ンチ１０の側壁部分に、Ｃｕの拡散を防止するための拡
散バリア層１５をＮＨ３プラズマで窒化処理することで
形成する。ビアホール９およびトレンチ１０の側壁部分
の表面に、Ｃｕの拡散を防止する層を形成することが可
能であれば上記の方法に限らない。その後、ビアホール
９の底部にあるキャップ層５とトレンチ１０の周りに残
っているキャップ層７を除去し、ビアホール９底部に第
１配線層４のＣｕがビアホール９に露出した状態の構造
が形成される（図６ｆ）。
【００３６】その後、Ｃｕを電解めっき成長させるため
のＣｕシードを拡散バリア層１５の上にＰＶＤ（Ｐｈｙ
ｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によ
り形成し、Ｃｕ電解めっき装置を用いてビアホール９お
よびトレンチ１０内部でＣｕを成長させて、ビアホール
９およびトレンチ１０にＣｕを埋め込む。このときバリ
アメタルを成膜していないため、トレンチ１０部分とビ
アホール９部分の埋め込み性が悪く、埋め込み不良１６
が生じたとしても構わない。（図６ｇ）。
のＣｕシードを拡散バリア層１５の上にＰＶＤ（Ｐｈｙ
ｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によ
り形成し、Ｃｕ電解めっき装置を用いてビアホール９お
よびトレンチ１０内部でＣｕを成長させて、ビアホール
９およびトレンチ１０にＣｕを埋め込む。このときバリ
アメタルを成膜していないため、トレンチ１０部分とビ
アホール９部分の埋め込み性が悪く、埋め込み不良１６
が生じたとしても構わない。（図６ｇ）。
【００３７】ビアホール９およびトレンチ１０にＣｕを
埋め込んだだけの状態では、先に述べたように、バリア
メタルを形成していないことに起因して、Ｃｕの埋め込
み不良１６が発生している可能性がある。そのため、半
導体素子基板に高圧力処理を施すことによって、埋め込
み不良１６をＣｕで充填して埋め込みを行う。高圧処理
を行うと、トレンチ１０側からＣｕが押し込まれる形
で、ビアホール９の底部の埋め込み不良１６部分にＣｕ
が充填され、埋め込み不良１６が消滅する。これによ
り、ビアホール９にＣｕを埋め込まれてビアプラグ１４
が形成され、トレンチ１０にＣｕが埋め込まれて第２配
線層１２が形成された。また高圧処理と同時に熱処理も
行われるため、第１配線層４のＣｕとビアプラグ１４の
Ｃｕが接触した状態でグレイン（結晶粒界）が成長する
ため、第１配線層４のＣｕとビアプラグ１４のＣｕが再
結晶化して、結晶的に連続したものになる。
埋め込んだだけの状態では、先に述べたように、バリア
メタルを形成していないことに起因して、Ｃｕの埋め込
み不良１６が発生している可能性がある。そのため、半
導体素子基板に高圧力処理を施すことによって、埋め込
み不良１６をＣｕで充填して埋め込みを行う。高圧処理
を行うと、トレンチ１０側からＣｕが押し込まれる形
で、ビアホール９の底部の埋め込み不良１６部分にＣｕ
が充填され、埋め込み不良１６が消滅する。これによ
り、ビアホール９にＣｕを埋め込まれてビアプラグ１４
が形成され、トレンチ１０にＣｕが埋め込まれて第２配
線層１２が形成された。また高圧処理と同時に熱処理も
行われるため、第１配線層４のＣｕとビアプラグ１４の
Ｃｕが接触した状態でグレイン（結晶粒界）が成長する
ため、第１配線層４のＣｕとビアプラグ１４のＣｕが再
結晶化して、結晶的に連続したものになる。
【００３８】その後、層間絶縁膜８上に成長した余分な
Ｃｕと拡散バリア層１５を化学的機械的研磨により除去
し、平坦化すると本願発明の半導体素子が形成される、
第１配線層４および第２配線層１２およびビアプラグ１
４のＣｕが、拡散バリア層１５によって遮断されておら
ず、結晶が連続した状態でＣｕの接合がなされている構
造の半導体素子が得られた（図６ｈ）。以下、同様のプ
ロセスを繰り返すことによりＣｕ多層配線が完了する。
Ｃｕと拡散バリア層１５を化学的機械的研磨により除去
し、平坦化すると本願発明の半導体素子が形成される、
第１配線層４および第２配線層１２およびビアプラグ１
４のＣｕが、拡散バリア層１５によって遮断されておら
ず、結晶が連続した状態でＣｕの接合がなされている構
造の半導体素子が得られた（図６ｈ）。以下、同様のプ
ロセスを繰り返すことによりＣｕ多層配線が完了する。
【００３９】上記の説明では、Ｃｕ配線のバリアメタル
３をＴａＮ膜としているが、層間絶縁膜２，６，８への
Ｃｕの拡散を防止するための材質であればよく、Ｔａ、
Ｗ、ＷＳｉＮ、Ｔｉ、ＴｉＮ及びＴｉＳｉＮ等でも構わ
ない。また、層間絶縁膜２，６，８をＳｉＯＣとしてい
るが、ＳｉＯ２膜、ＳｉＯＦ膜、有機化合物膜など絶縁
材料膜ならば膜種は問わない。また、キャップ層５，７
をＳｉＣとしているが、ＳｉＮで形成してもよい。
３をＴａＮ膜としているが、層間絶縁膜２，６，８への
Ｃｕの拡散を防止するための材質であればよく、Ｔａ、
Ｗ、ＷＳｉＮ、Ｔｉ、ＴｉＮ及びＴｉＳｉＮ等でも構わ
ない。また、層間絶縁膜２，６，８をＳｉＯＣとしてい
るが、ＳｉＯ２膜、ＳｉＯＦ膜、有機化合物膜など絶縁
材料膜ならば膜種は問わない。また、キャップ層５，７
をＳｉＣとしているが、ＳｉＮで形成してもよい。
【００４０】上記半導体素子の製造の一実施例として、
ＴａＮを成膜する際のスパッタを、ＤＣパワー：１５ｋ
Ｗ、プロセス圧力：０．１Ｐａ、プロセスガス：Ａｒ＝
１０ｓｃｃｍ、Ｎ２＝２０ｓｃｃｍ、基板加熱温度：２
００度で行い、膜厚２００ÅのＴａＮを得た。また、Ｐ
ＶＤによるＣｕ成膜を、ＤＣパワー：１２ｋＷ、圧力：
０．１Ｐａ、成膜温度：−２０℃で行い、膜厚１５０ｎ
ｍのＣｕを得た。また、電解めっきによるＣｕ埋め込み
を、硫酸銅系Ｃｕ電解めっき液（ＥＥＪＡ製：Ｍｉｃｒ
ｏｆａｂ Ｃｕ ２０００ シリーズ（商品名））を用
いて、めっき電流値：２．８３Ａ、めっき液温度：１８
℃で行い、膜厚１．５μｍのＣｕを得た。
ＴａＮを成膜する際のスパッタを、ＤＣパワー：１５ｋ
Ｗ、プロセス圧力：０．１Ｐａ、プロセスガス：Ａｒ＝
１０ｓｃｃｍ、Ｎ２＝２０ｓｃｃｍ、基板加熱温度：２
００度で行い、膜厚２００ÅのＴａＮを得た。また、Ｐ
ＶＤによるＣｕ成膜を、ＤＣパワー：１２ｋＷ、圧力：
０．１Ｐａ、成膜温度：−２０℃で行い、膜厚１５０ｎ
ｍのＣｕを得た。また、電解めっきによるＣｕ埋め込み
を、硫酸銅系Ｃｕ電解めっき液（ＥＥＪＡ製：Ｍｉｃｒ
ｏｆａｂ Ｃｕ ２０００ シリーズ（商品名））を用
いて、めっき電流値：２．８３Ａ、めっき液温度：１８
℃で行い、膜厚１．５μｍのＣｕを得た。
【００４１】また、半導体素子基板に高圧処理および熱
処理を、圧力：１５０Ｐａ、温度：４００℃、処理時
間：６０分の条件で高圧処理を行って、埋め込み不良を
消滅させ、Ｃｕのグレイン成長を行った。また、層間絶
縁膜８上に成長したＣｕとバリアメタル１１の化学的機
械的研磨による研磨を、研磨圧力：１００ｇ／ｃｍ２、
回転数：３０ｒｐｍ、回転パッド：不織布と独立発泡体
の積層、スラリー：Ｈ２Ｏ２を添加したアルミナ含有ス
ラリー、スラリー流量：１００ｃｃ／ｍｉｎ、温度：２
５〜３０℃の条件で行った。
処理を、圧力：１５０Ｐａ、温度：４００℃、処理時
間：６０分の条件で高圧処理を行って、埋め込み不良を
消滅させ、Ｃｕのグレイン成長を行った。また、層間絶
縁膜８上に成長したＣｕとバリアメタル１１の化学的機
械的研磨による研磨を、研磨圧力：１００ｇ／ｃｍ２、
回転数：３０ｒｐｍ、回転パッド：不織布と独立発泡体
の積層、スラリー：Ｈ２Ｏ２を添加したアルミナ含有ス
ラリー、スラリー流量：１００ｃｃ／ｍｉｎ、温度：２
５〜３０℃の条件で行った。
【００４２】
【発明の効果】本発明の半導体素子によって、ビアホー
ル底部に異種金属であるバリアメタルが無い、もしくは
バリアメタルが存在したとしても、Ｃｕ原子が上層の配
線層から下層の配線層まで動くことができる。このた
め、下層配線とビアプラグの界面にボイドが発生しにく
く、エレクトロマイグレーション耐性を向上させること
が可能となり、高信頼性のＣｕ配線構造を実現できる。
また同時に、Ｃｕと比較して抵抗が大きいバリアメタル
がビアプラグと配線層との間に無いので、ビア抵抗を低
減することが可能になる。
ル底部に異種金属であるバリアメタルが無い、もしくは
バリアメタルが存在したとしても、Ｃｕ原子が上層の配
線層から下層の配線層まで動くことができる。このた
め、下層配線とビアプラグの界面にボイドが発生しにく
く、エレクトロマイグレーション耐性を向上させること
が可能となり、高信頼性のＣｕ配線構造を実現できる。
また同時に、Ｃｕと比較して抵抗が大きいバリアメタル
がビアプラグと配線層との間に無いので、ビア抵抗を低
減することが可能になる。
【００４３】本発明の半導体素子の製造方法は、層間絶
縁膜のみにバリアメタル膜を成膜し、かつ同時にビアホ
ール底部のＣｕにはバリアメタルを成膜しないことを特
徴としているので、従来のＣｕ配線デュアルダマシン法
と比較して、工程数を増加させること無く高信頼性かつ
低抵抗のＣｕ配線構造を実現することができる。
縁膜のみにバリアメタル膜を成膜し、かつ同時にビアホ
ール底部のＣｕにはバリアメタルを成膜しないことを特
徴としているので、従来のＣｕ配線デュアルダマシン法
と比較して、工程数を増加させること無く高信頼性かつ
低抵抗のＣｕ配線構造を実現することができる。
【００４４】また、ビアホールとトレンチの側壁部分を
窒化処理して拡散バリア層を形成し、高圧処理によって
ビアホールとトレンチへＣｕ埋め込みを行ってビアプラ
グと上層配線を形成することで、下層配線とビアプラグ
のＣｕがグレイン（結晶粒界）が成長して結晶的に連続
になり、ボイドの発生を抑制することができる。また、
層間絶縁膜上のメタル膜を除去する工程において、Ｃｕ
膜の除去のみを行うために、化学的機械的研磨等の工程
が容易になることも期待できる。
窒化処理して拡散バリア層を形成し、高圧処理によって
ビアホールとトレンチへＣｕ埋め込みを行ってビアプラ
グと上層配線を形成することで、下層配線とビアプラグ
のＣｕがグレイン（結晶粒界）が成長して結晶的に連続
になり、ボイドの発生を抑制することができる。また、
層間絶縁膜上のメタル膜を除去する工程において、Ｃｕ
膜の除去のみを行うために、化学的機械的研磨等の工程
が容易になることも期待できる。
【図１】本願発明の多層配線構造の半導体素子を模式的
に示す断面図である。
に示す断面図である。
【図２】本願発明の多層配線構造の半導体素子に電流を
流した場合を模式的に示す断面図である。
流した場合を模式的に示す断面図である。
【図３】ビアプラグと第１配線層間でのＣｕ原子の動き
を模式的に示す断面図である。
を模式的に示す断面図である。
【図４】本願発明の多層配線構造の半導体素子を製造す
る工程断面図である。
る工程断面図である。
【図５】本願発明の多層配線構造の半導体素子の変形例
を示す断面図である。
を示す断面図である。
【図６】多層配線構造の半導体素子を製造する変形例の
工程断面図である。
工程断面図である。
【図７】従来のデュアルダマシン構造による半導体素子
とボイドの発生を示す断面図である。
とボイドの発生を示す断面図である。
１ 保護膜
２、６、８ 層間絶縁膜
３、１１ バリアメタル
４ 第１層配線
５、７ キャップ層
９ ビアホール
１０ トレンチ
１２ 第２配線層
１３ ボイド
１４ ビアプラグ
１５ 拡散バリア層
１６ 埋め込み不良
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 高橋 新吾
東京都品川区北品川６丁目７番35号 ソニ
ー株式会社内
(72)発明者 堀越 浩
東京都品川区北品川６丁目７番35号 ソニ
ー株式会社内
Ｆターム(参考） 5F033 HH11 HH18 HH19 HH21 HH27
HH28 HH32 HH33 HH34 JJ11
JJ18 JJ19 JJ21 JJ27 JJ28
JJ32 JJ33 JJ34 KK11 KK18
KK19 KK21 KK27 KK28 KK32
KK33 KK34 MM02 MM12 MM13
NN05 NN06 NN07 PP03 PP06
PP14 PP27 QQ09 QQ10 QQ37
QQ48 QQ50 QQ73 QQ86 RR01
RR04 RR06 RR11 RR21 TT02
XX01 XX05 XX09
Claims (18)
- 【請求項１】 半導体素子基板上に層間絶縁膜が積層さ
れ、前記層間絶縁膜に形成された溝に配線金属が埋め込
まれることによって第１配線層および第２配線層が形成
され、前記第１配線層と前記第２配線層とが、ビアホー
ルを前記配線金属で埋めたビアプラグによって電気的に
接続されてなる半導体素子であって、 前記第１配線層および前記第２配線層および前記ビアプ
ラグと、前記層間絶縁膜との間には、前記配線金属の拡
散を抑制する拡散バリア層が形成され、 前記第１配線と前記ビアプラグとの間で、前記配線金属
の原子が移動可能であることを特徴とする半導体素子。 - 【請求項２】 前記第１配線層と前記ビアプラグとで、
前記配線金属が直接接触していることを特徴する請求項
１記載の半導体素子。 - 【請求項３】 前記第１配線層と前記ビアプラグとの間
に、部分的に拡散バリア層が形成されていることを特徴
とする請求項１記載の半導体素子。 - 【請求項４】 前記第１配線層と前記ビアプラグの境界
部分の前記配線金属は、結晶粒界が成長して結晶的に連
続となっていることを特徴とする請求項１記載の半導体
素子。 - 【請求項５】 前記拡散バリア層は、Ｔａ、ＴａＮ、
Ｗ、ＷＮ、ＷＳｉＮ、Ｔｉ、ＴｉＮ、及びＴｉＳｉＮか
ら選ばれる１種以上の材料を成膜したものであることを
特徴とする請求項１記載の半導体素子。 - 【請求項６】 前記拡散バリア層は、前記ビアホールお
よび前記溝の側壁部分を、窒化処理したものであること
を特徴とする請求項１記載の半導体素子。 - 【請求項７】 前記配線金属は、Ｃｕを含むことを特徴
とする請求項１記載の半導体素子。 - 【請求項８】 半導体素子基板上に層間絶縁膜を積層
し、前記層間絶縁膜にビアホールおよび第２配線層用の
溝および第１配線層用の溝を形成し、前記第１配線層用
の溝に配線金属を埋め込むことによって第１配線層を形
成した後に、 前記ビアホールおよび前記第２配線層用の溝の側壁部分
にのみ、拡散バリア層を選択的に形成し、 前記ビアホールおよび前記第２配線層用の溝に前記配線
金属を埋め込むことを特徴とする半導体素子の製造方
法。 - 【請求項９】 前記拡散バリア層の選択的な形成はバリ
アメタルを成膜することにより行い、 前記ビアホール底部の第１配線上に前記バリアメタルの
成膜が始まる以前に、 前記ビアホールおよび前記第２配線層用の溝の側壁部へ
のバリアメタルの成膜が終了することを特徴とする請求
項８記載の半導体素子の製造方法。 - 【請求項１０】 前記ビアホール底部の第１配線上に前
記バリアメタルの成膜が始まる以前に、 前記ビアホールおよび前記第２配線層用の溝の側壁部に
成膜されるバリアメタルは、３０Å以上であることを特
徴とする請求項９記載の半導体素子の製造方法。 - 【請求項１１】 前記バリアメタルの成膜は、化学気相
成長法または物理気相成長法により行われることを特徴
とする請求項９記載の半導体素子の製造方法。 - 【請求項１２】 前記バリアメタルは、Ｔａ、ＴａＮ、
Ｗ、ＷＮ、ＷＳｉＮ、Ｔｉ、ＴｉＮ、及びＴｉＳｉＮか
ら選ばれる１種以上の材料であることを特徴とする請求
項９記載の半導体素子の製造方法。 - 【請求項１３】 前記ビアホールおよび前記第２配線層
用の溝への前記配線金属の埋め込みは、前記バリアメタ
ル上に前記配線金属を電解めっきすることで行うことを
特徴とする請求項９記載の半導体素子の製造方法。 - 【請求項１４】 前記ビアホールおよび前記第２配線層
用の溝への前記配線金属の埋め込みは、前記拡散バリア
層上に前記配線金属を電解めっきした後に、 前記第２配線層側から圧力を印加することで行われるこ
とを特徴とする請求項１３記載の半導体素子の製造方
法。 - 【請求項１５】 前記第２配線層側からの圧力印加と同
時に熱処理を行って、 前記ビアホールに埋め込まれた前記配線金属と、前記第
１配線層の前記配線金属の、 境界部分の結晶粒界を成長させることを特徴とする請求
項１４記載の半導体素子の製造方法。 - 【請求項１６】 前記拡散バリア層の選択的な形成は、
前記ビアホールおよび前記第２配線層用の溝の側壁部分
を窒化処理することにより行われることを特徴とする請
求項８記載の半導体素子の製造方法。 - 【請求項１７】 前記ビアホールおよび前記第２配線層
用の溝への前記配線金属の埋め込みを行った後、 化学的機械的研磨により前記層間絶縁膜上の前記配線金
属を除去することを特徴とする請求項８記載の半導体素
子の製造方法。 - 【請求項１８】 前記配線金属はＣｕを含むことを特徴
とする請求項８記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002039113A JP4122792B2 (ja) | 2002-02-15 | 2002-02-15 | 半導体素子の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002039113A JP4122792B2 (ja) | 2002-02-15 | 2002-02-15 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003243498A true JP2003243498A (ja) | 2003-08-29 |
| JP4122792B2 JP4122792B2 (ja) | 2008-07-23 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002039113A Expired - Fee Related JP4122792B2 (ja) | 2002-02-15 | 2002-02-15 | 半導体素子の製造方法 |
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| JP (1) | JP4122792B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009212180A (ja) * | 2008-03-03 | 2009-09-17 | Toshiba Corp | 三次元構造体の製造方法および三次元構造体 |
| US7974042B2 (en) | 2007-04-18 | 2011-07-05 | Tdk Corporation | Thin film device having lead conductor film |
| JP2011249483A (ja) * | 2010-05-25 | 2011-12-08 | Fujitsu Ltd | 配線回路基板及びその製造方法 |
| KR20160002391A (ko) * | 2014-06-30 | 2016-01-07 | 램 리써치 코포레이션 | 반도체 디바이스들의 금속 상호접속부들을 위한 유전체 배리어들의 선택적 형성 |
| KR20160048665A (ko) * | 2014-10-25 | 2016-05-04 | 램 리써치 코포레이션 | 선택적인 배리어 증착을 활용하는 인터레벨 도전체 사전-충진 |
| CN110970355A (zh) * | 2018-09-28 | 2020-04-07 | 台湾积体电路制造股份有限公司 | 镶嵌工艺中金属阻挡层的选择性沉积 |
| CN113380781A (zh) * | 2020-02-25 | 2021-09-10 | 铠侠股份有限公司 | 半导体装置及其制造方法 |
| US11837500B2 (en) | 2018-09-28 | 2023-12-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Selective deposition of metal barrier in damascene processes and the structures formed thereof |
-
2002
- 2002-02-15 JP JP2002039113A patent/JP4122792B2/ja not_active Expired - Fee Related
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| JP2009212180A (ja) * | 2008-03-03 | 2009-09-17 | Toshiba Corp | 三次元構造体の製造方法および三次元構造体 |
| JP2011249483A (ja) * | 2010-05-25 | 2011-12-08 | Fujitsu Ltd | 配線回路基板及びその製造方法 |
| KR20160002391A (ko) * | 2014-06-30 | 2016-01-07 | 램 리써치 코포레이션 | 반도체 디바이스들의 금속 상호접속부들을 위한 유전체 배리어들의 선택적 형성 |
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| KR20200037053A (ko) * | 2018-09-28 | 2020-04-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 다마신 프로세스에서의 금속 장벽의 선택적 성막 |
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| CN110970355B (zh) * | 2018-09-28 | 2022-06-28 | 台湾积体电路制造股份有限公司 | 镶嵌工艺中金属阻挡层的选择性沉积 |
| US11398406B2 (en) | 2018-09-28 | 2022-07-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Selective deposition of metal barrier in damascene processes |
| CN110970355A (zh) * | 2018-09-28 | 2020-04-07 | 台湾积体电路制造股份有限公司 | 镶嵌工艺中金属阻挡层的选择性沉积 |
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| JP2021136271A (ja) * | 2020-02-25 | 2021-09-13 | キオクシア株式会社 | 半導体装置およびその製造方法 |
| CN113380781A (zh) * | 2020-02-25 | 2021-09-10 | 铠侠股份有限公司 | 半导体装置及其制造方法 |
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