KR102331057B1 - 다마신 프로세스에서의 금속 장벽의 선택적 성막 - Google Patents

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Abstract

집적 회로 구조체를 형성하는 방법은, 도전성 피쳐 위에 에칭 스탑 층을 형성하는 단계; 상기 에칭 스탑 층 위에 유전체 층을 형성하는 단계; 상기 에칭 스탑 층을 드러내도록 상기 유전체 층에 개구부를 형성하는 단계; 및 억제제를 포함하는 에칭제를 사용하여 상기 개구부를 통해 상기 에칭 스탑 층을 에칭하는 단계를 포함한다. 상기 억제제를 포함하는 억제제 막은 상기 도전성 피쳐 상에 형성된다. 상기 방법은, 상기 개구부로 연장되는 도전 장벽 층을 성막하는 단계; 상기 도전 장벽 층이 성막된 후에, 상기 억제제 막을 제거하기 위한 처리를 수행하는 단계; 및 상기 개구부의 나머지 부분을 충전하기 위해 도전성 물질을 성막하는 단계를 더 포함한다.

Description

다마신 프로세스에서의 금속 장벽의 선택적 성막{SELECTIVE DEPOSITION OF METAL BARRIER IN DAMASCENE PROCESSES}
본 출원은 참조로 본 명세서에 포함되었으며, 발명의 명칭이 "Selective Deposition of Metal Barrier in Damascene Processes"이고 2018년 9월 28일에 출원된 미국 특허 가출원 No. 62/738,414의 이익을 주장한다.
집적 회로는 금속 라인 및 3차원 배선 구조체로서 작용하는 비아를 포함하는 상호 접속 구조체를 포함한다. 상호 접속 구조체의 기능은 조밀하게 패킹된 디바이스들을 적절히 함께 접속시키기 위한 것이다.
금속 라인과 비아는 상호 접속 구조체 내에 형성된다. 금속 라인과 비아는 통상적으로, 유전체 층 내에 트렌치 및 비아 개구부가 형성되는 다마신 프로세스에 의해 형성된다. 이어서 장벽 층이 성막되고, 트렌치와 비아 개구부를 구리로 충전하는 단계가 후속된다. CMP(Chemical Mechanical Polish) 프로세스 후에, 금속 라인의 상부 표면이 레벨링되어 금속 라인과 비아가 남는다.
집적 회로 구조체를 형성하는 방법은, 도전성 피쳐 위에 에칭 스탑 층을 형성하는 단계; 상기 에칭 스탑 층 위에 유전체 층을 형성하는 단계; 상기 에칭 스탑 층을 드러내도록 상기 유전체 층에 개구부를 형성하는 단계; 및 억제제를 포함하는 에칭제를 사용하여 상기 개구부를 통해 상기 에칭 스탑 층을 에칭하는 단계를 포함한다. 상기 억제제를 포함하는 억제제 막은 상기 도전성 피쳐 상에 형성된다. 상기 방법은, 상기 개구부로 연장되는 도전 장벽 층을 성막하는 단계; 상기 도전 장벽 층이 성막된 후에, 상기 억제제 막을 제거하기 위한 처리를 수행하는 단계; 및 상기 개구부의 나머지 부분을 충전하기 위해 도전성 물질을 성막하는 단계를 더 포함한다.
본 개시의 양태는 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 9는 일부 실시형태에 따른 금속 라인 및 비아의 형성에서의 중간 스테이지의 단면도들을 도시한다.
도 10은 일부 실시형태에 따른 BTA(Benzotriazole)의 화학적 구조를 도시한다.
도 11은 일부 실시형태에 따른 비스 트리아졸릴 인돌아민(Bis-triazolyl indoleamine)의 화학적 구조를 도시한다.
도 12는 일부 실시형태에 따른 비아 개구부의 바닥에서의 도전 장벽 층(conductive barrier layer)의 불연속 부분의 개략적 상면도를 도시한다.
도 13은 일부 실시형태에 따른 BTA 표면을 가진 물의 접촉각을 도시한다.
도 14는 일부 실시형태에 따른 그대로의(bare) 구리 표면과 물의 접촉각을 도시한다.
도 15는 일부 실시형태에 따른 복수의 형성 프로세스에 의해 형성된 비아의 저항 값을 나타내는 실험 결과를 도시한다.
도 16은 일부 실시형태에 따른 복수의 형성 프로세스에서 형성된 장벽 층의 성장 지연을 도시한다.
도 17은 일부 실시형태에 따른, 상이한 표면들 상의 (그리고 상이한 프로세스에 의해 형성된) 도전 장벽 층의 두께의 비교를 도시한다.
도 18은 일부 실시형태에 따른 금속 라인 및 비아를 형성하기 위한 프로세스 흐름을 도시한다.
이하의 설명은 본 개시의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래에 놓인", "밑에", "하부", "위에 놓인", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
다수의 실시형태에 따라 도전성 피쳐를 위한 도전 장벽 층을 선택적으로 형성하는 방법이 제공된다. 도전성 피쳐의 형성에서의 중간 스테이지가 일부 실시형태에 따라 도시된다. 일부 실시형태의 몇가지 변형이 논의된다. 다양한 도면과 예시적 실시형태를 통해, 유사한 도면부호가 유사한 엘리먼트를 표기하는데 사용된다. 본 개시의 일부 실시형태에 따르면, 도전성 피쳐의 형성은 개구부 내의 도전 장벽 층을 선택적으로 형성하는 단계, 금속 물질을 충전하는 단계, 및 평탄화를 수행하는 단계를 포함한다. 도전 장벽 층의 선택적 형성은, 매우 적은(존재한다면) 도전 장벽 층이 억제제 막을 상에 형성되는 것으로, 도전 장벽 층이 비아 개구부의 측벽 상에 선택적으로 성장되도록, 하부 금속 피쳐 상에 억제제 막을 형성하고, 억제제 막 상에 지연 성장이 달성된 도전 장벽 층을 성막하는 것을 통해 달성된다. 도전 장벽 층이 형성된 후에, 억제제 막을 제거하기 위한 처리가 수행된다. 이어서, 나머지 개구부는 구리와 같은 금속성 물질로 충전된다.
도 1 내지 도 9는, 본 개시의 일부 실시형태에 따른 비아의 형성에서의 중간 스테이지의 단면도들을 도시한다. 또한, 도 18에 도시된 바와 같은 프로세스 흐름(200)에 대응하는 프로세스들이 개략적으로 반영된다.
도 1은 패키지 콤포넌트(100)의 단면도를 도시한다. 본 개시의 일부 실시형태에 따르면, 패키지 콤포넌트(100)는, 트랜지스터 및/또는 다이오드와 같은 능동 디바이스, 및 가능한 한 커패시터, 인덕터, 저항기 등과 같은 수동 디바이스를 포함하는, 디바이스 웨이퍼(로직 디바이스 웨이퍼 등)이다. 본 개시의 대체 실시형태에 따르면, 패키지 콤포넌트(100)는 능동 디바이스 및/또는 수동 디바이스를 포함하거나 포함하지 않을 수 있는 인터포저 웨이퍼(interposer wafer)이다. 본 개시의 다른 대체 실시형태에 따르면, 패키지 콤포넌트(100)는, 내부에 코어(core)를 가진 패키지 기판 또는 코어리스(core-less) 패키지 기판을 포함할 수 있는, 패키지 기판 스트립(package substrate strip)이다. 후속 논의에서, 패키지 콤포넌트(100)의 실시예로서 디바이스 웨이퍼가 사용된다. 또한, 본 개시의 가르침은 인터포저 웨이퍼, 패키지 기판, 패키지 등에 적용될 수 있다.
본 개시의 일부 실시형태에 따르면, 예시적 웨이퍼(100)는 반도체 기판(20) 및 반도체 기판(20)의 상부 표면에 형성되는 피쳐(feature)를 포함한다. 반도체 기판(20)은 결정질 실리콘, 결정질 게르마늄, 실리콘 게르마늄, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등의 III-V족 화합물 반도체 등을 포함할 수 있다. 반도체 기판(20)은 SOI(Silicon-On-Insulator) 기판 또는 벌크 실리콘 기판이 될 수도 있다. 반도체 기판(2012) 내의 활성 영역을 격리하기 위해 반도체 기판(20) 내에 STI(Shallow Trench Isolation) 영역(미도시)이 형성될 수 있다. 도시되진 않았지만, 반도체 기판(20)으로 연장되도록 관통 비아가 형성될 수 있고, 관통 비아는 패키지 콤포넌트(100)의 양 측(opposite sides) 상의 피쳐들을 전기적으로 상호 연결하기 위해 사용된다.
본 개시의 일부 실시형태에 따르면, 디바이스 다이를 형성하기 위해 패키지 콤포넌트(100)가 사용된다. 이들 실시형태에서, 집적 회로(22)는 반도체 기판(20)의 상부 표면 상에 형성된다. 집적 회로 디바이스(22)의 실시예는, CMOS(Complementary Metal-Oxide Semiconductor) 트랜지스터, 저항기, 커패시터, 다이오드 등을 포함한다. 집적 회로 디바이스(22)의 세부사항은 여기에 도시되지 않는다. 대체 실시형태에 따르면, 인터포저(interposer)를 형성하기 위해 패키지 콤포넌트(100)가 사용된다. 이들 실시형태에 따르면, 기판(20)은 또한 유전체 기판이 될 수 있다.
유전체 층(24)이 도 1에 더 도시된다. 유전체 층(24)은 ILD(Inter-Layer Dielectric) 또는 IMD(Inter-Metal Dielectric)가 될 수 있다. 본 개시의 일부 실시형태에 따르면, 유전체 층(24)은, 콘택트 플러그가 형성된 ILD이다. 대응하는 유전체 층(24)은, PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass), BPSG(Boron-Doped Phospho Silicate Glass), FSG(Fluorine-Doped Silicate Glass), (TEOS(Tetra Ethyl Ortho Silicate)를 사용하여 형성된) 실리콘 산화물 층 등으로 형성될 수 있다. 유전체 층(24)은, 스핀 온 코팅, ALD(Atomic Layer deposition), FCVD(Flowable Chemical Vapor Deposition), CVD(Chemical Vapor Deposition), PECVD(Plasma-Enhanced Chemical Vapor Deposition), LPCVD(Low-Pressure Chemical Vapor Deposition) 등을 사용하여 형성될 수 있다.
본 개시의 일부 실시형태에 따르면, 유전체 층(24)은, 금속 라인 및/또는 비아가 형성된 IMD이다. 대응하는 유전체 층(24)은, 탄소 함유 로우 k 유전체 물질, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등으로 형성될 수 있다. 본 개시의 일부 실시형태에 따르면, 유전체 층(24)의 형성은, 포로겐 함유 유전체 물질을 성막하는 단계, 이어서 포로겐을 드라이브 아웃(drive out)하고 이에 따라 나머지 유전체 층(24)이 다공성이 되게 하기 위한 경화 프로세서를 수행하는 단계를 포함한다.
유전체 층(24) 내에 도전성 피쳐(30)가 형성된다. 도전성 피쳐(30)는 금속 라인, 도전성 비아, 콘택트 플러그 등이 될 수 있다. 일부 실시형태에 따르면, 도전성 피쳐(30)는, 확산 장벽 층(26) 및 확산 장벽 층(26) 위의 도전성 충전 물질(28)을 포함한다. 도전 장벽 층(26)은 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등의 도전성 물질로 형성될 수 있다. 도전성 영역(28)은, 구리, 구리 합금, 알루미늄 등으로 형성될 수 있다. 확산 장벽 층(26)은, 도전성 영역(28) 내의 물질이 유전체 층(24)으로 확산되는 것을 방지하는 기능을 갖는다. 본 개시의 일부 실시형태에 따르면, 도전성 피쳐(30)의 형성은 확산 장벽 층의 바닥 부분이 형성되지 않거나 격리된 아일랜드(island)를 포함하여 불연속으로 형성되도록 후술되는 바와 같은 방법을 채택할 수도 있다.
또한 도 1에 도시된 바와 같이, 에칭 스탑 층(32)이 유전체 층(24) 및 도전성 피쳐(30) 위에 형성된다. 각 프로세스는 도 18에 도시된 프로세스 플로우에서 프로세스(202)로서 도시된다. 에칭 스탑 층(32)은, 알루미늄 산화물, 알루미늄 질화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 탄질화물 등을 포함하지만, 이것에 한정되지 않는 유전체 물질로 형성된다. 에칭 스탑 층(32)은 상부 유전체 층(34)에 비해 높은 에칭 선택성을 갖는 물질로 형성되고, 이에 따라 에칭 스탑 층(32)은 유전체 층(34)의 에칭을 중단하는데 사용될 수 있다.
유전체 층(34)이 에칭 스탑 층(32) 위에 형성된다. 각 프로세스는 도 18에 도시된 프로세스 플로우에서 프로세스(204)로서 도시된다. 일부 실시형태에 따르면, 유전체 층(34)은 IMD 또는 ILD이다. 유전체 층(34)은 산화물, 질화물, 탄소 함유 유전체 물질 등의 유전체 물질을 포함할 수 있다. 예를 들어, 유전체 층(34)은, PSG, BSG, BPSG, FSG, TEOS 산화물, HSQ, MSQ 등으로 형성될 수 있다. 유전체 층(34)은 또한, 약 3.5보다 작거나 약 3.0보다 작은, 낮은 유전 상수 값을 가진 로우 k 유전체 층이 될 수 있다.
도 2 내지 도 8은, 일부 실시형태에 따른 금속 라인 및 비아를 형성하기 위한 프로세스를 도시한다. 도 2 내지 도 8에 도시된 실시예들은 듀얼 다마신 프로세스를 설명한다. 대체 실시형태에 따르면, 금속 라인, 비아, 콘택트 플러그 등이 형성되는 싱글 다마신 프로세스도 고려된다.
도 2 및 도 3에 도시된 바와 같이, 비아 개구부(42) 및 트렌치(44)가 에칭을 통해 형성된다. 각 프로세스는 도 18에 도시된 프로세스 플로우에서 프로세스(206)로서 도시된다. 비아 개구부(42) 및 트렌치(44)는, 예를 들어 포토리소그래피 기술을 사용하여 형성될 수 있다. 비아 개구부(42) 및 트렌치(44)의 형성 프로세스의 실시예에서, 도 2에 도시된 바와 같이, 금속 하드 마스크(37)가 첫번째로 형성되고 패터닝된다. 금속 하드 마스크(37)는 티타늄 질화물, 붕소 질화물 등으로 형성될 수 있다. 금속 하드 마스크(37)는 그 내부에 개구부(38)를 형성하기 위해 패터닝되고, 개구부(38)는 금속 라인을 형성하기 위해 충전될 트렌치의 패턴을 규정한다. 이어서, 포토 레지스트(40)가, 금속 하드 마스크(37) 상에 형성되고, 이어서 유전체 층(34)이 형성되는 개구부를 형성하기 위해, 패터닝된다. 이어서, 개구부(42)를 형성하기 위해 유전체 층(34)이 에칭된다. 본 개시의 일부 실시형태에 따르면, 유전체 층(34)의 에칭은 불소 및 탄소를 포함하는 프로세스 가스를 사용하여 수행되며, 여기서 불소는 에칭을 위해 사용되고, 탄소는 얻어진 개구부의 측벽을 보호하는 효과를 갖는다. 적절한 불소와 탄소 비(ratio)에 의해, 개구부(42)는 원하는 프로파일을 가질 수 있다. 예를 들어, 에칭을 위한 프로세스 가스는 C4F8, CH2F2, 및/또는 CF4 등의 불소와 탄소 함유 가스(들) 및 N2 등의 캐리어 가스(carrier gas)를 포함한다. 에칭 프로세스의 실시예에서, C4F8의 유량(flow rate)은 약 0 sccm 내지 약 50 sccm의 범위 내에 있고, CF4의 유량은 약 0 sccm 내지 약 300 sccm의 범위 내에 있고(넌제로 유량을 가진 적어도 하나의 C4F8을 가짐), N2의 유속은 약 0 sccm 내지 약 200 sccm의 범위 내에 있다. 대체 실시형태에 따르면, 에칭을 위한 프로세스 가스는, CH2F2와, N2 등의 캐리어 가스를 포함한다. 에칭 프로세스의 실시예에서, CH2F2의 유량은 약 10 sccm 내지 약 200 sccm의 범위 내에 있고, N2의 유량은 약 50 sccm 내지 약 100 sccm의 범위 내에 있다.
에칭 프로세스 중에, 패키지 콤포넌트(100)는 약 30℃ 내지 약 60℃ 범위의 온도로 유지될 수 있다. 에칭 프로세스에서, 플라즈마는 에칭 가스로부터 생성될 수 있다. 에칭을 위한 전원의 무선 주파수(RF) 전력은 약 700 Watt보다 낮을 수 있고, 프로세스 가스의 압력은 약 15 mTorr 내지 약 30 mTorr의 범위 내에 있다.
개구부(42)를 형성하기 위한 에칭은 시간 모드를 사용하여 수행될 수 있다. 에칭의 결과로서, 유전체 층(34)의 상부 표면과 하부 표면 사이의 중간 레벨로 연장되도록 개구부(42)가 형성된다. 이어서, 포토 레지스트(40)가 제거되고, 에칭 마스크로서 금속 하드 마스크(37)를 사용하여 유전체 층(34)의 추가 에칭이 후속된다. 이방성 에칭 프로세스인 에칭 프로세스에서, 에칭 스탑 층(32)이 노출될 때까지 개구부(42)가 아래로 연장된다. 개부구(42)가 아래로 연장됨과 동시에, 유전체 층(34)으로 연장되도록 트렌치(44)가 형성되고, 결과로 얻어진 구조가 도 3에 도시되어 있다. 얻어진 구조에서, 최종 개구부(42)는 트렌치(44) 아래 놓이고 트렌치944)에 접속되는 비아 개구부(42)로 지칭된다.
대체 실시형태에 따르면, 비아 개구부(42) 및 트렌치(44)는 개별 토포 리소그래피 프로세스에서 형성된다. 예를 들어, 제1 포토 리소그래피 프로세스에서, 비아 개구부(42)는 에칭 스탑 층(32)으로 아래로 연장되어 형성된다. 제2 리소그래피 프로세스에서, 트렌치(44)가 형성된다. 비아 개구부(42)와 트렌치(44)의 형성 순서는 반대가 될 수도 있다.
이어서, 도 4를 참조하면, 에칭 스탑 층(32)이 에칭 스루된다(etched-through). 각 프로세스는 도 18에 도시된 프로세스 플로우에서 프로세스(208)로서 도시된다. 에칭 스탑 층(32)의 에칭 스루가 습식 에칭을 포함하면, 각각의 프로세스는 습식 클린 프로세스(wet clean process)로 지칭될 수도 있다. 본 개시의 일부 실시형태에 따르면, 에칭 용액은 글리콜(glycol), 디메틸 설파이드(dimethyl sulfide), 아민(amine), H2O2 등을 포함한다. 글리콜은 계면활성제로 사용될 수 있고, 디메틸 설파이드는 용액으로 사용될 수 있고, 아민은 패키지 콤포넌트(100)의 표면 상의 원하지 않는 유기질을 제거하기 위해 사용될 수 있고, H2O2는 에칭 스탑 층(32)을 에칭하는데 사용될 수 있다.
상술한 화학 물질 이외에, 에칭 용액은 에칭 스탑 층(32)이 에칭 스루되면, 도전성 충전 물질(28)(구리 등)의 노출 부분이 바람직하지 않게 에칭되는 것을 방지하기 위해 사용되는 억제제를 포함할 수도 있다. 일부 실시형태에 따르면, 억제제는 BTA(benzotriazole)를 포함한다. 벤조 고리(benzo ring) 및 벤조 고리에 부착된 3개의 수소 원자를 포함하는 BTA의 화학 구조의 예가 도 10에 도시되어 있다. BTA의 화학식은 C6H5N3이다.
다른 실시형태에 따르면, 억제제는 다른 화학 물질로부터 선택된다. 이들 후보 억제제는 소수성(hydrophobic)이며, 비극성 그룹(non-polar group)을 포함하는 것이 바람직하다. 소수성 및 비극성 그룹은 바람직하게는 후보 억제제 물질을 후속 성막 프로세스에서 전구체 가스의 흡착에 어렵게 만든다. 후보 억제제 물질은 또한 에칭 스탑 층(32)의 에칭 동안 및 이후, 및 도전 장벽 층의 후속 성막 동안, 우수한 킬레이트화 안정성(chelation stability)을 갖는다. 또한, 후보 억제제 물질은 논의될 후속 성막 후 처리 동안 제거 가능하다. 예를 들어, 비스-트리아졸릴 인돌아민(bis-triazolyl indoleamine)이 또한 억제제로서 사용될 수 있다. 비스-트리아졸릴 인돌아민의 화학 구조의 예가 도 11에 도시되어 있다. 도 11에서, 기호 "R"은 페놀기를 나타낸다. 비스-트리아졸릴 인돌아민의 벤조 고리는 또한 소수성 및 입체 장해(steric hindrance) 특성을 초래하며, 이는 바람직한 성질이다.
에칭 용액에 억제제를 추가한 결과로서, 억제제는 도전성 영역(28)(구리 등)의 노출 표면 상에 남은 잔류물을 갖고, 이에 따라 억제제 막(48)이 형성된다. 억제제 막(48)은 얇고, 약 1 nm 내지 약 2 nm의 범위 내에 있는 두께(T1)를 가질 수 있고, 두께(T1)는 더 크거나 더 작을 수 있다. 두께(T1)는 억제제의 타입에 관련된다. 억제제 막(48)은, BTA의 단일 층과 같은 억제제의 단일 층이 될 수 있다. 도 5는 억제제 막(48) 및 하부 도전성 영역(28)의 일부를 개략적으로 도시한다. 예를 들어, 도전성 영역(28)이 구리를 포함하면, 도전성 영역(28)의 표면에서의 구리 전자(29)는 BTA에서의 질소 원자에 결합된다. BTA의 벤조 고리는 바깥 쪽을 향하고 있다. 벤조 고리는 다른 원자들(예를 들어, 이후에 형성된 도전 장벽 층 내의 Ta 원자 및 질소 원자)에 결합될 수 없기 때문에, 입체 장해가 유발된다.
억제제 막(48)의 형성 후에, 도전성 영역(28)에 노출된 표면이 없도록(또는 적어도 약간만 노출되도록), 억제제 막(48)은 도전성 영역(28)의 노출 부분의 100 퍼센트 또는 적어도 90퍼센트 이상의 양호한 커버리지를 갖는 것이 바람직하다. 에칭 스탑 층을 에칭하기 위한 시간을 연장시키는 것 및/또는 에칭 용액 내의 억제제의 농도를 증가시키는 것에 의해 커버리지의 증가가 달성될 수 있다. 그러나, 에칭 시간의 연장 및 농도의 증가는 다른 요인에 의해 제한된다는 것을 알 수 있다. 예를 들어, 에칭 시간을 너무 많이 연장시키면 에칭 스탑 층(32) 내에 언더컷(undercut)이 형성될 수 있고, 억제제의 농도를 너무 많이 증가시키면 에칭 스탑 층(32) 상의 억제제 막의 형성으로 인해 에칭 스탑 층(32)을 에칭하는데 어려움을 초래할 수 있다. 본 개시의 일부 실시형태에 따르면, 에칭 시간은 약 50초 내지 약 100초의 범위 내에 있다. 에칭 용액 중의 억제제의 농도는 약 0.5 중량 퍼센트 내지 약 1.0 중량 퍼센트 범위일 수 있다.
본 개시의 일부 실시형태에 따르면, 상기한 바와 같은 문제를 초래하지 않고 억제제 막(48)의 커버리지를 증가시키기 위해, 추가 프로세스가 수행된다. 프로세스의 실시예에서, 에칭 스탑 층(32)이 첫번째로 에칭된다. 에칭 용액은 억제제 및 다른 화학 물질을 포함하는 이전 단락에서 논의된 것을 채택할 수 있다. 에칭 시간 및 억제제의 농도는 과도하지 않다. 따라서, 억제제 막의 커버리지는 도전성 영역(28)의 노출 표면의 100 퍼센트 미만이다. 예컨대, 커버리지는 약 50 퍼센트보다 낮을 수 있다. 이어서, 패키지 콤포넌트(10)는 에칭 용액으로부터 꺼내어지고, 예를 들어, 탈 이온수를 사용하여 세정 프로세스가 수행되어, 잔류 에칭 용액이 제거되고, 억제제 막(48)은 제거되지 않고 남는다. 이어서, 억제제 형성 용액을 사용하여 억제제 막 형성 프로세스가 수행된다. 이 프로세스는 억제제 막(48)을 더 성장시키기 위해 사용되고, 에칭 스탑 층(32)을 에칭하기 위한 것이 아니기 때문에, 에칭 스탑 층(32)을 에칭하기 위해 사용되는 화학 물질은 억제제 형성 용액에 포함되지 않는다. 예를 들어, 아민 및 H2O2는 포함되지 않을 수 있다. 그러나, 글리콜, 디메틸 설파이드 등의 일부 다른 화학 물질은 억제제 형성 용액에 추가될 수 있다. 에칭 스탑 층(32)의 에칭 화학 물질에서 사용되는 억제제와 동일하거나 상이할 수 있는 억제제(BTA 등)가 억제제 형성 용액에 추가된다. 이어서, 억제제 막(48)의 추가 성장 및 커버리지 증가를 위해, 패키지 콤포넌트(100)는 억제제 형성 용액에 침지된다. 본 개시의 일부 실시형태에 따르면, 침지 시간은 약 30초 내지 약 60초의 범위 내에 있다. 억제제 형성 용액 중의 억제제의 농도는 약 0.5 중량 퍼센트(wt%) 내지 약 2.0 wt% 범위 내에 있을 수 있다. 침지 후에, 억제제 막(48)은 100 퍼센트 커버리지 또는 실질적으로 100 퍼센트 커버리지(예를 들어, 95 퍼센트보다 크거나 99 퍼센트 커버리지보다 큼)를 달성할 수 있다.
다시 도 4를 참조하면, 도전성 영역(28)의 표면 상에 억제제 막(48)이 형성되는 것과 동시에, 두께(T1)보다 작은 두께(T2)를 가진 억제제 막(48)의 대응하는 부분을 가진 에칭 스탑 층(32)의 (측벽) 표면 상에 억제제 막(48)이 형성될 수도 있다. 에칭 스탑 층(32)의 측벽 상에 억제제 막(48)의 대응하는 부분의 커버리지는 100 퍼센트보다 작은, 예를 들어, 약 50 퍼센트보다 작을 수 있고, 또한 도전성 영역(28)의 커버리지보다 작다. 유전체 층(34)의 노출 표면 상에 성장된 억제제 막(48)이 없다. 금속 하드 마스크(37) 상에 성장된 억제제 막(48)이 있을 수 있거나 없을 수 있다. 금속 하드 마스크(37) 상에 억제제 막(48)이 성장될 때, 그 두께는 두께(T1)보다 작고, 그리고/또는 금속 하드 마스크(37) 상의 억제제 막(48)의 부분의 커버리지는 100 퍼센트보다 작고, 예를 들어, 약 50 퍼센트보다 작다.
이어서, 도 6을 참조하면, 예를 들어, 원자 층 증착(ALD)을 사용하여 비아 개구부(42) 및 트렌치(44)를 라이닝(lining)하는 도전 장벽 층(50)이 성막된다. 각 프로세스는 도 18에 도시된 프로세스 플로우에서 프로세스(210)로서 도시된다. 도전 장벽 층(50)은, 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등을 포함할 수 있고, 후속하여 성막된 구리 함유 물질(56)(도 9) 내의 구리가 유전체 층(34)으로 확산되는 것을 방지하는 기능을 갖는다. 본 개시의 일부 실시형태에 따르면, 도전 장벽 층(50)은 ALD를 사용하여 형성된 TaN을 포함한다. 대응하는 ALD 사이클은, 펜타키스 디메틸아미노 탄탈럼(C10H30N5Ta)과 같은 Ta 함유 프로세스 가스를 각각의 ALD 챔버 내로 도전시키는 단계, Ta 함유 프로세스 가스를 퍼징(purging)하는 단계, 암모니아와 같은 질소 함유 프로세스 가스를 프로세스 챔버로 도전시키는 단계, 및 질소 함유 프로세스 가스를 퍼징하는 단계를 포함한다. 복수의 ALD 사이클이 있다. 도전 장벽 층(50)의 형성 후에, 유전체 층(34)의 측벽 상의 도전 장벽 층(50)의 부분의 두께(T4)는 확산 장벽으로서 작용하기에 충분히 크다. 예를 들어, 두께(T4)는 약 15 Å보다 클 수 있다.
TaN을 형성하기 위한 반응식의 예는 아래와 같다:
Ta(NMe2)5 + NH3 --> Ta(NH2)5 + Me2NH [반응식 1]
xTa(NH2)5 --> -[Ta-N(H)-Ta]y- +  z NH3 기체빠짐(outgassing)  (가열) [반응식 2]
"Me"는 메틸기(CH3)를 의미한다. 다른 실시형태에 따르면, 도전 장벽 층(50)은 TiN과 같은 다른 물질을 포함할 수 있다. 대응하는 프로세스 가스는, 예를 들어 TiN을 형성하기 위해 ALD 사이클에서 사용될 수 있는 테트라키스 디메틸아미도 티타늄(tetrakis dimethylamido titanium) 및 암모니아를 포함할 수 있다.
억제제 막(48)은 도전 장벽 층(50)의 성장을 지연시킨다. 이것은 억제제 막(48)의 입체 장해로 인한 것이고, 입체 장해는 헤테로사이클릭 구조(heterocyclic structure)로 인해 적어도 부분적이다. 예를 들어, 억제제 막(48) 상에는, ALD 사이클에서 TaN 분자(도전 장벽 층(50)이 TaN을 포함한다고 가정함)가 성장할 가능성이 매우 적으며, 유전체 층(34) 상에는 각각의 ALD 사이클에서 TaN의 전체 층이 성장된다. 따라서, 하나의 ALD 사이클 후에, 억제제 막(48)의 매우 작은 퍼센티지의 노출 표면 위에 TaN이 성장되며, 이는 후속 성장을 위한 시드(seed)로서 작용한다. 일단 TaN이 성장하면, TaN은 유전체 층(34) 상에서와 동일한 레이트(rate)로 성장할 것이다. 각 사이클 후에, 억제제 막(48)의 매우 작은 추가 영역이 새로 성장된 TaN에 의해 커버된다. 따라서, 다수의 ALD 사이클 이후까지, 억제제 막(48)의 대부분에 TaN이 성장되지 않는다. 이 효과는 억제제 막(48) 상의 성장 지연(또는 배양 지연)으로 지칭되지만, 억제제 막(48)이 유전체 층(34) 상에 형성되지 않기 때문에, 유전체 층(34) 상에는 성장 지연이 없다. 에칭 스탑 층(32) 및 금속 하드 마스크(37)의 노출 표면 상의 도전 장벽 층(50)의 성장이 지연되고, 성장 지연은 도전성 영역(28) 바로 위의 성장 지연보다 덜 중요하다.
도전 장벽 층(50)의 형성이 완료된 후에, 성장 지연 및 억제제 막(48) 상의 도전 장벽 층(50)의 무작위 시딩(seeding)으로 인하여, 억제제 막(48) 상에 실질적으로 도전 장벽 층(50)이 성장되지 않을 수 있다. 다르게 언급하면, 도전 장벽 층(50)은 도전성 영역(28) 위로 연장되지 않을 수 있다. 100 퍼센트보다 작고 0 퍼센트보다 높은 커버리지로 억제제 막(48) 상에 작은 양의 도전 장벽 층(50)이 성장되는 것이 가능하다. 일부 실시형태에 따르면, 커버리지는 약 20 퍼센트 내지 약 80 퍼센트의 범위, 또는 약 40 퍼센트 내지 약 60 퍼센트의 범위 내에 있다. 도전 장벽 층(50)은 또한, 무작위이고 불규칙한 패턴을 가진 도전성 영역(28)의 표면 상에 불연속 아일랜드(discrete island)(50')를 형성한다. 예를 들어, 도 12는 비아 개구부(42)를 통해 보이는 도전 장벽 층(50)의 무자위로 형성된 아일랜드(50')의 상면도를 개략적으로 도시한다.
억제제 막(48)을 제거하기 위해 성막 후 처리(52)가 수행된다. 각 프로세스는 도 18에 도시된 프로세스 플로우에서 프로세스(212)로서 도시된다. 이렇게 얻어진 구조가 도 7에 도시되어 있다. 성막 후 처리(52)는 플라즈마 처리 및/또는 열 처리를 통해 수행될 수 있다. 프로세스 가스는 아르곤 등의 캐리어 가스 및 수소(H2)를 포함할 수 있다. 본 개시의 일부 실시형태에 따르면, 플라즈마 처리가 수행된다. 플라즈마 처리 중에, 패키지 콤포넌트(100)의 온도는 약 200 ℃보다 높을 수 있고, 예를 들어, 약 200 ℃ 내지 약 300 ℃의 범위 내에 있을 수 있다. 처리 기간은 약 30초 내지 약 60초의 범위가 될 수 있다. 본 개시의 대체 실시형태에 따르면, (플라즈마가 생성되지 않는) 열 처리가 수행된다. 열 처리 중에, 패키지 콤포넌트(100)의 온도는 약 300 ℃보다 높을 수 있고, 예를 들어, 약 300℃ 내지 약 350 ℃의 범위 내에 있을 수 있다. 처리 기간은 약 30초 내지 약 60초의 범위가 될 수 있다.
성막 후 처리의 결과로서, 억제제 막(48)이 제거된다. 이렇게 얻어진 구조가 도 7에 도시되어 있다. 성막 후 처리에서, 억제제 막(48)은 가스로 분해되고 제거된다. 또한, 도전성 영역(28)의 산화물은, 존재한다면, 원소 금속으로 다시 환원된다. 억제제 막(48)이 제거되면, 도전 장벽 층(50)의 아일랜드(50')는 도전성 영역(28) 상에 놓인다.
도전 장벽 층(50)의 성막 후에 성막 후 처리를 수행하는 것의 이점은, 도전 장벽 층(50)이 성막 후 처리에 의해 응축된다는 것이다. 도전 장벽 층(50)의 밀도를 증가시킴으로써 도전성 영역(56)(도 9) 내의 물질(구리 등)의 유전체 층(34)으로의 확산을 차단하는 능력이 향상된다.
도 8을 참조하면, 비아 개구부(42) 및 트렌치(44)를 충전하기 위해 도전성 물질(56)이 성막된다. 각 프로세스는 도 18에 도시된 프로세스 플로우에서 프로세스(214)로서 도시된다. 도 6 및 도 7에 도시된 프로세스는 동일한 진공 환경에서 진공 브레이크(vacuum break) 없이 인 시투 수행될(in-situ performed) 수 있다. 도 8의 성막 프로세스 중 일부 또는 전부는 또한, 도 6 및 도 7에 도시된 프로세스와 동일한 진공 환경에서 진공 브레이크 없이 인 시투 수행될 수 있다. 일부 실시형태에 따르면, 도전성 물질(56)의 성막은 PVD(Physical Vapor Deposition)를 사용하여 금속 시드 층(구리 층이 될 수 있음)을 형성하기 위해 블랭킷 성막을 수행하는 단계, 및 예를 들어 전기 도금, 무전해 도금, 성막 등을 사용하여 나머지 지비아 개구부(42) 및 트렌치(44)를 충전하는 단계를 포함한다. 도전성 물질(56)의 초과 부분을 제거하기 위해, CMP(Chemical Mechanical Planarization) 프로세스 또는 기계적 연마 프로세스와 같은 평탄화 프로세스가 수행될 수 있고, 이에 따라, 도 9에 도시된 바와 같이, 비아(58) 및 금속 라인(60)을 형성한다. 비아(58) 및 금속 라인(60)은 각각 도전 장벽 층(50)의 일부 및 도전성 물질(56)의 일부를 포함한다.
결과로서 얻어진 구조에서, 도전성 영역(28) 및 도전성 물질(56)에 의해 아일랜드(50')(도 9)가 서로 격리될 수 있고, 아일랜드(50')는 도전성 영역(28) 및 도전성 물질(56)과 접촉한다. 도전성 영역(28) 및 도전성 물질(56)의 물질 및 형성 프로세스에 따라, 도전성 영역(28)과 도전성 물질(56) 사이의 경계는 구별 가능하게 또는 구별 가능하지 않게 될 수 있다. 아일랜드(50')는 경계와 물리적으로 접촉할 수 있다.
도 9에 도시된 바와 같이, 도전 장벽 층(50)의 선택적 형성으로 인해, 도전 장벽 층(50)은 확산 차단 기능을 수행하기 위한 부분 접촉 유전체 층(34)을 포함하고, 도전성 영역(28)으로부터 비아(58) 내의 도전성 물질(56)을 분리하기 위한 현저한 부분을 갖지 않는다. 도전 장벽 층(50)의 저항이 도전성 물질(56)의 저항보다 현저히 높기 때문에(2 차수(order) 내지 4 차수가 더 높음), 도전성 영역(28) 상에 도전 장벽 층(50)을 형성하지 않는 것이 비아(58)의 접촉 저항을 현저히 감소시킬 수 있다.
도 9는 또한, 유전체 층(34) 및 금속 라인(60)을 커버하고 접촉하는 유전체 에칭 스탑 층(62)의 형성을 도시한다. 각 프로세스는 도 18에 도시된 프로세스 플로우에서 프로세스(216)로서 도시된다. 일부 실시형태에 따르면, 유전체 에칭 스탑 층(62)은 금속 산화물, 금속 질화물, 금속 탄질화물, 실리콘 질화물, 이들의 조합, 및/또는 그 위의 다중 층들로 형성된다.
도 13은 BTA로 형성될 때, 억제제 막(124)의 소수성을 나타낸다. 층(120)은 구리 층이다. 억제제 막(124)은, 구리 층(120) 상에 형성되고, BTA로 형성된다. 물방울(122)은 억제제 막(124) 상에 분배된다. 접촉각(α1)은 약 60이며, 이는 억제제 막(124)이 소수성임을 나타낸다. 비교로서, 도 14는, 물방울(122)이 구리 층(120) 상에 직접 분산될 때, 접촉각(α2)이 약 20 도임을 도시한다. 이것은 억제제 막(124)이 구리보다 훨씬 더 소수성임을 나타낸다. 따라서, 억제제 막(48) 상의 도전 장벽 층(50)의 성장 지연은 그대로의 구리 상에서보다 더 현저하다. 이것은, 억제제 막(48) 상에 도전 장벽 층(50)을 성막하는 효과가 그대로의 구리 상에서보다 더 현저한 성장 지연을 초래한다는 것을 증명한다.
도 15는 복수의 비아 샘플의 정규화된 비아 접촉 저항 값을 도시하며, 샘플의 누적 백분율은 비아 저항 값의 함수로서 도시된다. 복수의 샘플이 형성되고, 형성 프로세스의 일부는 H2를 사용하는 사전 세정(pre-clean)을 포함하며, 이는 샘플 내의 억제제 막(존재하는 경우)을 전부 또는 부분적으로 제거하게 한다. 130으로 표시된 데이터는 (억제제 막을 완전히 제거하기 위해) 사전 세정을 수행하고 PVD를 통해 TaN 층을 증착함으로써 형성된 샘플 비아로부터 얻어진다. 132으로 표시된 데이터는, (억제제 막을 완전히 제거하기 위해) 사전 세정을 수행하고, ALD를 통해 TaN 층을 형성하고, 이어서 H2를 사용하여 플라즈마 처리를 수행함으로써 형성되는 샘플 비아로부터 얻어진다. 134으로 표시된 데이터는, (억제제 막을 부분적으로 제거하기 위해) 약한 사전 세정을 수행하고, TaN 층을 형성하고, 이어서 H2를 사용하여 플라즈마 처리를 수행함으로써 형성되는 샘플 비아로부터 얻어진다. 136으로 표시된 데이터는, 본 개시의 실시형태를 채택함으로써 형성되는 샘플 비아로부터 얻어진다. 결과는, 본 개시의 실시형태가 가장 낮은 저항 값을 갖는다는 것을 나타낸다. 또한, 샘플(130, 132, 134, 및 136)의 결과를 비교하면, 이것은 TaN 층이 성막될 때 비아 접촉 저항이 남은 억제제 막의 양에 직접 관련되고, 더 많은 억제제 막이 남고, TaN 층의 성막이 더 선택적이고, 낮은 비아 접촉 저항이 달성된다는 것을 나타낸다. 이것은 샘플(130 및 132)의 높은 접촉 저항 값에 비교된 샘플(134 및 136)의 낮은 접촉 저항 값에 의해 나타난다.
도 16은 ALD가 사용될 때 상이한 표면 상에 성막된 TaN 층의 두께를 도시한다. Y축은 TaN 층의 두께를 나타낸다. X축은 ALD 사이클의 수를 나타낸다. 라인(140)은 BTA 막 상에 TaN 층을 성막함으로써 형성되는 샘플로부터 얻어지는 결과를 나타낸다. 라인(142)은, BTA 막을 형성하고, BTA 막을 제거하기 위해 사전 세정을 수행하고, 이어서 TaN 층을 성막함으로써 형성되는 샘플로부터 얻어지는 결과를 나타낸다. 라인(144)은 그대로의 구리 상에 TaN 층을 성막함으로써 형성되는 샘플로부터 얻어지는 결과를 나타낸다. 라인(146)은 산화된 구리(Cu2O) 또는 공기에 노출된 그대로의 구리(표면에 CuOH를 가짐) 상에 TaN 층을 성막함으로써 형성되는 샘플로부터 얻어지는 결과를 나타낸다. 이것은, 라인(140)이 최저 두께에 대응하고 이것이 BTA 상의 TaN 층의 현저한 성장 지연을 표시한다는 것을 나타낸다. 또한, 라인(142)은 나머지 BTA가 TaN 층의 성장 지연에 영향을 미친다는 것을 나타낸다.
표 1은 표 형태로 결과를 나타내고, 이 결과는 도 16에도 도시되어 있다. "습식" 및 "사전 세정" 필드 내의 체크 마크는, 습식 세정(BTA 막이 형성됨)이 수행되었는지 여부, 및 BTA 막(형성된 경우)이 제거되는 사전 세정이 수행되었는지 여부를 나타낸다. 샘플(140)에 대응하는 데이터에 대하여, BTA 막이 형성되지 않고, 사전 세정도 수행되지 않는다. 샘플(142)에 대응하는 데이터에 대하여, BTA 막이 형성되지 않고, 사전 세정이 수행된다. 샘플(144)에 대응하는 데이터에 대하여, BTA 막이 형성되고 TaN 층이 형성될 때 제거되지 않는다. 샘플(146)에 대응하는 데이터에 대하여, BTA 막이 형성되고 TaN 층이 형성되기 전에 사정 세정에서 제거된다. 라인(144)에 대하여 17번의 ALD 사이클 후의 TaN 두께는 7.3 Å이며, 이것은 형성된 BTA 막이 TaN 층의 형성 전에 제거되는 라인(146)의 절반이다. 이것은 TaN의 성장의 지연/감소에서의 BTA 막의 효과를 증명한다. 또한, 샘플(144)의 기울기는 다른 샘플보다 현저하다. 샘플(144)의 성장률은 다른 샘플보다 낮다는 것을 나타낸다.
[표 1]
Figure 112019024246811-pat00001
도 17은, 예시된 구리, 알루미늄 산화물, 및 로우 k 유전체의 두께와 상이한 층 상의 TaN 층의 두께의 비교를 도시한다. 바(bar)(150)는, TaN 성막 전에 사전 세정을 통해 BTA 막이 제거된, 구리 상에 성장된 TaN의 두께를 나타낸다. 바(152)는 구리 상에 형성된 BTA 막 상에 성장된 TaN의 두께를 나타낸다. 바(154)는, TaN 성막 전에 사전 세정을 통해 BTA 막이 제거된, 알루미늄 산화물 상에 성장된 TaN의 두께를 나타낸다. 바(156)는 알루미늄 산화물 상에 형성된 BTA 막 상에 성장된 TaN의 두께를 나타낸다. 바(158)는 BTA 막이 제거되지 않은(로우 k 상에 형성된 BTA가 없기 때문), 로우 k 유전체 층 상에 성장된 TaN의 두께를 나타낸다. 바(160)는 (형성된 BTA가 없는) 로우 k 유전체 층 상에 성장된 TaN의 두께를 나타낸다. 바(150)를 바(152)에, 바(154)를 바(156)에, 그리고 바(158)를 바(160)에 비교하면, 이것은, 억제제 막이 구리 상의 TaN 층의 성장의 현저한 지연을 초래하고, 알루미늄 막 상의 부분적 커버리지 억제제 막이 알루미늄 산화물 상의 TaN 층의 약간이지만 작은 성장 지연을 초래하고, 로우 k 유전체 층 상에 BTA 막이 형성되지 않기 때문에 로우 k 유전체 층 상의 TaN 층의 성장 지연이 없음을 나타낸다. 도 17은 도전성 영역(28), 에칭 스탑 층(32), 및 로우 k 유전체 층(34)(도 6)에서의 상이한 성장 지연 거동을 설명한다.
본 개시의 실시형태는 몇가지 유익한 특징을 갖는다. 억제제 막의 형성 후에, 도전 장벽 층을 형성함으로써, 상이한 물질 상에 억제제 막의 성장이 선택적이기 때문에, 결과로 얻어진 도전 장벽 층은, 확산 차단 기능을 수행하기 위해, 로우 k 유전체 층의 측벽 상에 선택적으로 형성되고, 아래 놓인 도전성 영역 상에 형성되지 않고(또는 실질적으로 형성되지 않아서, 비아 접촉 저항의 원하지 않는 증가를 초래한다. 또한, 도전 장벽 층의 형성 후에 성막 후 처리를 수행함으로써, 억제제 막이 제거되지 않을 뿐만 아니라, 도전 장벽 층이 또한 응축되고, 확산 차단 능력이 향상된다. 종래의 프로세스에서, H2를 사용하여 수행될 수 있는 사전 세정 프로세스는, 산화물을 감소시키기 위해 그리고 도전 장벽 층을 응축시키는 기능을 갖지 않도록 도전성 장벽 층의 형성 전에 수행된다.
본 개시의 일부 실시형태에 따르면, 집적 회로 구조체를 형성하는 방법은, 도전성 피쳐 위에 에칭 스탑 층을 형성하는 단계; 상기 에칭 스탑 층 위에 유전체 층을 형성하는 단계; 상기 에칭 스탑 층을 드러내도록 상기 유전체 층에 개구부를 형성하는 단계; 억제제 - 상기 억제제를 포함하는 억제제 막이 상기 도전성 피쳐 상에 형성됨 - 를 포함하는 에칭제를 사용하여 상기 개구부를 통해 상기 에칭 스탑 층을 에칭하는 단계; 상기 개구부로 연장되는 도전 장벽 층을 성막하는 단계; 상기 도전 장벽 층이 성막된 후에, 상기 억제제 막을 제거하기 위한 처리를 수행하는 단계; 및 상기 개구부의 나머지 부분을 충전하기 위해 도전성 물질을 성막하는 단계를 포함한다. 실시형태에서, 상기 방법은, 상기 에칭 스탑 층이 에칭된 후에, 상기 억제제 막의 두께를 증가시키기 위해 화학 용액에 상기 에칭 스탑 층 및 상기 억제제 막을 포함하는 각각의 웨이퍼를 침지하는 단계를 더 포함하고, 상기 침지하는 단계 중에 상기 에칭 스탑 층은 에칭되지 않는다. 실시형태에서, 상기 에칭제 및 상기 화학 용액은 동일 타입의 억제제를 포함한다. 실시형태에서, 상기 처리는 프로세스 가스로서 수소(H2)를 사용하는 플라즈마 처리를 포함한다. 실시형태에서, 상기 처리는 프로세스 가스로서 수소(H2)를 사용하는 열 처리를 포함한다. 실시형태에서, 상기 에칭제 내의 상기 억제제는 벤조트리아졸(Benzotriazole)을 포함하고, 상기 도전성 피쳐는 구리를 포함한다. 실시형태에서, 상기 도전 장벽 층은 상기 억제제 막 상에 격리된 아일랜드(isolated island)를 형성한다. 실시형태에서, 상기 처리 후에, 상기 격리된 아일랜드는 상기 도전성 피쳐와 상기 도전성 물질 사이의 경계와 접촉한다. 실시형태에서, 불연속 아일랜드는 상기 도전성 피쳐와 상기 도전성 물질 사이의 경계와 접촉한다.
본 개시의 일부 실시형태에 따르면, 집적 회로 구조체를 형성하는 방법은, 도전성 피쳐 위에 에칭 스탑 층을 형성하는 단계; 상기 에칭 스탑 층 위에 유전체 층을 형성하는 단계; 상기 에칭 스탑 층을 드러내도록 상기 유전체 층 내에 개구부를 형성하는 단계; 상기 에칭 스탑 층을 에칭하는 단계; 및 상기 개구부로 연장되는 도전 장벽 층을 선택적으로 성막하는 단계를 포함하고, 상기 선택적으로 성막하는 단계는 상기 도전 장벽 층이 상기 유전체 층의 측벽 상의 제1 두께를 갖게 하고, 상기 도전 장벽 층은 상기 유전체 층의 상기 측벽 상에서보다 상기 개구부의 바닥에서 적어도 더 얇다. 실시형태에서, 상기 도전 장벽 층은 상기 개구부의 바닥에서 불연속 아일랜드를 포함한다. 실시형태에서, 상기 도전 장벽 층은 상기 개구부의 상기 바닥으로 연장되지 않는다. 실시형태에서, 상기 에칭 스탑 층을 에칭하는 단계는 상기 도전성 피쳐의 상부 표면 상에 억제제 막이 형성되게 하고, 상기 방법은, 상기 도전 장벽 층이 형성된 후에, 상기 억제제 막을 제거하는 단계; 및 상기 개구부의 나머지 부분을 충전하기 위해 도전성 물질을 성막하는 단계를 더 포함한다. 실시형태에서, 상기 억제제 막을 제거하는 단계는 프로세스 가스로서 수소(H2)를 사용하는 플라즈마 처리를 포함한다. 실시형태에서, 상기 억제제 막을 제거하는 단계는 프로세스 가스로서 수소(H2)를 사용하는 열 처리를 포함한다.
본 개시의 일부 실시형태에 따르면, 집적 회로 구조체는, 도전성 피쳐; 상기 도전성 피쳐 위의 에칭 스탑 층; 및 상기 에칭 스탑 층 위의 유전체 층을 포함하고, 상기 도전성 피쳐는 상기 유전체 층 및 상기 에칭 스탑 층으로 연장되고, 상기 도전성 피쳐는, 상기 유전체 층의 측벽 상의 제1 부분 - 상기 제1 부분은 연속 층을 형성함 - 및 상기 도전성 피쳐의 상부 표면 상의 제2 부분 - 상기 제2 부분은 상기 제1 부분보다 얇음 - 을 포함하는 도전 장벽 층; 및 상기 도전 장벽 층의 상기 제1 부분에 의해 둘러싸이고, 상기 도전 장벽 층의 상기 제2 부분 위에 있고 상기 제2 부분에 접촉하는 도전성 영역을 포함한다. 실시형태에서, 상기 제2 부분은 상기 도전성 영역에 의해 서로 분리되는 불연속 아일랜드이다. 실시형태에서, 상기 불연속 아일랜드는 상기 도전성 피쳐와 상기 도전성 영역 사이의 경계에 있고 상기 경계와 접촉한다. 실시형태에서, 상기 도전 장벽 층은 TaN을 포함한다. 실시형태에서, 상기 도전 장벽 층은 약 50 퍼센트보다 작은 커버리지를 갖는다.
1) 본 개시의 실시형태에 따른 집적 회로 구조체를 형성하는 방법은, 도전성 피쳐 위에 에칭 스탑 층을 형성하는 단계; 상기 에칭 스탑 층 위에 유전체 층을 형성하는 단계; 상기 에칭 스탑 층을 드러내도록 상기 유전체 층에 개구부를 형성하는 단계; 억제제 - 상기 억제제를 포함하는 억제제 막이 상기 도전성 피쳐 상에 형성됨 - 를 포함하는 에칭제를 사용하여 상기 개구부를 통해 상기 에칭 스탑 층을 에칭하는 단계; 상기 개구부로 연장되는 도전 장벽 층을 성막하는 단계; 상기 도전 장벽 층이 성막된 후에, 상기 억제제 막을 제거하기 위한 처리를 수행하는 단계; 및 상기 개구부의 나머지 부분을 충전하기 위해 도전성 물질을 성막하는 단계를 포함한다.
2) 본 개시의 실시형태에 따른 집적 회로 구조체를 형성하는 방법은, 상기 에칭 스탑 층이 에칭된 후에, 상기 억제제 막의 두께를 증가시키기 위해 화학 용액에 상기 에칭 스탑 층 및 상기 억제제 막을 포함하는 각각의 웨이퍼를 침지하는 단계를 더 포함하고, 상기 침지하는 단계 중에 상기 에칭 스탑 층은 에칭되지 않는다.
3) 본 개시의 실시형태에 따른 집적 회로 구조체를 형성하는 방법에 있어서, 상기 에칭제 및 상기 화학 용액은 동일 타입의 억제제를 포함한다.
4) 본 개시의 실시형태에 따른 집적 회로 구조체를 형성하는 방법에 있어서, 상기 처리는 프로세스 가스로서 수소(H2)를 사용하는 플라즈마 처리를 포함한다.
5) 본 개시의 실시형태에 따른 집적 회로 구조체를 형성하는 방법에 있어서, 상기 처리는 프로세스 가스로서 수소(H2)를 사용하는 열 처리를 포함한다.
6) 본 개시의 실시형태에 따른 집적 회로 구조체를 형성하는 방법에 있어서, 상기 에칭제 내의 상기 억제제는 벤조트리아졸(Benzotriazole)을 포함하고, 상기 도전성 피쳐는 구리를 포함한다.
7) 본 개시의 실시형태에 따른 집적 회로 구조체를 형성하는 방법에 있어서, 상기 도전 장벽 층은 상기 억제제 막 상에 격리된 아일랜드(isolated island)를 형성한다.
8) 본 개시의 실시형태에 따른 집적 회로 구조체를 형성하는 방법에 있어서, 상기 처리 후에, 상기 격리된 아일랜드는 상기 도전성 피쳐와 상기 도전성 물질 사이의 경계와 접촉한다.
9) 본 개시의 실시형태에 따른 집적 회로 구조체를 형성하는 방법에 있어서, 상기 격리된 아일랜드는 상기 도전성 물질에 의해 서로 분리된다.
10) 본 개시의 다른 실시형태에 따른 집적 회로 구조체를 형성하는 방법은, 도전성 피쳐 위에 에칭 스탑 층을 형성하는 단계; 상기 에칭 스탑 층 위에 유전체 층을 형성하는 단계; 상기 에칭 스탑 층을 드러내도록 상기 유전체 층 내에 개구부를 형성하는 단계; 상기 에칭 스탑 층을 에칭하는 단계; 및 상기 개구부로 연장되는 도전 장벽 층을 선택적으로 성막하는 단계를 포함하고, 상기 선택적으로 성막하는 단계는 상기 도전 장벽 층이 상기 유전체 층의 측벽 상의 제1 두께를 갖게 하고, 상기 도전 장벽 층은 상기 유전체 층의 상기 측벽 상에서보다 상기 개구부의 바닥에서 적어도 더 얇다.
11) 본 개시의 다른 실시형태에 따른 집적 회로 구조체를 형성하는 방법에 있어서, 상기 도전 장벽 층은 상기 개구부의 바닥에서 불연속 아일랜드를 포함한다.
12) 본 개시의 다른 실시형태에 따른 집적 회로 구조체를 형성하는 방법에 있어서, 상기 도전 장벽 층은 상기 개구부의 상기 바닥으로 연장되지 않는다.
13) 본 개시의 다른 실시형태에 따른 집적 회로 구조체를 형성하는 방법에 있어서, 상기 에칭 스탑 층을 에칭하는 단계는 상기 도전성 피쳐의 상부 표면 상에 억제제 막이 형성되게 하고, 상기 방법은, 상기 도전 장벽 층이 형성된 후에, 상기 억제제 막을 제거하는 단계; 및 상기 개구부의 나머지 부분을 충전하기 위해 도전성 물질을 성막하는 단계를 더 포함한다.
14) 본 개시의 다른 실시형태에 따른 집적 회로 구조체를 형성하는 방법에 있어서, 상기 억제제 막을 제거하는 단계는 프로세스 가스로서 수소(H2)를 사용하는 플라즈마 처리를 포함한다.
15) 본 개시의 다른 실시형태에 따른 집적 회로 구조체를 형성하는 방법에 있어서, 상기 억제제 막을 제거하는 단계는 프로세스 가스로서 수소(H2)를 사용하는 열 처리를 포함한다.
16) 본 개시의 또 다른 실시형태에 따른 집적 회로 구조체는, 도전성 피쳐; 상기 도전성 피쳐 위의 에칭 스탑 층; 및 상기 에칭 스탑 층 위의 유전체 층을 포함하고, 상기 도전성 피쳐는 상기 유전체 층 및 상기 에칭 스탑 층으로 연장되고, 상기 도전성 피쳐는, 상기 유전체 층의 측벽 상의 제1 부분 - 상기 제1 부분은 연속 층을 형성함 - 및 상기 도전성 피쳐의 상부 표면 상의 제2 부분 - 상기 제2 부분은 상기 제1 부분보다 얇음 - 을 포함하는 도전 장벽 층; 및 상기 도전 장벽 층의 상기 제1 부분에 의해 둘러싸이고, 상기 도전 장벽 층의 상기 제2 부분 위에 있고 상기 제2 부분에 접촉하는 도전성 영역을 포함한다.
17) 본 개시의 또 다른 실시형태에 따른 집적 회로 구조체에 있어서, 상기 제2 부분은 상기 도전성 영역에 의해 서로 분리되는 불연속 아일랜드이다.
18) 본 개시의 또 다른 실시형태에 따른 집적 회로 구조체에 있어서, 상기 불연속 아일랜드는 상기 도전성 피쳐와 상기 도전성 영역 사이의 경계에 있고 상기 경계와 접촉한다.
19) 본 개시의 또 다른 실시형태에 따른 집적 회로 구조체에 있어서, 상기 도전 장벽 층은 TaN을 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 집적 회로 구조체에 있어서, 상기 도전 장벽 층의 상기 제2 부분은 약 50 퍼센트보다 작은 커버리지를 갖는다.
상기 내용은 당업자가 본 개시의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 개시의 사상 및 범위로부터 벗어나지 않는다는 것과 본 개시의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 집적 회로 구조체를 형성하는 방법에 있어서,
    도전성 피쳐 위에 에칭 스탑 층을 형성하는 단계;
    상기 에칭 스탑 층 위에 유전체 층을 형성하는 단계;
    상기 에칭 스탑 층을 드러내도록 상기 유전체 층에 개구부를 형성하는 단계;
    억제제 - 상기 억제제를 포함하는 억제제 막이 상기 도전성 피쳐 상에 형성됨 - 를 포함하는 에칭제를 사용하여 상기 개구부를 통해 상기 에칭 스탑 층을 에칭하는 단계;
    상기 개구부로 연장되는 도전 장벽 층을 성막하는 단계;
    상기 도전 장벽 층이 성막된 후에, 상기 억제제 막을 제거하기 위한 처리를 수행하는 단계; 및
    상기 개구부의 나머지 부분을 충전하기 위해 도전성 물질을 성막하는 단계
    를 포함하는, 집적 회로 구조체를 형성하는 방법.
  2. 제1항에 있어서,
    상기 에칭 스탑 층이 에칭된 후에, 상기 억제제 막의 두께를 증가시키기 위해 화학 용액에 상기 에칭 스탑 층 및 상기 억제제 막을 포함하는 각각의 웨이퍼를 침지하는 단계를 더 포함하고, 상기 침지하는 단계 중에 상기 에칭 스탑 층은 에칭되지 않는 것인, 집적 회로 구조체를 형성하는 방법.
  3. 제2항에 있어서,
    상기 에칭제 및 상기 화학 용액은 동일 타입의 억제제를 포함하는 것인, 집적 회로 구조체를 형성하는 방법.
  4. 제1항에 있어서,
    상기 처리는 프로세스 가스로서 수소(H2)를 사용하는 플라즈마 처리 또는 열 처리를 포함하는 것인, 집적 회로 구조체를 형성하는 방법.
  5. 제1항에 있어서,
    상기 에칭제 내의 상기 억제제는 벤조트리아졸(Benzotriazole)을 포함하고, 상기 도전성 피쳐는 구리를 포함하는 것인, 집적 회로 구조체를 형성하는 방법.
  6. 제1항에 있어서,
    상기 도전 장벽 층은 상기 억제제 막 상에 격리된 아일랜드(isolated island)를 형성하는 것인, 집적 회로 구조체를 형성하는 방법.
  7. 제6항에 있어서,
    상기 처리 후에, 상기 격리된 아일랜드는 상기 도전성 피쳐와 상기 도전성 물질 사이의 경계와 접촉하는 것인, 집적 회로 구조체를 형성하는 방법.
  8. 제7항에 있어서,
    상기 격리된 아일랜드는 상기 도전성 물질에 의해 서로 분리되는 것인, 집적 회로 구조체를 형성하는 방법.
  9. 집적 회로 구조체를 형성하는 방법에 있어서,
    도전성 피쳐 위에 에칭 스탑 층을 형성하는 단계;
    상기 에칭 스탑 층 위에 유전체 층을 형성하는 단계;
    상기 에칭 스탑 층을 드러내도록 상기 유전체 층 내에 개구부를 형성하는 단계;
    상기 에칭 스탑 층을 에칭하는 단계; 및
    상기 개구부로 연장되는 도전 장벽 층을 선택적으로 성막하는 단계
    를 포함하고,
    상기 선택적으로 성막하는 단계는 상기 도전 장벽 층이 상기 유전체 층의 측벽 상의 제1 두께를 갖게 하고, 상기 도전 장벽 층은 상기 유전체 층의 상기 측벽 상에서보다 상기 개구부의 바닥에서 적어도 더 얇고,
    상기 에칭 스탑 층을 에칭하는 단계는, 상기 도전성 피쳐의 상부 표면 상에 억제제 막이 형성되게 하고,
    상기 방법은 상기 도전 장벽 층이 형성된 후에 상기 억제제 막을 제거하는 단계를 더 포함하는 것인, 집적 회로 구조체를 형성하는 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11227829B2 (en) 2018-03-29 2022-01-18 Intel Corporation Device terminal interconnect structures
US11532558B2 (en) 2019-09-27 2022-12-20 Intel Corporation Metallization barrier structures for bonded integrated circuit interfaces
US11676898B2 (en) * 2020-06-11 2023-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Diffusion barrier for semiconductor device and method
US11456211B2 (en) * 2020-07-30 2022-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming interconnect structure
US11810857B2 (en) * 2020-08-25 2023-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Via for semiconductor device and method
US12112983B2 (en) * 2020-08-26 2024-10-08 Macom Technology Solutions Holdings, Inc. Atomic layer deposition of barrier metal layer for electrode of gallium nitride material device
TWI777232B (zh) 2020-08-31 2022-09-11 欣興電子股份有限公司 電子元件之接合結構及其製造方法
US11527476B2 (en) * 2020-09-11 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure of semiconductor device
US11710657B2 (en) * 2020-09-29 2023-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Middle-of-line interconnect structure having air gap and method of fabrication thereof
US20220108917A1 (en) * 2020-10-06 2022-04-07 Applied Materials, Inc. Low resistance and high reliability metallization module
US11444024B2 (en) 2020-11-02 2022-09-13 Intel Corporation Subtractively patterned interconnect structures for integrated circuits
US20220139772A1 (en) * 2020-11-02 2022-05-05 Intel Corporation Interconnect structures with area selective adhesion or barrier materials for low resistance vias in integrated circuits
US11955382B2 (en) * 2020-12-03 2024-04-09 Applied Materials, Inc. Reverse selective etch stop layer
US20220406656A1 (en) * 2021-06-17 2022-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for forming the same
US20240047350A1 (en) * 2022-08-03 2024-02-08 Nanya Technology Corporation Metal structure having funnel-shaped interconnect and method of manufacturing the same

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243498A (ja) * 2002-02-15 2003-08-29 Sony Corp 半導体素子およびその製造方法
JP2008078647A (ja) 1999-08-24 2008-04-03 Interuniversitair Micro-Electronica Centrum (Imec) 集積回路のメタライゼーションスキームにおけるバリア層のボトムレス堆積方法
US20080132057A1 (en) 2006-11-30 2008-06-05 Frank Feustel Method of selectively forming a conductive barrier layer by ald
JP2009206472A (ja) 2008-01-28 2009-09-10 Tokyo Electron Ltd 半導体装置の製造方法、半導体装置、電子機器、半導体製造装置及び記憶媒体
US20100081277A1 (en) 2008-09-30 2010-04-01 Matthias Schaller Method for passivating exposed copper surfaces in a metallization layer of a semiconductor device
US20100320604A1 (en) 2009-06-18 2010-12-23 Toshiba America Electronic Components, Inc. Application of mn for damage restoration after etchback
US20130323930A1 (en) 2012-05-29 2013-12-05 Kaushik Chattopadhyay Selective Capping of Metal Interconnect Lines during Air Gap Formation

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6524957B2 (en) * 1999-08-30 2003-02-25 Agere Systems Inc. Method of forming in-situ electroplated oxide passivating film for corrosion inhibition
US6541374B1 (en) * 2000-12-18 2003-04-01 Novellus Systems, Inc. Method of depositing a diffusion barrier for copper interconnection applications
US7132363B2 (en) * 2001-03-27 2006-11-07 Advanced Micro Devices, Inc. Stabilizing fluorine etching of low-k materials
US20030064582A1 (en) 2001-09-28 2003-04-03 Oladeji Isaiah O. Mask layer and interconnect structure for dual damascene semiconductor manufacturing
KR100475931B1 (ko) * 2002-07-02 2005-03-10 매그나칩 반도체 유한회사 반도체 소자의 다층 배선 형성방법
DE10261466B4 (de) * 2002-12-31 2007-01-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer leitenden Barrierenschicht mit verbesserten Haft- und Widerstandseigenschaften
US6875693B1 (en) * 2003-03-26 2005-04-05 Lsi Logic Corporation Via and metal line interface capable of reducing the incidence of electro-migration induced voids
US7151315B2 (en) * 2003-06-11 2006-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of a non-metal barrier copper damascene integration
EP1515364B1 (en) * 2003-09-15 2016-04-13 Nuvotronics, LLC Device package and methods for the fabrication and testing thereof
US7071100B2 (en) * 2004-02-27 2006-07-04 Kei-Wei Chen Method of forming barrier layer with reduced resistivity and improved reliability in copper damascene process
US20050200026A1 (en) * 2004-03-10 2005-09-15 Taiwan Semiconductor Manufacturing Co. Ltd. Contact structure for nanometer characteristic dimensions
US20050266679A1 (en) * 2004-05-26 2005-12-01 Jing-Cheng Lin Barrier structure for semiconductor devices
US7301239B2 (en) * 2004-07-26 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Wiring structure to minimize stress induced void formation
DE102004037089A1 (de) * 2004-07-30 2006-03-16 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung einer Passivierungsschicht vor dem Abscheiden einer Barrierenschicht in einer Kupfermetallisierungsschicht
US20060099802A1 (en) * 2004-11-10 2006-05-11 Jing-Cheng Lin Diffusion barrier for damascene structures
US7473614B2 (en) * 2004-11-12 2009-01-06 Intel Corporation Method for manufacturing a silicon-on-insulator (SOI) wafer with an etch stop layer
KR100667905B1 (ko) * 2005-07-06 2007-01-11 매그나칩 반도체 유한회사 반도체 소자의 구리 금속배선 형성방법
US7332449B2 (en) * 2005-09-30 2008-02-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming dual damascenes with supercritical fluid treatments
DE102005057061B3 (de) * 2005-11-30 2007-06-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Entfernen einer Passivierungsschicht vor dem Abscheiden einer Barrierenschicht in einer Kupfer-metallisierungsschicht
US20100178768A1 (en) * 2007-06-15 2010-07-15 Basf Se Controlling passivating film properties using colloidal particles, polyelectrolytes, and ionic additives for copper chemical mechanical planarization
US7968506B2 (en) 2008-09-03 2011-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Wet cleaning stripping of etch residue after trench and via opening formation in dual damascene process
US8178439B2 (en) * 2010-03-30 2012-05-15 Tokyo Electron Limited Surface cleaning and selective deposition of metal-containing cap layers for semiconductor devices
US8946083B2 (en) 2011-06-24 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ formation of silicon and tantalum containing barrier
CN104425210B (zh) * 2013-08-20 2018-10-16 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9418889B2 (en) * 2014-06-30 2016-08-16 Lam Research Corporation Selective formation of dielectric barriers for metal interconnects in semiconductor devices
US9991202B2 (en) * 2015-06-30 2018-06-05 Globalfoundries Inc. Method to reduce resistance for a copper (CU) interconnect landing on multilayered metal contacts, and semiconductor structures formed therefrom
US9627215B1 (en) 2015-09-25 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for interconnection
US9818690B2 (en) * 2015-10-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned interconnection structure and method
US9984967B2 (en) * 2015-12-21 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008078647A (ja) 1999-08-24 2008-04-03 Interuniversitair Micro-Electronica Centrum (Imec) 集積回路のメタライゼーションスキームにおけるバリア層のボトムレス堆積方法
JP2003243498A (ja) * 2002-02-15 2003-08-29 Sony Corp 半導体素子およびその製造方法
US20080132057A1 (en) 2006-11-30 2008-06-05 Frank Feustel Method of selectively forming a conductive barrier layer by ald
JP2009206472A (ja) 2008-01-28 2009-09-10 Tokyo Electron Ltd 半導体装置の製造方法、半導体装置、電子機器、半導体製造装置及び記憶媒体
US20100081277A1 (en) 2008-09-30 2010-04-01 Matthias Schaller Method for passivating exposed copper surfaces in a metallization layer of a semiconductor device
US20100320604A1 (en) 2009-06-18 2010-12-23 Toshiba America Electronic Components, Inc. Application of mn for damage restoration after etchback
US20130323930A1 (en) 2012-05-29 2013-12-05 Kaushik Chattopadhyay Selective Capping of Metal Interconnect Lines during Air Gap Formation

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