KR100475931B1 - 반도체 소자의 다층 배선 형성방법 - Google Patents

반도체 소자의 다층 배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 다층 배선 제조방법에 관한 것으로, 하부배선의 콘택부위의 일부를 선택적으로 소정 두께만큼 식각하고, 하부배선의 식각부위에 희생 배리어층을 선택적으로 형성함으로써, 후속 절연막 공정에서의 하부배선의 산화나 하부배선 물질의 확산을 방지하고, 희생 배리어층으로 하여금 콘택영역 세정시 발생되는 하지금속배선의 측벽확산을 억제하여 상/하부배선 간에 발생하는 누설전류를 감소시킬 수 있는 반도체 소자의 다층 배선 제조방법을 개시한다.

Description

반도체 소자의 다층 배선 형성방법{Method for manufacturing a multi metal line in semiconductor device}
본 발명은 반도체 소자의 다층 배선 제조방법에 관한 것으로, 특히 구리 불순물에 의한 오염문제와, 듀얼 다마신 패턴 내의 구리 재증착에 따른 배선들(Line to line leakage) 간의 누설전류를 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있는 다층 구리배선 제조방법에 관한 것이다.
일반적으로, 반도체 소자 또는 전자 소자 등에 있어서는, 배선형성 기술로서 절연막 상에 알루미늄(Al) 또는 텅스텐(W) 등과 같은 도전체막을 증착한 후, 이 도전체막을 통상의 포토리소그래피(Photography) 공정 및 건식식각(Dry etching) 공정을 통해 패터닝하여 배선을 형성하는 기술이 확립되어 이 분야에서 널리 이용되고 있다. 특히, 최근에는 반도체 소자 중에서 높은 속도가 요구되는 로직(Logic) 소자를 중심으로 해서 RC 지연을 줄이기 위한 일환으로 알루미늄(Al) 또는 텅스텐(W) 대신에 구리(Cu)와 같이 비저항이 낮은 금속을 배선으로 이용하는 방법이 연구되고 있다. 상기 RC에서, 'R'은 배선 저항을 나타내고, 'C'는 절연막의 유전율을 나타낸다.
그러나, 구리(Cu)를 이용한 배선 형성공정에서는, 알루미늄(Al) 또는 텅스텐(W)에 비해 구리(Cu) 패터닝 공정이 어려워, 트렌치(Trench)를 형성한 후, 이 트렌치를 매립하여 배선을 형성하는 소위 '다마신(Damascene)' 공정을 사용하고 있다. 다마신 공정으로는, 비아홀(Via hole)을 형성하고, 비아 도전체로 다시 매립한 후, 배선용 트렌치를 형성하여 배선을 매립하는 싱글 다마신 공정(Single damascene)과, 비아홀과 배선용 트렌치를 형성한 후, 동시에 비아홀과 배선용 트렌치에 배선재료를 다시 매립하여 배선을 형성하는 듀얼 다마신 공정(Dual damascene)이 있다.
상기 듀얼 다마신 공정을 이용한 다층 배선 제조공정을 형성할 경우, 듀얼 다마신 공정을 이루는 단위공정중에서, 하부배선을 형성하기 위한 화학적 기계적 연마공정(Chemical Mechanical Polishing; CMP)과, 하부배선과 상부배선 간의 접촉부위를 전처리세정(Precleaning)하는 듀얼 주파수 식각공정(Dual frequence etch)을 진행할 때, 층간절연막의 표면과 듀얼 다마신 패턴(즉, 비아홀과 트렌치를 포함) 내의 측벽(Side wall)에 하부배선의 잔류물, 예컨대 하부배선을 구리(Cu)로 형성할 경우 구리 불순물(Contaminant) 등이 잔재하게 된다. 이러한, 구리 불순물은 반도체 소자의 누설전류(Leakage) 특성을 열화시킬 수 있으므로, 신뢰성 있는 반도체 소자를 제조하기 위해서는 효과적인 공정제어가 필수 불가결한 문제로 부각되고 있다. 더구나, 최근에는 반도체 소자의 층간절연막들이 조밀한(Dense) SiO2 계열의 박막에서 다공질을 갖는 저유전율 박막으로 교체됨에 따라 구리 불순물에 의한 반도체 소자의 신뢰성 열화와 같은 문제들은 더욱 더 중요하게 되었다. 이에 따라 상기와 같은 문제들을 해결하기 위하여 세정공정과 확산방지막 공정이 다층 배선 제조공정에 있어서 큰 이슈(Issue)로 부각되고 있다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 구리 불순물에 의한 오염문제와, 듀얼 다마신 패턴 내의 구리 재증착에 따른 배선들(Line to line leakage) 간의 누설전류를 방지하여 반도체 소자의 신뢰성을 향상시키는데 데 그 목적이 있다.
또한, 본 발명은 다층 배선 제조공정시 전체 유전율의 증가로 인한 RC 지연의 증가를 방지하는데 다른 목적이 있다.
또한, 본 발명은 다층 배선 형성공정시 비아홀 내에서 발생하는 보이드를 방지하여 비아홀의 수율저하를 억제하는데 또 다른 목적이 있다.
또한, 본 발명은 비아홀의 수율저하를 억제하는 동시에 구리 원자의 확산을 방지하여 구리 배선의 수율을 향상시키는데 또 다른 목적이 있다.
또한, 본 발명은 종래의 아르곤(Ar) 스퍼터링 공정시 구리 원자가 비아홀의 내측벽에 재증착되는 것을 방지하여 후속 열공정에 의한 구리 침투를 방지하는데 또 다른 목적이 있다.
본 발명에서는, 하부층이 형성된 반도체 기판 상에 하부배선을 형성하는 단계와, 습식세정공정을 실시하여, 전체 구조 상부에 잔재하는 불순물을 제거하고, 노출되는 상기 하부배선의 일부를 식각하여 제거하는 단계와, 선택적 성장공정을 실시하여, 상기 습식세정공정에서 식각된 상기 하부배선의 식각부위에 희생 배리어층을 형성하는 단계와, 전체 구조 상부에 층간 절연막을 형성하는 단계와, 듀얼 다마신 공정을 통해, 상기 희생 배리어층이 노출되도록 상기 층간 절연막을 식각하여 듀얼 다마신 패턴을 형성하는 단계와, 상기 희생 배리어층의 일부를 식각하여, 식각된 희생 배리어층의 물질이 상기 듀얼 다마신 패턴의 하측의 내측벽에 재증착되도록, 노출되는 상기 희생 배리어층에 대해 아르곤 스퍼터공정을 실시하는 단계와, 상기 듀얼 다마신 패턴을 매립하도록 전기도금막을 증착한 후, 평탄화 공정을 실시하여 상부배선을 형성하는 단계를 포함하는 다층 배선 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭하며, 중복되는 요소에 대해서는 설명을 생략하기로 한다.
도 1 내지 도 10은 본 발명의 바람직한 실시예에 따른 다층 배선 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 소정의 하부층(미도시)이 형성된 반도체 기판(102) 상에 저유전율 절연막으로, 예컨대 탄소나 혹은 불소함유 저유전 실리콘 산화물 등을 이용하여 절연막(이하, '제1 층간절연막'이라 함)(104)을 증착한다. 예컨대, 상기 하부층은 배선층, 절연층 및 베리어층 중 어느 하나의 층이거나, 이 층들이 적어도 2개 이상 적층된 구조로 이루어질 수도 있다.
이어서, 상기 제1 층간절연막(104) 상에 제1 층간절연막(104)이 노출되지 않도록 조밀한(Dense) 박막을 이용하여 하드마스크(Hard mask)(이하, '제1 하드마스크'라 함)(106)을 형성한다. 제1 하드마스크(106)는 후속 제2 층간절연막(114)(도 5참조)과의 접착력을 고려하고, 후속 H2 플라즈마 처리(H2 Plasma treatment)(도 3참조)에 기인된 저유전 제1 층간절연막(104)의 열화를 막기 위하여 H2에 대해 패시베이션(Passivation) 능력이 있는 박막을 선택한다.
이어서, 전체 구조 상부에 포토레지스트(Photoresist)를 도포하고, 포토 마스크(Photo mask)를 이용한 노광공정 및 현상공정을 실시하여 포토레지스트 패턴(미도시)을 형성한다. 그런 다음에, 이 포토레지스트 패턴을 마스크로 이용한 식각공정을 실시하여, 제1 층간절연막(104)을 식각하여 상기 하부층이 노출되도록 콘택홀(미도시) 또는, 듀얼 다마신 공정 및 싱글 다마신 공정중 어느 하나를 이용하여 형성된 다마신 패턴을 형성한다. 그런 다음에, 스트립 공정(Strip)을 실시하여 포토레지스트 패턴을 제거한다.
이어서, 상기 콘택홀의 내부면(즉, 내측면과 하부면을 포함)을 포함한 전체 구조 상부에 구리(Cu)의 확산을 방지하는 기능을 가지는 배리어층(Barrier layer; 108)(이하, '제1 배리어층'이라 함)을 증착한다. 예컨대, 제1 배리어층(108)은 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co 및 CoSi2중 어느 하나의 물질로 형성한다.
이어서, 상기 제1 배리어층(108) 상에 시드층(Seed layer; 미도시)(이하, '제1 시드층'이라 함)을 증착한다. 예컨대, 제1 시드층으로는 Cu, Pt(Platinum), Pd(Palladium), Ru(Rubidium), St(Strontium), Rh(Rhadium) 및 Co(Cobalt)중 어느 하나의 물질을 사용한다.
이어서, 상기 콘택홀이 매립되도록 전체 구조 상부에 전기도금(ElectroPlating; EP) 공정 또는 화학기상증착(Chemical Vapor Deposition; CVD)공정을 실시하여 구리 전기도금막(이하, '제1 전기도금막'이라 함)(미도시)을 증착한다.
이어서, 상기 제1 전기도금막에 대해 어닐링 공정(Annealing) 등과 같은 열처리공정을 실시하여 상기 제1 전기도금막을 결정화한 후, 화학적 기계적 연마(CMP) 공정을 실시하여, 제1 하드마스크(106) 상에 형성된 제1 배리어층(108) 및 제1 전기도금막을 제거하여 하부배선(110)을 형성한다.
도 2를 참조하면, 상기 제1 하드마스크(106)의 상부표면에 잔재하는 구리 불순물(도 11참조)을 제거하고, 하부배선(110)을 일정 두께만큼 식각하기 위하여, 도 11과 같이 습식세정공정을 실시한다.
도 11에 도시된 바와 같이, 상기 습식세정공정은 질산계 식각용액(300)이 채워진 세정조(200) 내로 웨이퍼(즉, 하부배선이 형성된 반도체 기판)를 담구어 세정을 실시한다. 상기 질산계 식각용액(300)으로는 HNO3, HF 및 H2O가 2:1:10의 혼합비로 혼합된 혼합액을 이용하거나, HF와 H2O가 1:10의 혼합비로 혼합된 혼합액과 HNO3와 H2O가 1:5의 혼합비로 혼합된 혼합액을 순차적으로 이용한다. 예컨대, 상기 습식세정공정은, HNO3, HF 및 H2O가 2:1:10의 혼합비로 혼합된 혼합액이 채워진 세정조(200) 내로 웨이퍼를 담구어 세정을 실시하거나, HF와 H2O가 1:10의 혼합비로 혼합된 혼합액이 채워진 세정조(200) 내로 웨이퍼를 담구어 1차 세정을 실시한 후, 다시 웨이퍼를 HNO3와 H2O가 1:5의 혼합비로 혼합된 혼합액이 채워진 세정조(200)에 담구어 2차 세정을 실시한다.
상기에서 설명한 습식세정공정을 통해, 도시된 'A' 부위와 같이 하부배선(110)의 상부중 일부가 소정 두께만큼 식각되어 제거된다. 바람직하게는, 하부배선(110)의 상부가 50 내지 100Å 정도 식각되어 제거되도록 세정공정을 진행하는 것이 바람직하다.
도 3을 참조하면, 노출에 의해 상기 하부배선(110)의 상부 표면에 잔재하는 구리 산화막(CuO)을 제거하는 한편, 전체 구조 상에 잔재하는 오염물질과 파티클(Particle)과 같은 불필요 물질 등을 제거하기 위하여 H2를 이용한 플라즈마 처리를 이용한 전처리세정공정을 실시한다.
도 4를 참조하면, 상기 전처리세정공정이 이루어진 챔버 내에서 인-시튜(In-situ)로 희생 배리어층(Sacrificial barrier layer; 112)을 하부배선(110) 상에 형성한다.
바람직하게, 희생 배리어층(112)은 도 2에서 이루어진 세정공정에 의해 하부배선(110)의 일부가 식각된 부위에만 형성되는데, 이를 위해 희생 배리어층(112)을 증착하기전에 하부배선(110)이 활성화(Activation)되도록 250 내지 400℃의 온도범위에서 H2나 SiH4 가스를 이용한 표면처리공정을 실시하여 하부배선(110)의 상부를 표면처리한다. 이에 따라, 제1 하드마스크(106)보다 하부배선(110)의 활성화가 촉진되어 후속 선택적 성장공정(Selective growth)시 하부배선(110)에만 희생 배리어층(112)을 형성하는 것이 가능하다.
한편, 희생 배리어층(112)은 상기의 표면처리공정후, 이 표면처리공정이 이루어진 챔버 내에서 인-시튜로, 화학기상증착법(Chemical Vapor Depostion; CVD)을 이용한 선택적 성장공정을 실시한다. 일반적으로, 반도체 공정에서 신뢰성 있게 선택적 배리어층을 형성할 수 있는 방법으로는, CVD를 이용한 텅스텐(W) 계열의 배리어가 가능하다. 이에 따라, 텅스텐을 하부배선(110) 상에서 성장시켜 희생 배리어층(112)을 형성한다. 상기에서 설명한 텅스텐 이외 에도, 선택적 성장공정이 가능한 모든 금속물질에 대하여 사용할 수 있으므로, 여러가지 배리어 적용이 가능하다.
도 5를 참조하면, 전체 구조 상부에 저유전율 절연막으로, 예컨대 실리콘 산화물, 불소 함유 실리콘 산화물 또는 불소 함유 산화물 등을 이용하여 절연막(이하, '제2 층간절연막'이라 함)(114)을 증착한다. 일반적으로, 탄소 또는 불소 함유 실리콘 산화물은 실리콘 산화물보다 낮은 유전율을 가지며, 이러한 유전율은 탄소 나 불소 함유량을 조절하여 그 제어가 가능하다. 이때, 도 2에 도시된 'A' 부위는 희생 배리어층(112)으로 고립(Isolation)되어 있기 때문에 후속 절연막증착시 이 부위에서의 구리 확산을 막기 위한 절연막(예컨대, 유전 배리어)가 필요없으므로, 종래의 공정에서 삽입되던 절역막을 형성할 필요가 없어, 전체 유전율을 감소시킬 수 있다.
한편, 제2 층간절연막(114)은 도시된 바와 같이 전체 유전율을 고려하여 볼때 단일 저유전율 절연막으로 형성하는 것이 가장 바람직하나, 후속 듀얼 다마신 공정을 고려하여 후속 비아홀(118)(도 6참조)을 정의하는 하부 저유전율 절연막과, 후속 트렌치(120)(도 6참조)를 정의하는 상부 저유전율 절연막과, 상기 하부 저유전율 절연막과 상기 상부 저유전율 절연막 사이에 트렌치 형성용 식각정지층(Etch stop layer)을 포함한다.
이어서, 상기 제2 층간절연막(114) 상에 제2 층간절연막(114)이 노출되지 않도록 조밀한 박막을 이용하여 하드마스크(이하, '제2 하드마스크'라 함)(116)를 형성한다. 이때, 제2 하드마스크(116)는 제1 하드마스크(106)와 동일한 물질로 형성한다.
도 6을 참조하면, 듀얼 다마신 공정을 실시하여 제2 하드마스크(116)와 제2 층간절연막(114)을 식각하여 듀얼 다마신 패턴으로 비아홀(118)과 트렌치(120)를 형성한다. 이때, 듀얼 다마신 공정에는, 비아홀(118)을 먼저 형성한 후에 트렌치(120)를 형성하는 선(先)비아방식과, 트렌치(120)를 형성한 후에 비아홀(118)을 형성하는 후(後)비아방식 모두 적용 가능하며, 일반적으로, 하부배선(110)과의 인터페이스를 확실하게 행하기 위해서는 후비아방식보다 선비아방식으로 듀얼 다마신 공정을 진행하는 것이 바람직하다.
도 7를 참조하면, 콘택저항을 감소시키기 위하여 식각공정중에 산화되거나 대기중에 산화된 희생 배리어층(112)에 대해 아르곤(Ar+)을 이용한 아르곤 스퍼터공정을 실시한다. 이 아르곤 스퍼터공정에 의해, 희생 배리어층(112)의 일부가 식각되며, 이렇게 식각되는 일부 희생 배리어층(112)의 물질은 비아홀(118)의 내측벽(Inner side wall)(B 부위)에 재증착(Redeposition)되어 비아홀(118)의 보호막으로 기능하게 된다. 이와 같은 방법을 통하여 종래에서 발생되던 구리의 비아홀 측벽 증착에 기인된 소자열화를 방지할 수 있을 뿐만 아니라, 희생 배리어층(112)의 두께를 목표치 두께로 조절하는 것이 가능하므로, 콘택영역에서의 절연막 열화와 저항값의 증가를 최소화할 수 있다.
도 8을 참조하면, 상기 비아홀(118)과 트렌치(120)의 내부면(즉, 내측면과 하부면을 포함)을 포함한 전체 구조 상부에 구리(Cu)의 확산을 방지하는 기능을 가지는 배리어층(122)(이하, '제2 배리어층'이라 함)을 증착한다. 예컨대, 제2 배리어층(122)은 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, Co 및 CoSi2중 어느 하나의 물질로 형성한다.
이어서, 상기 제2 배리어층(122) 상에 시드층(124)(이하, '제2 시드층'이라 함)을 증착한다. 예컨대, 제2 시드층(124)으로는 Cu, Pt(Platinum), Pd(Palladium), Ru(Rubidium), St(Strontium), Rh(Rhadium) 및 Co(Cobalt)중 어느 하나의 물질을 사용한다.
도 9를 참조하면, 상기 비아홀(118)과 트렌치(120)가 매립되도록 전체 구조 상부에 전기도금공정을 실시하여 구리 전기도금막(이하, '제2 전기도금막'이라 함)(126)을 증착한 후, 어닐링 공정과 같은 열처리공정을 실시하여 상기 제2 전기도금막(126)을 결정화한다.
도 10을 참조하면, 상기 제2 전기도금막(126)에 대해 화학적 기계적 연마공정(CMP)을 실시하여, 제2 층간절연막(114) 상에 증착된 제2 전기도금막(126), 제2 시드층(124) 및 제2 배리어층(122)을 순차적으로 제거하여 상부배선(128)을 형성한다.
이후, 상기에서 설명한 공정을 반복적으로 실시하여 다층 배선을 형성하는 것이 가능하다. 또한, 상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에서는 상부배선을 형성하기전에 하부배선 상에 희생 배리어층을 형성함으로써, 종래의 유전 배리어(Dielectric barrier)로 사용되던 절연막을 줄일 수 있어 절연체의 전체 유전율을 감소시킬 수 있으며, 전처리세정시 콘택영역에 자기정렬 배리어를 형성할 수 있으므로 콘택부위의 측벽확산을 방지할 수 있다.
또한, 본 발명에서는 상기의 희생 배리어층을 형성하여 종래의 기술에서 비아홀의 오정렬(Mis-aligned)에 의해 하부배선의 식각을 미연해 방지함으로써, 하부배선의 식각으로 인해 하부배선의 물질이 층간절연막에 재증착됨에 따라 발생하는 층간절연막의 절연특성의 열화를 방지할 수 있다.
또한, 본 발명에서는 상기의 희생 배리어층을 형성하기전에 하부배선에 대해세정공정을 실시하여 하부배선의 상부 표면 및 제1 층간절연막의 상부 표면에 잔재하는 구리 불순물을 제거함으로써, 상/하부배선 간에 발생하는 누설전류를 감소시킬 수 있다.
또한, 본 발명에서는 하부배선의 상부중 일부를 소정 두께만큼 식각하고, 선택적 식각공정을 실시하여 하부배선의 식각 부위에 희생 배리어층을 선택적으로 형성함으로써, 추가적인 포토리소그래피 공정 및 식각공정이 필요없다.
또한, 본 발명에서는 상기의 희생 배리어층을 형성하기전에 하부배선에 대하여 H2 플라즈마처리를 실시함으로써, 하부배선과 희생 배리어층 간의 계면특성을 향상시킬 수 있다.
또한, 본 발명에서는 듀얼 다마신 공정후 아르곤 스퍼터공정을 통해 상기의 희생 배리어층을 식각하여 상기 희생 배리어층의 두께를 얇게 함으로써, 전체 유전율을 감소시킬 수 있다.
또한, 본 발명에서는 상기의 아르곤 스퍼터공정을 통해 상기의 희생 배리어층을 식각하는 동시에, 식각된 희생 배리어층을 이루는 물질을 비아홀의 내측벽에 재증착함으로써, 비아홀 내에서의 배리어층의 스텝 커버리지(Step coverage)를 개선시킬 수 있다.
또한, 본 발명에서는 상기 비아홀 내의 스텝 커버리지의 개선으로 인해, 전기도금을 이용한 증착공정시 전기도금막의 갭 필 능력(Gap fill capability)를 개선시킬 수 있다.
도 1 내지 도 10은 본 발명의 바람직한 실시예에 따른 다층 배선 재조방법을 설명하기 위하여 도시한 단면도들이다.
도 11은 본 발명의 바람직한 실시예에 따른 습식세정공정을 설명하기 위하여 도시한 도면이다.
〈도면의 주요 부분에 대한 부호의 설명〉
102 : 반도체 기판 104 : 제1 층간절연막
106 : 제1 하드마스크 108 : 제1 배리어층
110 : 제1 전기도금막 112 : 희생 배리어층
114 : 제2 층간절연막 116 : 제2 하드마스크
118 : 비아홀 120 : 트렌치
122 : 제2 배리어층 124 : 제2 시드층
126 : 제2 전기도금막 128 : 상부배선

Claims (8)

  1. (a) 하부층이 형성된 반도체 기판 상에 하부배선을 형성하는 단계;
    (b) 습식세정공정을 실시하여, 전체 구조 상부에 잔재하는 불순물을 제거하고, 노출되는 상기 하부배선의 일부를 식각하여 제거하는 단계;
    (c) 선택적 성장공정을 실시하여, 상기 (b)단계에서 식각된 상기 하부배선의 식각부위에 희생 배리어층을 형성하는 단계;
    (d) 전체 구조 상부에 층간 절연막을 형성하는 단계;
    (e) 듀얼 다마신 공정을 통해, 상기 희생 배리어층이 노출되도록 상기 층간 절연막을 식각하여 듀얼 다마신 패턴을 형성하는 단계;
    (f) 상기 (e)단계 후, 상기 희생 배리어층의 일부를 식각하여, 식각된 희생 배리어층의 물질이 상기 듀얼 다마신 패턴의 하측의 내측벽에 재증착되도록, 노출되는 상기 희생 배리어층에 대해 아르곤 스퍼터공정을 실시하는 단계; 및
    (g) 상기 듀얼 다마신 패턴을 매립하도록 전기도금막을 증착한 후, 평탄화 공정을 실시하여 상부배선을 형성하는 단계를 포함하는 것을 특징으로 하는 다층 배선 제조방법.
  2. 제 1 항에 있어서,
    상기 (c)단계전에, 상기 희생 배리어층이 형성되는 상기 하부배선을 활성화시키기 위하여, 상기 하부배선의 상부를 표면처리하는 단계를 더 포함하는 것을 특징으로 하는 다층 배선 제조방법.
  3. 제 2 항에 있어서,
    상기 표면처리는, 250 내지 400℃의 온도범위에서 H2나 SiH4 가스를 이용하여 실시하는 것을 특징으로 하는 다층 배선 제조방법.
  4. 제 2 항에 있어서,
    상기 선택적 성장공정은, 화학기상증착법을 이용하여 실시하는 것을 특징으로 하는 다층 배선 제조방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 표면처리와 상기 선택적 성장공정은 동일 챔버 내에서 인 시튜로 실시하는 것을 특징으로 하는 다층 배선 제조방법.
  6. 제 1 항에 있어서,
    상기 희생 배리어층은, 텅스텐으로 형성하는 것을 특징으로 하는 다층 배선 제조방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 하부배선 및 상부배선은, 구리 배선인 것을 특징으로 하는 다층 배선 제조방법.
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8043484B1 (en) 2001-03-13 2011-10-25 Novellus Systems, Inc. Methods and apparatus for resputtering process that improves barrier coverage
US6764940B1 (en) 2001-03-13 2004-07-20 Novellus Systems, Inc. Method for depositing a diffusion barrier for copper interconnect applications
US7186648B1 (en) 2001-03-13 2007-03-06 Novellus Systems, Inc. Barrier first method for single damascene trench applications
US7781327B1 (en) * 2001-03-13 2010-08-24 Novellus Systems, Inc. Resputtering process for eliminating dielectric damage
US7842605B1 (en) 2003-04-11 2010-11-30 Novellus Systems, Inc. Atomic layer profiling of diffusion barrier and metal seed layers
US8298933B2 (en) 2003-04-11 2012-10-30 Novellus Systems, Inc. Conformal films on semiconductor substrates
US20050176237A1 (en) * 2004-02-05 2005-08-11 Standaert Theodorus E. In-situ liner formation during reactive ion etch
KR101068126B1 (ko) * 2004-06-14 2011-09-28 매그나칩 반도체 유한회사 반도체 소자의 금속 배선 형성 방법
US7282802B2 (en) * 2004-10-14 2007-10-16 International Business Machines Corporation Modified via bottom structure for reliability enhancement
US8293646B2 (en) * 2004-11-08 2012-10-23 Hitachi Kokusai Electric Inc. Semiconductor device manufacturing method and substrate processing apparatus
KR100690881B1 (ko) * 2005-02-05 2007-03-09 삼성전자주식회사 미세 전자 소자의 듀얼 다마신 배선의 제조 방법 및 이에의해 제조된 듀얼 다마신 배선을 구비하는 미세 전자 소자
US7846832B2 (en) * 2005-07-07 2010-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication method thereof
US7737556B2 (en) * 2005-09-30 2010-06-15 Taiwan Semiconductor Manufacturing Co., Ltd Encapsulated damascene with improved overlayer adhesion
US20070082477A1 (en) * 2005-10-06 2007-04-12 Applied Materials, Inc. Integrated circuit fabricating techniques employing sacrificial liners
US20070099417A1 (en) 2005-10-28 2007-05-03 Applied Materials, Inc. Adhesion and minimizing oxidation on electroless CO alloy films for integration with low K inter-metal dielectric and etch stop
KR100729126B1 (ko) * 2005-11-15 2007-06-14 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 및 그 형성 방법
KR100744248B1 (ko) * 2005-12-28 2007-07-30 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100720487B1 (ko) * 2005-12-28 2007-05-22 동부일렉트로닉스 주식회사 다마신 공정을 이용한 구리 금속 배선의 형성 방법
US7435674B2 (en) * 2006-03-27 2008-10-14 International Business Machines Corporation Dielectric interconnect structures and methods for forming the same
US7855147B1 (en) 2006-06-22 2010-12-21 Novellus Systems, Inc. Methods and apparatus for engineering an interface between a diffusion barrier layer and a seed layer
US7645696B1 (en) 2006-06-22 2010-01-12 Novellus Systems, Inc. Deposition of thin continuous PVD seed layers having improved adhesion to the barrier layer
US7510634B1 (en) 2006-11-10 2009-03-31 Novellus Systems, Inc. Apparatus and methods for deposition and/or etch selectivity
US7682966B1 (en) 2007-02-01 2010-03-23 Novellus Systems, Inc. Multistep method of depositing metal seed layers
US7922880B1 (en) 2007-05-24 2011-04-12 Novellus Systems, Inc. Method and apparatus for increasing local plasma density in magnetically confined plasma
US7897516B1 (en) 2007-05-24 2011-03-01 Novellus Systems, Inc. Use of ultra-high magnetic fields in resputter and plasma etching
JP2009027048A (ja) * 2007-07-23 2009-02-05 Panasonic Corp 半導体装置の製造方法
KR100881517B1 (ko) * 2007-07-25 2009-02-05 주식회사 동부하이텍 반도체 소자의 구리배선 형성 방법
US7659197B1 (en) 2007-09-21 2010-02-09 Novellus Systems, Inc. Selective resputtering of metal seed layers
KR101231019B1 (ko) * 2007-12-18 2013-02-07 양병춘 집적회로장치 제조방법
US8703605B2 (en) * 2007-12-18 2014-04-22 Byung Chun Yang High yield and high throughput method for the manufacture of integrated circuit devices of improved integrity, performance and reliability
KR100924865B1 (ko) * 2007-12-27 2009-11-02 주식회사 동부하이텍 반도체 소자의 금속배선 형성방법
US20090179328A1 (en) * 2008-01-14 2009-07-16 International Business Machines Corporation Barrier sequence for use in copper interconnect metallization
US8017523B1 (en) 2008-05-16 2011-09-13 Novellus Systems, Inc. Deposition of doped copper seed layers having improved reliability
CN102270571B (zh) * 2011-08-26 2016-03-30 上海华虹宏力半导体制造有限公司 半导体器件的制作方法
JP2014236192A (ja) * 2013-06-05 2014-12-15 東京エレクトロン株式会社 酸化マンガン膜の形成方法
US20150235953A1 (en) * 2014-02-14 2015-08-20 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9859156B2 (en) * 2015-12-30 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure with sidewall dielectric protection layer
US11398406B2 (en) * 2018-09-28 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Selective deposition of metal barrier in damascene processes
CN113380693A (zh) * 2020-03-10 2021-09-10 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000019498A1 (en) * 1998-10-01 2000-04-06 Applied Materials, Inc. In situ deposition of low k si carbide barrier layer, etch stop, and anti-reflective coating for damascene applications
US6100184A (en) * 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
JP2000269213A (ja) * 1999-03-18 2000-09-29 Toshiba Corp 半導体装置の製造方法
JP2000299293A (ja) * 1999-03-29 2000-10-24 Chartered Semiconductor Mfg Ltd デュアルダマシン法により半導体デバイスに導電性コンタクトを形成する方法
JP2001156073A (ja) * 1999-11-15 2001-06-08 Chartered Semiconductor Mfg Ltd ビア又はデュアルダマシン構造の側壁の銅汚染を防止する方法
JP2001284449A (ja) * 2000-03-31 2001-10-12 Sony Corp 半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6465345B1 (en) 1999-05-28 2002-10-15 Advanced Micro Devices, Inc. Prevention of inter-channel current leakage in semiconductors
US6436302B1 (en) 1999-08-23 2002-08-20 Applied Materials, Inc. Post CU CMP polishing for reduced defects
KR100367734B1 (ko) * 2000-01-27 2003-01-10 주식회사 하이닉스반도체 반도체 소자의 배선형성 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100184A (en) * 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
WO2000019498A1 (en) * 1998-10-01 2000-04-06 Applied Materials, Inc. In situ deposition of low k si carbide barrier layer, etch stop, and anti-reflective coating for damascene applications
JP2000269213A (ja) * 1999-03-18 2000-09-29 Toshiba Corp 半導体装置の製造方法
JP2000299293A (ja) * 1999-03-29 2000-10-24 Chartered Semiconductor Mfg Ltd デュアルダマシン法により半導体デバイスに導電性コンタクトを形成する方法
JP2001156073A (ja) * 1999-11-15 2001-06-08 Chartered Semiconductor Mfg Ltd ビア又はデュアルダマシン構造の側壁の銅汚染を防止する方法
JP2001284449A (ja) * 2000-03-31 2001-10-12 Sony Corp 半導体装置の製造方法

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US6656841B1 (en) 2003-12-02
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TWI234846B (en) 2005-06-21
CN1258216C (zh) 2006-05-31

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