JP4122792B2 - 半導体素子の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、多層配線構造の半導体素子の製造方法に関する。
【0002】
【従来の技術】
近年のLSIの高集積化に伴い、より高速化と高い信頼性とを得られる配線材料が求められるようになってきている。そこで、従来のAl合金配線と比較して電気抵抗が約3分の2程度であり、より高いエレクトロマイグレーション(EM)耐性が期待されるCu配線の実用化が重要視されている。
【0003】
トランジスタ形成プロセス(フロントエンド)後の多層配線プロセス(バックエンド)においてCu配線を形成する際に、一般的にCuはドライエッチングが容易ではない為に、ダマシン法を用いてCu配線を形成する。図7は従来のデュアルダマシン構造による半導体素子を模式的に示した図であり、半導体素子基板上に保護膜1が形成され、保護膜1上に層間絶縁膜2,キャップ層5,層間絶縁膜6,キャップ層7および層間絶縁膜8が積層され、層間絶縁膜2,8にはそれぞれ第1配線層4と第2配線層12が形成され、層間絶縁膜6にはビアホールが形成され、第1配線層4と層間絶縁膜2との間にはバリアメタル3が形成され、ビアホールのCuおよび第2配線層12と層間絶縁膜6,8との間にはバリアメタル11が形成されている。また、第1配線層4とビアホール底部の間にもバリアメタル11が存在している。
【0004】
図7に示した従来のデュアルダマシン構造による半導体素子の形成は以下のような手順で行われる。半導体素子基板上にCuの拡散を防止するための保護膜を形成し、保護膜の上に層間絶縁膜を積層し、層間絶縁膜に配線パターンの溝(トレンチ)を形成し、層間絶縁膜へのCu拡散を防止するためのバリアメタルを保護膜および層間絶縁膜の全面に成膜し、その後トレンチにCuを埋め込んで第1層配線を形成する。その後、第1層配線上にキャップ層と層間絶縁を交互に積層し、ビアホールとトレンチを形成した後にビアホールおよびトレンチの側壁にバリアメタルを成膜し、ビアホールおよびトレンチにCuを埋め込んで余剰Cuを除去する。
【0005】
【発明が解決しようとする課題】
しかしながら、上述した従来のデュアルダマシン法で形成されるCu配線においては、第1配線層4と第2配線層12はビアホールの底部で異種金属であるバリアメタル11を介して接合される。したがって、電流を流したときのエレクトロマイグレーションによるCu原子の流れが、バリアメタル11によって遮られるために不連続なものとなってしまう。配線に電流を流したときにエレクトロマイグレーションによってボイドが発生するメカニズムは、配線に高い電流密度の電流が流れると、金属原子はエレクトロンウィンドフォースにより力を受け、その結果、金属原子は電子の流れる方向に拡散し、カソード側にボイドを形成すると考えられている。
【0006】
例えば図7に示すように、第2配線層12からビアホールを通って第1配線層4に電子e−が流れ出す場合、ビアホールの底部にあるバリアメタル11と第1配線層4のCu界面下に、Cu原子の過剰な移動による欠陥(ボイド)13が生成されることが知られている。このボイド13はCu配線におけるエレクトロマイグレーション耐性低下の問題を引き起こすこととなる。
【0007】
また、通常バリアメタルとして使われる金属はCuに比べ抵抗が高いため、ビアホール底部のバリアメタルの存在によってビア抵抗が増大してしまう。また同様に、バリアメタルを成膜することによって、トレンチ内のCu膜厚が薄くなるため、実効的な配線抵抗は増大してしまう。しかし、バリアメタルは絶縁層へのCu原子の拡散を抑制するため、また、絶縁層とCu膜との密着性を向上するため、Cuの埋め込み性を向上するため等の目的で成膜されており、通常の形成方法においては必須であり、バリアメタルの成膜を削除することは困難である。
【0008】
本発明は、このような配線層にCuを用いる場合に要求されるバリアメタルの特性を活かしながらも、エレクトロマイグレーション耐性の劣化を抑制することや、ビア抵抗の低減を図ることができる半導体素子の製造方法を提供することを課題とする。
【0009】
【課題を解決するための手段】
上述の課題を達成するために、本発明の半導体素子の製造方法では、半導体素子基板上に層間絶縁膜を形成する工程と、半導体素子基板上の層間絶縁膜に第1配線用の溝を形成する工程と、第1配線用の溝に配線金属を埋め込むことにより、第1配線層を形成する工程と、半導体素子基板上の層間絶縁膜及び第1配線層上に層間絶縁膜を積層する工程と、第1配線層上の層間絶縁膜にビアホールおよび第2配線層用の溝を形成する工程と、ビアホールおよび第2配線層用の溝の側壁部分にのみ、化学気相成長法によりバリアメタルを選択的に成膜する工程と、ビアホールおよび第2配線層用の溝に配線金属を埋め込む工程とを備え、バリアメタルを選択的に成膜する工程は、第1配線層上にバリアメタルの成膜が始まるまでの時間t1が、ビアホールおよび第2配線層用の溝の側壁部分にバリアメタルの成膜が始まるまでの時間t2よりも遅い条件において化学気相成長法による成膜を行うことを特徴とする。
【0010】
ビアホール底部にバリアメタルを成膜せず、ビアホールと溝の側壁部分へのみバリアメタル成膜を行うことで、層間絶縁膜への配線金属の拡散を防止しすることができる。それと同時に、第1配線層とビアプラグの間にはバリアメタルを形成せず、第1配線層とビアプラグとの直接接続を行うことができるため、簡便に本願発明のエレクトロマイグレーション耐性に優れた半導体素子を製造することができる。
【0012】
【発明の実施の形態】
以下、本発明を適用したデュアルダマシン構造の半導体素子の製造方法について、図面を参照しながら詳細に説明する。図1は本願発明の製造方法に係わる半導体素子を模式的に示した図であり、半導体素子基板に保護膜1,層間絶縁膜2,キャップ層5,層間絶縁膜6,キャップ層7および層間絶縁膜8が積層され、層間絶縁膜2に形成された第1配線層4と層間絶縁膜8に形成された第2配線層12がビアプラグ14によって電気的に接続されている。また、第1配線層4,第2配線層12,ビアプラグ14はCuで形成されており、層間絶縁膜2,層間絶縁膜6,層間絶縁膜8とCuの間には、Cuの拡散を防止するためのバリアメタル11が成膜されている。第1配線層4とビアプラグ14との間にはバリアメタル11が存在しないため、第1配線層4と第2配線層12とビアプラグ14を形成しているCuは直接接続している。
【0013】
上述した本願発明の製造方法に係わる半導体素子では、図2に示すように、第1配線層4および第2配線層12およびビアプラグ14のCuが、異種金属であるバリアメタル11によって遮断されておらず、結晶が連続した状態でCuの接合がなされている構造であり、ビアホール9底部にバリアメタル11が無い。そのため、第2配線層12からビアプラグ14を通って第1配線層4に電子e−が流れ出す場合、エレクトロマイグレーションによってCu原子が移動したとしても、Cuの結晶が連続した状態であるためにCu原子の不連続発生が抑制されて、ビアプラグ14のCuと第1配線層4のCu接合部分においてボイドが発生することが無くなり、エレクトロマイグレーション耐性が向上する。また、ビアホール9底部にバリアメタル11が存在しないことによって、ビア抵抗の増大を抑制することができる。
【0014】
またビアホール9底部にバリアメタル11が完全に無いほうが望ましいが、図3に示したように、ビアプラグ14と第1配線層4との間でCu原子が移動できるように、部分的にビアプラグ14のCuと第1配線層4のCuとが接合されている状態となるよう、第1配線層4とビアプラグ14との間に部分的にバリアメタル11が形成されていてもよい。
【0015】
さらに図示しないが、第1配線層4とビアプラグ14との間の全面にバリアメタル11が形成されていたとしても、第1配線層4とビアプラグ14との間でCu原子の拡散が生じる程度の非常に薄い膜としてバリアメタル11を形成てもよい。つまり、第1配線層4とビアプラグ14との間でCu原子の移動がおこる状態を確保していることで、ビアプラグ14と第1配線層4のCu接合部分においてボイドが発生することを抑制でき、エレクトロマイグレーション耐性が向上する。
【0016】
図4は本願発明のデュアルダマシン構造の半導体素子を製造する工程を示したものである。半導体素子基板上にトランジスタとのコンタクトホール形成が終了したのち、Cuの拡散を防止するためにSiN等で保護膜1を形成し、保護膜1の上にSiOC等の層間絶縁膜2を積層し、層間絶縁膜2上にフォトリソグラフィで配線パターンの溝(トレンチ)をレジストで形成して、ドライエッチングで層間絶縁膜2および保護膜1を除去する。その後、層間絶縁膜2へのCu拡散を防止するためにWN等のバリアメタル3を、CVD(Chemical Vapor Deposition)装置によって保護膜1および層間絶縁膜2の全面に成膜する(図4a)。
【0017】
Cu電解めっきでCu成長を行うために、バリアメタル3上の全面にCuシードを薄く形成し、電解めっきでCuを成長させてCu膜を溝の中に埋め込み、その後に絶縁膜上の余剰Cu膜をCMP(Chemical Mechanical Polishing:化学的機械的研磨)などを用いて除去する。その際、層間絶縁膜2上のバリアメタル3も化学的機械的研磨により除去する。これで第1層配線4の形成が完了する(図4b)。
【0018】
第1層配線4上にSiC等の膜であるキャップ層5、キャップ層5の上にビアホール深さ分のSiOC等による層間絶縁膜6、層間絶縁膜6の上にSiC等の膜であるキャップ層7、キャップ層7の上に配線厚さ分のSiOC等による層間絶縁膜8を積層する(図4c)。
【0019】
フォトリソグラフィでビアホール形状以外の部分をレジストでパターニングし、ドライエッチングでビアホール9を形成する。このとき、第1層配線4の上に形成したキャップ層5は、エッチングにより除去せずにおく(図4d)。
【0020】
次に、フォトリソグラフィで配線形状以外の部分をレジストでパターニングし、ドライエッチングを行って、層間絶縁膜8内にビアホール9とトレンチ10(図中矢印領域)が形成される。このとき、ビアホール9はすでに底まで削り込まれているが、第1層配線4上に形成されているキャップ層5によってビアホール9の底が保護されている。その後、ビアホール9の底部にあるキャップ層5とトレンチ10の周りに残っているキャップ層7をエッチングで除去し、ビアホール9底部に第1配線層4のCuがビアホール9に露出した状態の構造が形成される(図4e)。
【0021】
上述した図4dから図4eでは、ビアホール9の形成をトレンチ10の形成よりも先に行う場合を示したが、トレンチ10の形成をした後にビアホール9を形成する手順により構造を形成しても構わない。その後、層間絶縁膜8上と、ビアホール9およびトレンチ10の側壁部分にCVD装置でWN等のバリアメタル11を形成する。
【0022】
このとき、ビアホール11底部には第1配線層4のCuが露出しており、ビアホール9側壁部には層間絶縁膜6,8やキャップ層5,7などの絶縁材料が露出している。層間絶縁膜6,8やキャップ層5,7などの絶縁膜上とCuとでは、CVDによる成膜の際にガス吸着及び解離確率が異なるので、第1配線層4のCu上にバリアメタル11であるWNの成膜が始まるまでの時間t1が、層間絶縁膜6,8やキャップ層5,7などの絶縁膜上全面にWNの成膜が始まるまでの時間t2よりも遅い条件で成膜を行う。特に、t1時間までに、層間絶縁膜6,8やキャップ層5,7などの絶縁膜上にはWNが30Å以上成膜されている条件とする。その結果、ビアホール9底部の第1配線層4であるCu上にはWNは成膜されず、それ以外のビアホール9側壁部分の層間絶縁膜6,8やキャップ層5,7などの絶縁膜には30Å以上のWN膜が成膜される(図4f)。
【0023】
その後、Cuを電解めっき成長させるためのCuシードをバリアメタル11の上にPVD(Physical Vapor Deposition)により形成し、Cu電解めっき装置を用いてビアホール9およびトレンチ10内部でCuを成長させて、ビアホール9にCuを埋め込んでビアプラグ14を形成すると同時に、トレンチ10にCuを埋め込んで第2配線層12を形成する。層間絶縁膜8上に成長した余分なCuとバリアメタル11を化学的機械的研磨により除去し、平坦化すると本願発明の製造方法に係わる半導体素子が形成される(図4g)。これにより、第1配線層4および第2配線層12およびビアプラグ14のCuが、バリアメタル11によって遮断されておらず、結晶が連続した状態でCuの接合がなされている構造の半導体素子が得られた。以下、同様のプロセスを繰り返すことによりCu多層配線が完了する。
【0024】
上記の説明では、Cu配線のバリアメタル3,11をWN膜としているが、層間絶縁膜2,6,8へのCuの拡散を防止するための材質であればよく、Ta、TaN、W、WSiN、Ti、TiN及びTiSiN等でも構わない。また、層間絶縁膜2,6,8をSiOCとしているが、SiO2膜、SiOF膜、有機化合物膜など絶縁材料膜ならば膜種は問わない。また、キャップ層5,7をSiCとしているが、SiNで形成してもよい。
【0025】
上記半導体素子製造の一実施例として、バリアメタル11としてのWNの成膜をCVD装置を用いて、プロセス圧力:40Pa、プロセスガス:WF6=7sccm、SiH4=40sccm、NH3=11sccm、Ar=100sccm、基板加熱温度:380℃で行い、ビアホール9側壁部に露出していた層間絶縁膜6,8やキャップ層5,7などの絶縁膜上に、膜厚100ÅのWNを成膜することができた。
【0026】
また、PVDによるCu成膜を、DCパワー:12kW、圧力:0.1Pa、成膜温度:−20℃で行い膜厚150nmのCuを得た。また、電解めっきによるCu埋め込みを、硫酸銅系Cu電解めっき液(EEJA製:MicrofabCu 2000 シリーズ(商品名))を用いて、めっき電流値:2.83A、めっき液温度:18℃で行い、膜厚1.5μmのCuを得た。また、層間絶縁膜8上に成長したCuとバリアメタル11の化学的機械的研磨による研磨を、研磨圧力:100g/cm2、回転数:30rpm、回転パッド:不織布と独立発泡体の積層、スラリー:H2O2を添加したアルミナ含有スラリー、スラリー流量:100cc/min、温度:25〜30℃の条件で行った。
【0027】
次に、本発明の製造方法に係わるデュアルダマシン構造の半導体素子およびその製造方法の変形例について説明する。図5は本願発明の製造方法に係わる半導体素子を模式的に示した図であり、半導体素子基板に保護膜1,層間絶縁膜2,キャップ層5,層間絶縁膜6,キャップ層7および層間絶縁膜8が積層され、層間絶縁膜2に形成された第1配線層4と層間絶縁膜8に形成された第2配線層12がビアプラグ14によって電気的に接続されている。また、第1配線層4,第2配線層12,ビアプラグ14はCuで形成されており、層間絶縁膜2,層間絶縁膜6,層間絶縁膜8とCuの間には、Cuの拡散を防止するための拡散バリア層15が形成されている。第1配線層4とビアプラグ14との間には拡散バリア層15が存在しないため、第1配線層4と第2配線層12とビアプラグ14を形成しているCuは直接接続している。
【0028】
上述した本願発明の製造方法に係わる半導体素子では、図2に示した例と同様に、第1配線層4および第2配線層12およびビアプラグ14のCuが、拡散バリア層15によって遮断されておらず、結晶がグレイン成長して結晶が連続した状態でCuの接合がなされている構造であり、ビアホール9底部に拡散バリア層15が無い。そのため、第2配線層12からビアプラグ14を通って第1配線層4に電子e−が流れ出す場合、エレクトロマイグレーションによってCu原子が移動したとしても、Cuの結晶が連続した状態であるためにCu原子の不連続発生が抑制されて、ビアプラグ14のCuと第1配線層4のCu接合部分においてボイドが発生することが無くなり、エレクトロマイグレーション耐性が向上する。また、ビアホール9底部に拡散バリア層15が存在しないことによって、ビア抵抗の増大を抑制することができる。
【0029】
またビアホール9底部に拡散バリア層15が完全に無いほうが望ましいが、ビアプラグ14と第1配線層4との間でCu原子移動できるように、部分的にビアプラグ14のCuと第1配線層4のCuとが接合されている状態となるように、図3に示した例と同様に第1配線層4とビアプラグ14との間に部分的に拡散バリア層15が形成されていてもよい。つまり、第1配線層4とビアプラグ14との間でCu原子の移動がおこる状態を確保していることで、ビアプラグ14と第1配線層4のCu接合部分においてボイドが発生することを抑制できる。
【0030】
図6は本願発明の製造方法に係わるデュアルダマシン構造の半導体素子を製造する工程を示したものである。半導体素子基板上にトランジスタとのコンタクトホール形成が終了したのち、Cuの拡散を防止するためにSiN等で保護膜1を形成し、保護膜1の上にSiOC等の層間絶縁膜2を積層し、層間絶縁膜2上にフォトリソグラフィで配線パターンの溝(トレンチ)をレジストで形成して、ドライエッチングで層間絶縁膜2および保護膜1を除去する。その後、層間絶縁膜2へのCu拡散を防止するためにTaN等のバリアメタル3を、CVD(Chemical Vapor Deposition)装置によって保護膜1および層間絶縁膜2の全面に成膜する(図6a)。
【0031】
Cu電解めっきでCu成長を行うために、バリアメタル3上の全面にCuシードを薄く形成し、電解めっきでCuを成長させてCu膜を溝の中に埋め込み、その後に絶縁膜上の余剰Cu膜をCMP(Chemical Mechanical Polishing:化学的機械的研磨)などを用いて除去する。その際、層間絶縁膜2上のバリアメタル3も化学的機械的研磨により除去する。これで第1層配線4の形成が完了する(図6b)。
【0032】
第1層配線4上にSiC等の膜であるキャップ層5、キャップ層5の上にビアホール深さ分のSiOC等による層間絶縁膜6、層間絶縁膜6の上にSiC等の膜であるキャップ層7、キャップ層7の上に配線厚さ分のSiOC等による層間絶縁膜8を積層する(図6c)。
【0033】
フォトリソグラフィでビアホール形状以外の部分をレジストでパターニングし、ドライエッチングでビアホール9を形成する。このとき、第1層配線4の上に形成したキャップ層5は、エッチングにより除去せずにおく(図6d)。
【0034】
次に、フォトリソグラフィで配線形状以外の部分をレジストでパターニングし、ドライエッチングを行って、層間絶縁膜8内にビアホール9とトレンチ10(図中矢印領域)が形成される。このとき、ビアホール9はすでに底まで削り込まれているが、第1層配線4上に形成されているキャップ層5によってビアホール9の底が保護されている(図6e)。
【0035】
上述した図6dから図6eでは、ビアホール9の形成をトレンチ10の形成よりも先に行う場合を示したが、トレンチ10の形成をした後にビアホール9を形成する手順により上述の構造を形成しても構わない。その後、ビアホール9底部に露出しているキャップ層5および層間絶縁膜8上と、ビアホール9およびトレンチ10の側壁部分に、Cuの拡散を防止するための拡散バリア層15をNH3プラズマで窒化処理することで形成する。ビアホール9およびトレンチ10の側壁部分の表面に、Cuの拡散を防止する層を形成することが可能であれば上記の方法に限らない。その後、ビアホール9の底部にあるキャップ層5とトレンチ10の周りに残っているキャップ層7を除去し、ビアホール9底部に第1配線層4のCuがビアホール9に露出した状態の構造が形成される(図6f)。
【0036】
その後、Cuを電解めっき成長させるためのCuシードを拡散バリア層15の上にPVD(Physical Vapor Deposition)により形成し、Cu電解めっき装置を用いてビアホール9およびトレンチ10内部でCuを成長させて、ビアホール9およびトレンチ10にCuを埋め込む。このときバリアメタルを成膜していないため、トレンチ10部分とビアホール9部分の埋め込み性が悪く、埋め込み不良16が生じたとしても構わない。(図6g)。
【0037】
ビアホール9およびトレンチ10にCuを埋め込んだだけの状態では、先に述べたように、バリアメタルを形成していないことに起因して、Cuの埋め込み不良16が発生している可能性がある。そのため、半導体素子基板に高圧力処理を施すことによって、埋め込み不良16をCuで充填して埋め込みを行う。高圧処理を行うと、トレンチ10側からCuが押し込まれる形で、ビアホール9の底部の埋め込み不良16部分にCuが充填され、埋め込み不良16が消滅する。これにより、ビアホール9にCuを埋め込まれてビアプラグ14が形成され、トレンチ10にCuが埋め込まれて第2配線層12が形成された。また高圧処理と同時に熱処理も行われるため、第1配線層4のCuとビアプラグ14のCuが接触した状態でグレイン(結晶粒界)が成長するため、第1配線層4のCuとビアプラグ14のCuが再結晶化して、結晶的に連続したものになる。
【0038】
その後、層間絶縁膜8上に成長した余分なCuと拡散バリア層15を化学的機械的研磨により除去し、平坦化すると本願発明の製造方法に係わる半導体素子が形成される、第1配線層4および第2配線層12およびビアプラグ14のCuが、拡散バリア層15によって遮断されておらず、結晶が連続した状態でCuの接合がなされている構造の半導体素子が得られた(図6h)。以下、同様のプロセスを繰り返すことによりCu多層配線が完了する。
【0039】
上記の説明では、Cu配線のバリアメタル3をTaN膜としているが、層間絶縁膜2,6,8へのCuの拡散を防止するための材質であればよく、Ta、W、WSiN、Ti、TiN及びTiSiN等でも構わない。また、層間絶縁膜2,6,8をSiOCとしているが、SiO2膜、SiOF膜、有機化合物膜など絶縁材料膜ならば膜種は問わない。また、キャップ層5,7をSiCとしているが、SiNで形成してもよい。
【0040】
上記半導体素子の製造の一実施例として、TaNを成膜する際のスパッタを、DCパワー:15kW、プロセス圧力:0.1Pa、プロセスガス:Ar=10sccm、N2=20sccm、基板加熱温度:200度で行い、膜厚200ÅのTaNを得た。また、PVDによるCu成膜を、DCパワー:12kW、圧力:0.1Pa、成膜温度:−20℃で行い、膜厚150nmのCuを得た。また、電解めっきによるCu埋め込みを、硫酸銅系Cu電解めっき液(EEJA製:Microfab Cu 2000 シリーズ(商品名))を用いて、めっき電流値:2.83A、めっき液温度:18℃で行い、膜厚1.5μmのCuを得た。
【0041】
また、半導体素子基板に高圧処理および熱処理を、圧力:150Pa、温度:400℃、処理時間:60分の条件で高圧処理を行って、埋め込み不良を消滅させ、Cuのグレイン成長を行った。また、層間絶縁膜8上に成長したCuとバリアメタル11の化学的機械的研磨による研磨を、研磨圧力:100g/cm2、回転数:30rpm、回転パッド:不織布と独立発泡体の積層、スラリー:H2O2を添加したアルミナ含有スラリー、スラリー流量:100cc/min、温度:25〜30℃の条件で行った。
【0042】
【発明の効果】
本発明の半導体素子の製造方法は、層間絶縁膜のみにバリアメタル膜を成膜し、かつ同時にビアホール底部のCuにはバリアメタルを成膜しないことを特徴としているので、従来のCu配線デュアルダマシン法と比較して、工程数を増加させること無く高信頼性かつ低抵抗のCu配線構造を実現することができる。
【0044】
また、高圧処理によってビアホールとトレンチへCu埋め込みを行ってビアプラグと上層配線を形成することで、下層配線とビアプラグのCuがグレイン(結晶粒界)が成長して結晶的に連続になり、ボイドの発生を抑制することができる。また、層間絶縁膜上のメタル膜を除去する工程において、Cu膜の除去のみを行うために、化学的機械的研磨等の工程が容易になることも期待できる。
【図面の簡単な説明】
【図1】本願発明の多層配線構造の半導体素子を模式的に示す断面図である。
【図2】本願発明の多層配線構造の半導体素子に電流を流した場合を模式的に示す断面図である。
【図3】ビアプラグと第1配線層間でのCu原子の動きを模式的に示す断面図である。
【図4】本願発明の多層配線構造の半導体素子を製造する工程断面図である。
【図5】本願発明の多層配線構造の半導体素子の変形例を示す断面図である。
【図6】多層配線構造の半導体素子を製造する変形例の工程断面図である。
【図7】従来のデュアルダマシン構造による半導体素子とボイドの発生を示す断面図である。
【符号の説明】
1 保護膜
2、6、8 層間絶縁膜
3、11 バリアメタル
4 第1層配線
5、7 キャップ層
9 ビアホール
10 トレンチ
12 第2配線層
13 ボイド
14 ビアプラグ
15 拡散バリア層
16 埋め込み不良
Claims (5)
- 半導体素子基板上に層間絶縁膜を形成する工程と、
前記半導体素子基板上の層間絶縁膜に第1配線用の溝を形成する工程と、
前記第1配線用の溝に配線金属を埋め込むことにより、第1配線層を形成する工程と、
前記半導体素子基板上の層間絶縁膜及び前記第1配線層上に層間絶縁膜を積層する工程と、
前記第1配線層上の層間絶縁膜にビアホールおよび第2配線層用の溝を形成する工程と、
前記ビアホールおよび前記第2配線層用の溝の側壁部分にのみ、化学気相成長法によりバリアメタルを選択的に成膜する工程と、
前記ビアホールおよび前記第2配線層用の溝に前記配線金属を埋め込む工程とを備え、
前記バリアメタルを選択的に成膜する工程は、前記第1配線層上にバリアメタルの成膜が始まるまでの時間t1が、前記ビアホールおよび前記第2配線層用の溝の側壁部分にバリアメタルの成膜が始まるまでの時間t2よりも遅い条件において化学気相成長法による成膜を行う
ことを特徴とする半導体素子の製造方法。 - 前記バリアメタルは、Ta、TaN、W、WN、WSiN、Ti、TiN、及びTiSiNから選ばれる1種以上の材料であることを特徴とする請求項1記載の半導体素子の製造方法。
- 前記ビアホールおよび前記第2配線層用の溝への前記配線金属の埋め込みは、前記バリアメタル上に前記配線金属を電解めっきすることで行うことを特徴とする請求項1記載の半導体素子の製造方法。
- 前記ビアホールおよび前記第2配線層用の溝への前記配線金属の埋め込みは、前記バリアメタル上に前記配線金属を電解めっきした後に、前記第2配線層側から圧力を印加することで行われることを特徴とする請求項3記載の半導体素子の製造方法。
- 前記第2配線層側からの圧力印加と同時に熱処理を行って、前記ビアホールに埋め込まれた前記配線金属と、前記第1配線層の前記配線金属の、境界部分の結晶粒界を成長させることを特徴とする請求項4記載の半導体素子の製造方法。
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