KR100910225B1 - 반도체 소자의 다층 금속배선 형성방법 - Google Patents
반도체 소자의 다층 금속배선 형성방법 Download PDFInfo
- Publication number
- KR100910225B1 KR100910225B1 KR1020060137251A KR20060137251A KR100910225B1 KR 100910225 B1 KR100910225 B1 KR 100910225B1 KR 1020060137251 A KR1020060137251 A KR 1020060137251A KR 20060137251 A KR20060137251 A KR 20060137251A KR 100910225 B1 KR100910225 B1 KR 100910225B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- metal wiring
- semiconductor device
- damascene pattern
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 50
- 239000002184 metal Substances 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000009792 diffusion process Methods 0.000 claims abstract description 18
- 239000011229 interlayer Substances 0.000 claims abstract description 10
- 238000004381 surface treatment Methods 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 claims description 37
- 230000008569 process Effects 0.000 claims description 11
- 230000009977 dual effect Effects 0.000 claims description 8
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000009832 plasma treatment Methods 0.000 claims description 4
- 238000001465 metallisation Methods 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 description 16
- 239000010949 copper Substances 0.000 description 16
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 11
- 229910052802 copper Inorganic materials 0.000 description 11
- 238000000231 atomic layer deposition Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Plasma & Fusion (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 다층 금속배선 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 다층 금속배선 형성방법은, 반도체기판 상에 금속배선이 형성된 영역을 한정하는 다마신 패턴을 구비한 층간절연막을 형성하는 단계; 상기 다마신 패턴을 포함한 층간절연막 상에 제1WNx막을 증착하는 단계; 상기 제1WNx막을 표면 처리하여 상기 제1WNx막의 표면 상에 WCyNx막을 형성하는 단계; 상기 WCyNx막 상에 제2WNx막을 증착하여 상기 제1WNx막과 WCyNx막 및 제2WNx막이 적층된 확산방지막을 형성하는 단계; 및 상기 제2WNx막이 형성된 다마신 패턴이 매립되도록 상기 제2WNx막 상에 배선용 금속막을 형성하는 단계;를 포함한다.
Description
도 1 내지 도 5는 본 발명의 실시예에 따른 반도체 소자의 다층 금속배선 형성방법을 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
110: 반도체기판 120: 층간절연막
130: 하부 금속패턴 140: 보호막
150: 제1절연막 160: 식각방지막
170: 제2절연막 210: 제1WNx막
220: WCyNx막 230: 제2WNx막
240: 비아콘택 250: 금속배선
본 발명은 반도체 소자의 다층 금속배선 형성방법에 관한 것으로, 보다 상세하게는, 구리 금속배선에 대한 우수한 확산방지막을 확보할 수 있는 반도체 소자의 다층 금속배선 형성방법에 관한 것이다.
반도체 메모리 소자의 집적도가 증가하고 고속 소자에 대한 요구가 커짐에 따라, 메모리 셀들은 스택(Stack) 구조화되고 있으며, 이에 따라, 각 셀들간의 전기적 연결을 위한 금속배선(metal line)도 배선 설계를 용이하게 할 수 있는 다층 구조로 형성되고 있다. 이러한 다층금속배선 구조는 배선 설계가 자유롭고, 배선저항 및 전류용량 등의 설정을 여유있게 할 수 있다는 잇점이 있다.
일반적으로, 금속배선의 재료로서는 알루미늄(Al)이 주로 이용되며, 이러한 알루미늄 재질의 금속배선은 전기전도도가 매우 우수하고, 아울러, 가공성이 좋기 때문에 소자의 전기적 특성을 확보하는데 매우 유리하다.
한편, 급격한 디자인-룰의 감소로 인한 배선 저항의 증가 문제로 인해 알루미늄 보다 저항이 낮은 구리(Cu) 공정의 개발이 촉진되고 있는 실정이다.
일반적으로, 구리를 적용하는 금속배선에서는 이종의 금속막 및 절연막을 통한 구리의 확산을 방지하기 위하여 확산방지막(barrier layer)을 필수적으로 사용하여야 하는데, 통상, 구리에 대한 확산방지막의 재로로서는 Ti(N) 또는 Ta 계열이 주로 이용되고 있다.
그러나, 40㎚급 이상의 초고집적 소자에서는 Ti(N) 또는 Ta 계열의 확산방지막은 열악한 특성의 한계로 인하여 금속배선에 대한 확산방지막으로서의 특성이 현저히 떨어지고 있다.
결과적으로, 점차적인 초고집적 소자에 대하여 Ti(N) 또는 Ta을 이용하여 확산방지막을 형성하는 경우 구리 금속배선에 대한 우수한 확산방지막 특성을 얻기가 힘들다.
본 발명은 구리 금속배선에 대한 우수한 확산방지막을 확보하여 안정적인 금속배선을 형성할 수 있는 반도체 소자의 다층 금속배선 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체기판 상에 금속배선이 형성된 영역을 한정하는 다마신 패턴을 구비한 층간절연막을 형성하는 단계; 상기 다마신 패턴을 포함한 층간절연막 상에 제1WNx막을 증착하는 단계; 상기 제1WNx막을 표면 처리하여 상기 제1WNx막의 표면 상에 WCyNx막을 형성하는 단계; 상기 WCyNx막 상에 제2WNx막을 증착하여 상기 제1WNx막과 WCyNx막 및 제2WNx막이 적층된 확산방지막을 형성하는 단계; 및 상기 제2WNx막이 형성된 다마신 패턴이 매립되도록 상기 제2WNx막 상에 배선용 금속막을 형성하는 단계;를 포함하는 반도체 소자의 다층 금속배선 형성방법을 제공한다.
여기서, 상기 다마신 패턴은 싱글 또는 듀얼 타입으로 이루어진 것을 포함한다.
상기 싱글 타입의 다마신 패턴은 트렌치를 포함한다.
상기 듀얼 타입의 다마신 패턴은 비아홀 및 트렌치를 포함한다.
상기 제1WNx막은 CVD 방식 또는 ALD 방식에 따라 형성하는 것을 포함한다.
상기 제1WNx막은 10∼200Å 두께로 형성하는 것을 포함한다.
상기 제1WNx막에서 x의 조성비는 0.1∼10를 갖는 것을 포함한다.
상기 제1WNx막의 표면 처리는, CH3 또는 C2H5 분위기에서 열처리로 수행하는 것을 포함한다.
상기 WCyNx막은 5∼50Å 두께로 형성하는 것을 포함한다.
상기 제1WNx막의 표면 처리는, CH3 또는 C2H5 분위기와 200∼500℃의 온도, 1∼100torr의 압력 및 0.1∼1㎾의 RF 파워 조건하에서의 플라즈마 처리로 수행하는 것을 포함한다.
상기 제2WNx막은 CVD 방식 또는 ALD 방식에 따라 형성하는 것을 포함한다.
상기 제2WNx막은 10∼200Å 두께로 형성하는 것을 포함한다.
상기 배선용 금속막은 Cu막으로 형성하는 것을 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 구리 금속배선에 대한 확산방지막의 재료로 증착된 WNx막을 표면 처리하여 WNx막의 표면 상에 WCyNx막을 형성한 후, 상기 WCyNx막이 형성된 WNx막 상에 WNx막을 증착하는 것을 특징으로 한다.
이와 같이, 상기 WNx막/WCyNx막/WNx막으로 이루어진 확산방지막을 형성함에 따라, 초고집적화에 따른 구리 금속배선에 대한 우수한 확산방지막을 확보하게 되므로, 안정적인 금속배선을 형성할 수 있게 된다.
자세하게, 도 1 내지 도 5는 본 발명의 실시예에 따른 반도체 소자의 다층 금속배선 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
이하, 본 발명의 바람직한 실시예에서는 다마신 공정을 이용한 반도체 소자의 다층 금속배선 형성 공정 중 듀얼 다마신(dual damascene) 공정을 이용한 금속배선 형성방법에 대해 도시하고 설명하기로 한다.
도 1을 참조하면, 층간절연막(120)이 형성되고, 상기 층간절연막(120) 사이에 Al막으로 형성된 하부 금속패턴(130)이 형성된 반도체기판(110)을 마련한 후, 상기 하부 금속패턴(130) 및 층간절연막(120) 상에 후속의 식각 공정시 하부 금속패턴(130)이 손상되는 것을 방지하기 위해 보호막(140)을 형성한다.
그런다음, 상기 보호막(140) 상에 산화막 계열의 막으로 제1절연막(150)과 질화막 계열의 막으로 식각방지막(160) 및 산화막 계열의 막으로 제2절연막(170)을 형성한다.
다음으로, 상기 제2절연막(170)과 식각방지막(160) 및 제1절연막(150), 그리고, 상기 보호막(140)을 식각하여 상기 하부 금속패턴(130)을 노출시키는 비아홀(V)을 형성한 후, 상기 식각방지막(160)이 노출될 때까지 상기 비아홀(V) 상측의 제2절연막(170) 부분을 추가 식각하여 금속배선 형성 영역을 한정하는 트렌치(T)를 형성하여 비아홀(V)과 트렌치(T)로 이루어진 듀얼 타입의 다마신 패턴을 형성한다.
도 2를 참조하면, 상기 듀얼 타입의 다마신 패턴인 비아홀(V)을 포함한 트렌치(T) 및 제2절연막(170) 상에 확산방지막인 제1WNx막(210)을 10∼200Å 두께로 증착한다.
이때, 상기 제1WNx막(210)은 화학적기상증착(Chemical Vapor Deposition: 이하, CVD) 방식 또는 원자층증착(Atomaic Layer Deposition: 이하, ALD) 방식에 따라 증착하며, 상기 제1WNx막(210)에서 x의 조성비는 0.1∼10를 갖도록 한다.
도 3을 참조하면, 상기 제1WNx막(210)을 표면 처리하여 상기 제1WNx막(210)의 표면을 WyNx로 개질화함으로써, 상기 제1WNx막(210)의 표면 상에 WCyNx막(220)을 형성하도록 한다.
이때, 상기 제1WNx막(210)의 표면 처리로 인해 형성된 WCyNx막(220)은 5∼50Å 두께로 형성되도록 한다.
여기서, 상기 제1WNx막(210)의 표면 처리는, 열처리 또는 플라즈마 처리를 이용한다. 상기 열처리의 경우는 CH3 또는 C2H5 분위기에서 수행하며, 상기 플라즈마 처리의 경우는 CH3 또는 C2H5 분위기와 200∼500℃의 온도, 1∼100torr의 압력 및 0.1∼1㎾의 RF 파워 조건하에서 수행한다.
도 4를 참조하면, 상기 표면 처리된 제1WNx막 상에, 즉, 표면 상에 WCyNx막(220)이 형성된 제1WNx막(210) 상에 확산방지막인 제2WNx막(230)을 10∼200Å 두께로 증착하고, 이를 통해, 본 발명에 따른 제1WNx막(210)과 WCyNx막(220) 및 제2WNx막(230)의 적층 구조로 이루어진 확산방지막을 형성한다.
이때, 상기 제2WNx막(230)은 CVD 방식 또는 ALD 방식에 따라 증착한다.
도 5를 참조하면, 상기 제2WNx막(230)이 형성된 비아홀(V)을 포함한 트렌치(T)가 매립되도록 상기 제2WNx막(230) 상에 배선용 금속막인 Cu막을 증착한다.
그런다음, 상기 제2절연막(170)이 노출될 때까지 상기 Cu막을 화학적기계적연마(Chemical Mechanical Polishing: CMP) 하여 상기 제2WNx막(230)이 형성된 비아홀(V)을 포함한 트렌치(T) 내에 비아콘택(240)을 포함한 Cu막으로 이루어진 금속배선(250)을 형성한다.
전술한 바와 같이, 본 발명은 제2WNx막/WCyNx막/제1WNx막으로 적층된 확산방지막을 형성함으로써, 구리 금속배선에 대한 개선된 확산방지막(barrier layer)을 확보할 수 있게 되어, 소자의 특성 개선 및 향상을 기대할 수 있게 된다.
한편, 본 발명의 실시예에서는 듀얼 다마신 공정을 이용하여 다층 금속배선을 형성하였으나, 본 발명은 이에 한정되지 않고, 싱글 다마신 공정을 이용하여 다층 금속배선을 형성할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은, 구리 금속배선에 대한 확산방지막으로서 WNx막/WCyNx막/WNx막을 형성함으로써, 초고집적화에 따른 구리 금속배선에 대한 우수한 확산방지막을 확보하게 되므로, 안정적인 금속배선을 형성할 수 있게 된다.
따라서, 본 발명은 초고집적화에 따른 우수한 확산방지막을 확보하게 되면서 소자의 특성 개선 및 향상을 기대할 수 있는 효과를 얻을 수 있다.
Claims (13)
- 반도체기판 상에 금속배선이 형성된 영역을 한정하는 다마신 패턴을 구비한 층간절연막을 형성하는 단계;상기 다마신 패턴을 포함한 층간절연막 상에 제1WNx막을 증착하는 단계;상기 제1WNx막을 표면 처리하여 상기 제1WNx막의 표면 상에 WCyNx막을 형성하는 단계;상기 WCyNx막 상에 제2WNx막을 증착하여 상기 제1WNx막과 WCyNx막 및 제2WNx막이 적층된 확산방지막을 형성하는 단계; 및상기 제2WNx막이 형성된 다마신 패턴이 매립되도록 상기 제2WNx막 상에 배선용 금속막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
- 제 1 항에 있어서,상기 다마신 패턴은 싱글 또는 듀얼 타입으로 이루어진 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 다층 금속배선 형성방법.
- 제 2 항에 있어서,상기 싱글 타입의 다마신 패턴은 트렌치를 포함하는 것을 특징으로 다마신 공정을 이용한 반도체 소자의 다층 금속배선 형성방법.
- 제 2 항에 있어서,상기 듀얼 타입의 다마신 패턴은 비아홀 및 트렌치를 포함하는 것을 특징으로 하는 다마신 공정을 이용한 반도체 소자의 다층 금속배선 형성방법.
- 제 1 항에 있어서,상기 제1WNx막은 CVD 방식 또는 ALD 방식에 따라 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
- 제 1 항에 있어서,상기 제1WNx막은 10∼200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
- 제 1 항에 있어서,상기 제1WNx막에서 x의 조성비는 0.1∼10를 갖는 것을 특징으로 반도체 소자의 다층 금속배선 형성방법.
- 제 1 항에 있어서,상기 제1WNx막의 표면 처리는, CH3 또는 C2H5 분위기에서 열처리로 수행하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
- 제 1 항에 있어서,상기 WCyNx막은 5∼50Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
- 제 8 항에 있어서,상기 제1WNx막의 표면 처리는, CH3 또는 C2H5 분위기와 200∼500℃의 온도, 1∼100torr의 압력 및 0.1∼1㎾의 RF 파워 조건하에서의 플라즈마 처리로 수행하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
- 제 1 항에 있어서,상기 제2WNx막은 CVD 방식 또는 ALD 방식에 따라 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
- 제 1 항에 있어서,상기 제2WNx막은 10∼200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
- 제 1 항에 있어서,상기 배선용 금속막은 Cu막으로 형성하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060137251A KR100910225B1 (ko) | 2006-12-28 | 2006-12-28 | 반도체 소자의 다층 금속배선 형성방법 |
| US11/755,814 US7531902B2 (en) | 2006-12-28 | 2007-05-31 | Multi-layered metal line of semiconductor device having excellent diffusion barrier and method for forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060137251A KR100910225B1 (ko) | 2006-12-28 | 2006-12-28 | 반도체 소자의 다층 금속배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080062006A KR20080062006A (ko) | 2008-07-03 |
| KR100910225B1 true KR100910225B1 (ko) | 2009-07-31 |
Family
ID=39582747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060137251A KR100910225B1 (ko) | 2006-12-28 | 2006-12-28 | 반도체 소자의 다층 금속배선 형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7531902B2 (ko) |
| KR (1) | KR100910225B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016204504A1 (ko) * | 2015-06-19 | 2016-12-22 | 엘지이노텍 주식회사 | 표면실장부품 모듈 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009231497A (ja) * | 2008-03-21 | 2009-10-08 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| US20150228585A1 (en) * | 2014-02-10 | 2015-08-13 | Globalfoundries Inc. | Self-forming barrier integrated with self-aligned cap |
| CN105161523B (zh) * | 2015-08-13 | 2018-09-25 | 京东方科技集团股份有限公司 | 一种电极、薄膜晶体管、阵列基板及显示设备 |
| KR102048421B1 (ko) * | 2017-12-22 | 2019-11-25 | 엘지이노텍 주식회사 | 표면실장부품 모듈 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990055155A (ko) * | 1997-12-27 | 1999-07-15 | 김영환 | 반도체 장치의 장벽 금속막 형성방법 |
| KR20030002143A (ko) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 금속배선 형성 방법 |
| KR20040077421A (ko) * | 2003-02-28 | 2004-09-04 | 삼성전자주식회사 | 반도체 장치의 금속배선 형성 방법 |
| US7154178B2 (en) | 2000-06-05 | 2006-12-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multilayer diffusion barrier for copper interconnections |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1170784A4 (en) * | 1999-03-19 | 2004-09-29 | Tokyo Electron Ltd | SEMICONDUCTOR DEVICE AND ASSOCIATED PRODUCTION METHOD |
| US6417537B1 (en) * | 2000-01-18 | 2002-07-09 | Micron Technology, Inc. | Metal oxynitride capacitor barrier layer |
| JP2003282571A (ja) * | 2002-03-25 | 2003-10-03 | Toshiba Corp | 半導体装置の製造方法 |
| WO2004040642A1 (en) * | 2002-10-29 | 2004-05-13 | Asm America, Inc. | Oxygen bridge structures and methods |
| US20060024953A1 (en) * | 2004-07-29 | 2006-02-02 | Papa Rao Satyavolu S | Dual damascene diffusion barrier/liner process with selective via-to-trench-bottom recess |
| US7449409B2 (en) * | 2005-03-14 | 2008-11-11 | Infineon Technologies Ag | Barrier layer for conductive features |
-
2006
- 2006-12-28 KR KR1020060137251A patent/KR100910225B1/ko not_active IP Right Cessation
-
2007
- 2007-05-31 US US11/755,814 patent/US7531902B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990055155A (ko) * | 1997-12-27 | 1999-07-15 | 김영환 | 반도체 장치의 장벽 금속막 형성방법 |
| US7154178B2 (en) | 2000-06-05 | 2006-12-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multilayer diffusion barrier for copper interconnections |
| KR20030002143A (ko) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 금속배선 형성 방법 |
| KR20040077421A (ko) * | 2003-02-28 | 2004-09-04 | 삼성전자주식회사 | 반도체 장치의 금속배선 형성 방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016204504A1 (ko) * | 2015-06-19 | 2016-12-22 | 엘지이노텍 주식회사 | 표면실장부품 모듈 |
| US10736217B2 (en) | 2015-06-19 | 2020-08-04 | Lg Innotek Co., Ltd. | Surface mounted device module |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080062006A (ko) | 2008-07-03 |
| US7531902B2 (en) | 2009-05-12 |
| US20080157368A1 (en) | 2008-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7335590B2 (en) | Method of fabricating semiconductor device by forming diffusion barrier layer selectively and semiconductor device fabricated thereby | |
| CN100470787C (zh) | 半导体器件及其制造方法 | |
| KR100790452B1 (ko) | 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법 | |
| KR100910225B1 (ko) | 반도체 소자의 다층 금속배선 형성방법 | |
| US8008774B2 (en) | Multi-layer metal wiring of semiconductor device preventing mutual metal diffusion between metal wirings and method for forming the same | |
| KR100914982B1 (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
| KR100939773B1 (ko) | 반도체 소자의 금속배선 및 그의 형성방법 | |
| US20120007240A1 (en) | Metal wire for a semiconductor device formed with a metal layer without voids therein and a method for forming the same | |
| KR20080114056A (ko) | 반도체 소자의 배선 및 그의 형성방법 | |
| KR100652317B1 (ko) | 반도체 소자의 금속 패드 제조 방법 | |
| KR20070005870A (ko) | 반도체 소자의 구리 금속배선 형성방법 | |
| JP2006196642A (ja) | 半導体装置およびその製造方法 | |
| KR100307827B1 (ko) | 반도체소자의 금속배선 콘택 형성방법 | |
| JP2004172337A (ja) | 半導体装置およびその製造方法 | |
| KR100753422B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR20100078150A (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100935193B1 (ko) | 반도체 소자의 금속배선 및 그의 형성방법 | |
| KR20040077307A (ko) | 다마신 금속 배선 형성방법 | |
| KR100862826B1 (ko) | 반도체 소자의 구리배선 형성방법 | |
| KR100642908B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100571386B1 (ko) | 반도체 소자의 구리 배선 및 그의 제조 방법 | |
| KR100331274B1 (ko) | 이중 상감법을 이용한 구리배선플러그 형성방법 | |
| KR20100002365A (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR20080114057A (ko) | 반도체 소자의 배선 및 그의 형성방법 | |
| KR20050040552A (ko) | 반도체 장치의 구리 배선 형성 방법. |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120625 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |