KR20100078150A - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그의 제조 방법이 개시된다. 이 방법은, 반도체 기판상에 제1 절연막, 식각 저지막 및 제2 절연막을 순차적으로 적층하여 형성하는 단계와, 제2 절연막의 상부에 트렌치가 형성될 영역을 오픈하는 감광막 마스크를 형성하는 단계와, 감광막 마스크를 식각 마스크로 이용하여 식각 저지막이 노출될때까지 제2 절연막을 식각하여 트렌치를 형성하는 단계와, 트렌치를 매립하면서 구리 금속층을 제2 절연막의 상부에 형성하는 단계 및 제2 절연막의 상부면이 노출될때까지 구리 금속층을 연마하여 트렌치의 내부에만 구리 금속층을 잔류시키는 단계를 구비하는 것을 특징으로 한다. 기존에 문제시되는 웨이퍼 중심과 웨이퍼 엣지에서의 금속층의 두께가 불균일한 문제를 해결할 수 있어, 금속 저항의 균일도를 개선시킬 수 있고, 수율을 개선시킬 수 있는 효과를 갖는다.
반도체 소자, 다마신 공정, 식각 저지막, 연마 정지막, 금속층 두께의 균일성

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the device}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 특히 구리 금속층을 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 집적회로(IC: Integrated Circuit) 소자 기술에서 배선 기술은 IC 소자 내의 회로들을 연결하거나 전원을 공급하고 신호를 전달하는 배선을 형성하는 기술을 말한다. IC 소자의 배선 재료로는 그 동안 알루미늄을 사용하였지만, 반도체 IC 소자의 집적도가 높아지고 동작 속도가 빨라지면서 배선 선폭이 크게 줄어들어 배선 및 콘택 저항이 증가하여 배선에 의한 신호 지연과 전력 손실 문제가 생기고 전기영동(EM: Electromigration) 등의 문제가 생기면서, 구리 배선에 대한 연구가 활발하게 진행되고 있다. 예컨대, 0.13㎛ 급의 로직 소자에서는 대부분 구리 배선과 유전율이 낮은 유전체(low-K dielectric)를 사용하고 있으며, 고집적 메모리 제품에서도 구리 배선의 사용이 점차 늘어나고 있다.
구리는 알루미늄에 비해 저항이 약 62%로 낮을 뿐만 아니라, EM(ElectroMigration)에 대한 저항성이 커서 고집적 및 고속 소자에 우수한 배선 신뢰성을 얻을 수 있고, 전해 도금 특성이 좋고 동일하게 설계한 알루미늄에 비해 수율이 높다. 반면, 구리는 알루미늄과 달리 건식 식각이 어렵기 때문에 층간 절연막에 트렌치(trench)와 홀(hole)을 포함하는 다마신(Damascene) 구조를 형성하는 이중 다마신 공정에 의해 배선을 형성하는 것이 일반적이다.
도 1은 기존의 반도체 소자의 예시적인 단면도를 나타낸다.
도 1을 참조하면, 기존의 반도체 소자는 반도체 기판(10) 상에 형성된 다층 절연막(12), 다층 절연막(12)에 매립되어 형성된 금속층들(14A, 14B, 16A 및 16B) 및 질화막(18)으로 구성된다.
기존의 다마신 공정에 의해 제조된 반도체 소자의 경우, 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 공정에 의해 형성된 구리 금속층은 웨이퍼의 중심(WC:Wafer Center)과 웨이퍼의 엣지(WE:Wafer Edge)에서 그 두께 균일도(Uniformity)가 불량(20)하였다. 예를 들면, 도 1에서와 같이 웨이퍼의 중심(WC)에 있는 구리 금속층(14A 및 16A)과 웨이퍼의 엣지(WE)에 있는 구리 금속층(14B 및 16B)은 서로 두께의 차이(d)를 보일 수 있다. 이러한 차이(d)는, 금속의 면 저항(Rs)의 균일도(Uniformity)에도 영향을 미치며, 이로 인하여 수율 측면에서도 여러 문제점을 발생시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 절연막에 매립되는 금속층의 두께를 웨이퍼의 전반에 걸쳐서 균일하게 형성하는 반도체 소자 및 그의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 기판상에 제1 절연막, 식각 저지막 및 제2 절연막을 순차적으로 적층하여 형성하는 단계와, 상기 제2 절연막의 상부에 트렌치가 형성될 영역을 오픈하는 감광막 마스크를 형성하는 단계와, 상기 감광막 마스크를 식각 마스크로 이용하여, 상기 식각 저지막이 노출될때까지 상기 제2 절연막을 식각하여 상기 트렌치를 형성하는 단계와, 상기 트렌치를 매립하면서 구리 금속층을 상기 제2 절연막의 상부에 형성하는 단계 및 상기 제2 절연막의 상부면이 노출될때까지 상기 구리 금속층을 연마하여 상기 트렌치의 내부에만 상기 구리 금속층을 잔류시키는 단계로 이루어지는 것이 바람직하다.
또는, 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 기판상에 제1 절연막, 제2 절연막 및 연마 정지막을 순차적으로 적층하여 형성하는 단계와, 상기 연마 정지막의 상부에 트렌치가 형성될 영역을 오픈하는 감광막 마스크를 형성하는 단계와, 상기 감광막 마스크를 식각 마스크로 이용하여, 상기 제2 절연막과 상기 연마 정지막을 식각하여 상기 트렌치를 형성하는 단계와, 상기 트렌치를 매립하면 서 구리 금속층을 상기 연마 정지막의 상부에 형성하는 단계 및 상기 연마 정지막의 상부면이 노출될때까지 상기 구리 금속층을 연마하여 상기 트렌치의 내부에만 상기 구리 금속층을 잔류시키는 단계로 이루어지는 것이 바람직하다.
또는, 상기 과제를 이루기 위한 본 발명에 의한 반도체 소자는, 반도체 기판상에 순차적으로 적층되어 형성된 제1 절연막, 식각 저지막 및 제2 절연막 및 상기 식각 저지막까지 상기 제2 절연막을 식각하여 형성된 트렌치에 매립된 구리 금속층으로 구성되는 것이 바람직하다.
또는, 본 발명에 의한 반도체 소자는, 반도체 기판상에 순차적으로 적층되어 형성된 제1 절연막, 제2 절연막 및 연마 정지막 및 상기 제1 절연막의 상부까지 상기 제2 절연막과 상기 연마 정지막을 식각하여 형성된 트렌치에 매립된 구리 금속층으로 구성되는 것이 바람직하다.
본 발명에 의한 반도체 소자 및 그의 제조 방법은 구리 금속층이 형성되는 절연막 사이에 식각 저지막을 추가하여 절연막을 식각하는 균일도를 유지할 수 있기 때문에 금속층의 하부 지점이 웨이퍼의 전반에 걸쳐서 균일하고, 연마 공정이 진행되는 부분에 연마 정지막을 추가하여 금속층을 연마하는 균일도를 유지할 수 있기 때문에 금속층의 상부 지점이 웨이퍼의 전반에 걸쳐 균일하여, 기존에 문제시되는 웨이퍼 중심과 웨이퍼 엣지에서의 금속층의 두께가 불균일한 문제를 해결할 수 있어, 금속 저항의 균일도를 개선시킬 수 있고, 수율을 개선시킬 수 있는 효과를 갖는다.
이하, 본 발명의 실시예들 각각에 의한 반도체 소자의 제조 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다. 이하, 동일한 부재는 동일한 참조부호를 사용한다.
도 2a 내지 도 2e들은 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도들이다.
도 2a를 참조하면, 반도체 기판(미도시)상에 제1 절연막(40), 식각 저지막(50), 제2 절연막(60) 및 연마 정지막(70)을 순차적으로 적층하여 형성한다.
여기서, 제1 및 제2 절연막들(40 및 60) 각각은 저유전율의 유전체 예컨대, 유전율이 3.5 정도인 FSG(fluorine-doped silicon glass) 막이거나 실리콘 산화탄화물(SiOC) 막일 수 있다. 또한, 제1 및 제2 절연막들(40 및 60)은 기공(phrous)을 갖는 절연막일 수도 있다.
식각 저지막(50)은 질화막일 수 있으며, 200Å 내지 800Å, 바람직하게는 300Å의 두께로 형성될 수 있다. 또한, 연마 정지막(50)은 질화막 또는 SiC막일 수 있으며, 300Å 내지 1500Å의 두께로 형성될 수 있다.
예를 들면, 식각 저지막(50)이나 연마 정지막(50)이 실리콘 질화막일 경우, 실리콘 질화막은 예컨대, 플라즈마-강화 화학기상증착법(PE-CVD: Plasma Enhanced Chemical Vapor Deposition)으로 형성될 수 있다. 이 경우 실리콘용 가스로 SiH4, Si2H6와 같은 실란(silane) 가스를 사용한다. 유기 실란 가스(organic silane gas)를 사용하여 실리콘 질화막을 형성할 수도 있다. 실리콘용 가스와 함께 질소나 암 모니아를 질소 공급원으로 사용할 수 있다. PE-CVD 이외에도 고온 저압 화학기상증착법(hot-wall LPCVD: Low Pressure Chemical Vapor Deposition)으로 실리콘 질화막을 형성하는 것도 가능하다. LPCVD 방법으로 실리콘 질화막을 형성하면, 일정한 표면 평탄도와 좀 더 균질한 실리콘 질화막의 형성이 가능하다.
이후, 도 2a를 참조하면, 연마 정지막(70)의 상부에 트렌치가 형성될 영역(82)을 오픈하고 그 이외의 부분은 덮는 감광막 마스크(80)를 포토 리소그라피 공정에 의해 형성한다.
이후, 도 2b를 참조하면, 감광막 마스크(80)를 식각 마스크로 이용하여, 식각 저지막(50)이 노출될때까지 제2 절연막(60)과 연마 정지막(70)을 건식 식각하여, 트렌치(62)를 형성한다. 트렌치(62)를 형성한 이후에, 감광막 마스크(80)는 애슁(ashing) 공정에 의해 제거한다.
이와 같이, 연마 정지막(70)과 제2 절연막(60)을 식각할 때 식각 저지막(50)을 사용하기 때문에, 웨이퍼의 전반에 걸쳐서 트렌치(62)의 깊이가 균일해질 수 있다.
이후, 도 2c에 도시된 바와 같이, 트렌치(62)를 매립하면서 구리 금속층(90)을 식각된 연마 정지막(70A)의 상부에 형성한다. 구리 금속층(90)은 예컨대, 전기화학 도금법(ECP: Electro Chemical Plating)으로 형성할 수 있다. 구리 금속층(90)을 형성하기 위해서는 씨앗층(seed layer)을 먼저 도포해야 하는데, 구리 씨앗층은 물리기상증착법(PVD: Physical Vapor Deposition)으로 형성할 수 있다. 구리 씨앗층은 구리 금속층(90)을 형성하기 위한 ECP 공정에서 전극의 역할을 하며 웨이퍼 가장자리의 음극에서 나오는 전류를 웨이퍼 중앙에 위치한 양극으로 전도한다. 이 전류가 구리 전해도금용액에서 구리 이온을 발생시켜 구리 도금이 이루어진다.
이후, 도 2d에 도시된 바와 같이, 식각된 연마 정지막(70A)의 상부면이 노출될때까지 구리 금속층(90)을 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 공정으로 연마하여, 트렌치(62)의 내부에만 구리 금속층(90A)을 잔류시킨다.
이와 같이, 구리 금속층(90)을 연마할 때, 연마 정지막(70)을 사용하므로 웨이퍼의 전반에 걸쳐서 금속층(90A)의 높이가 균일하게 형성될 수 있다.
이후, 도 2e에 도시된 바와 같이, 연마된 결과물 즉, 식각된 연마 방지막(70A) 및 트렌치(62)에 매립된 구리 금속층(90A)의 상부에 확산 방지막(100)을 형성한다. 본 발명에 의하면, 확산 방지막(100)은 질화막, SiC막 또는 티타늄나이트라이드(TiN)/탄탈늄나이트라이드(TaN)/탄탈륨(Ta) 및 이를 포함하는 화합물일 수 있다. 예를 들어, 확산 방지막(100)은 500Å 내지 1500Å의 두께로 형성될 수 있다.
이하, 본 발명의 다른 실시예들에 의한 반도체 소자의 제조 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3a 내지 도 3e들은 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도들이다.
도 3a를 참조하면, 반도체 기판(미도시)상에 제1 절연막(40), 식각 저지 막(50) 및 제2 절연막(60)을 순차적으로 적층하여 형성한다.
이후, 도 3a를 참조하면, 제2 절연막(60)의 상부에 트렌치가 형성될 영역(82)을 오픈하는 감광막 마스크(80)를 포토 리소그라피 공정에 의해 형성한다.
이후, 도 3b를 참조하면, 감광막 마스크(80)를 식각 마스크로 이용하여, 식각 저지막(50)이 노출될때까지 제2 절연막(60)을 건식 식각하여, 트렌치(62A)를 형성한다. 제2 절연막(60)과 연마 정지막(70)을 식각하여 형성된 도 2b에 도시된 트렌치(62)와 제2 절연막(60)만을 식각하여 형성된 도 3b에 도시된 트렌치(62A)의 크기는 서로 다를 수 있다. 트렌치(62A)를 형성한 이후에, 감광막 마스크(80)는 애슁 공정에 의해 제거한다.
이와 같이, 제2 절연막(60)을 식각할 때 식각 저지막(50)을 사용하기 때문에, 웨이퍼의 전반에 걸쳐서 트렌치(62A)의 깊이가 균일해질 수 있다.
이후, 도 3c에 도시된 바와 같이, 트렌치(62A)를 매립하면서 구리 금속층(90)을 식각된 제2 절연막(60)의 상부에 형성한다.
이후, 도 3d에 도시된 바와 같이, 식각된 제2 절연막(60A)의 상부면이 노출될때까지 구리 금속층(90)을 CMP 공정으로 연마하여, 트렌치(62A)의 내부에만 구리 금속층(90B)을 잔류시킨다.
이후, 도 3e에 도시된 바와 같이, 연마된 결과물 즉, 연마 공정에 의해 노출된 제2 절연막(60B) 및 트렌치(62A)에 매립된 구리 금속층(90B)의 상부에 확산 방지막(100)을 형성한다.
이하, 본 발명의 또 다른 실시예에 의한 반도체 소자의 제조 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 4a 내지 도 4e들은 본 발명의 또 다른 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도들이다.
도 4a를 참조하면, 반도체 기판(미도시)상에 제1 절연막(40), 제2 절연막(60) 및 연마 정지막(70)을 순차적으로 적층하여 형성한다.
이후, 도 4a를 참조하면, 연마 정지막(70)의 상부에 트렌치가 형성될 영역(82)을 오픈하는 감광막 마스크(80)를 포토 리소그라피 공정에 의해 형성한다.
이후, 도 4b를 참조하면, 감광막 마스크(80)를 식각 마스크로 이용하여, 제2 절연막(60)과 연마 정지막(70)을 건식 식각하여, 트렌치(62B)를 형성한다. 트렌치(62B)를 형성한 이후에, 감광막 마스크(80)를 애슁 공정에 의해 제거한다.
제2 절연막(60)과 연마 정지막(70)을 식각하여 형성된 도 2b에 도시된 트렌치(62)와 식각 저지막(50) 없이 제2 절연막(60)과 연마 정지막(70)을 식각하여 형성된 도 4b에 도시된 트렌치(62B)의 크기는 서로 다를 수 있다. 또한, 도 2b에 도시된 바와 같이 식각 저지막(50)을 사용하기 때문에 트렌치(62) 형성 공정에 의해 영향을 받지 않은 제1 절연막(40)과 도 4b에 도시된 바와 같이 식각 저지막(50)을 사용하지 않기 때문에 트렌치(62B) 형성 공정에 의해 영향을 받을 수 있는 제1 절연막(40A)은 다를 수 있다.
이후, 도 4c에 도시된 바와 같이, 트렌치(62B)를 매립하면서 구리 금속층(90)을 식각된 연마 정지막(70A)의 상부에 형성한다.
이후, 도 4d에 도시된 바와 같이, 식각된 연마 정지막(70A)의 상부면이 노출 될때까지 구리 금속층(90)을 연마하여, 트렌치(62B)의 내부에만 구리 금속층(90C)을 잔류시킨다.
이와 같이, 구리 금속층(90)을 연마할 때 연마 정지막(70)을 사용하기 때문에, 웨이퍼의 전반에 걸쳐서 금속층(90C)의 높이가 균일하게 형성될 수 있다.
이후, 도 4e에 도시된 바와 같이, 연마된 결과물 즉, 식각된 연마 방지막(70A) 및 트렌치(62)에 매립된 구리 금속층(90C)의 상부에 확산 방지막(100)을 형성한다.
전술한 본 발명에 의한 실시예들에서, 반도체 기판과 식각 저지막(50)의 사이에 제1 절연막(40)이 단일층으로 형성되어 있고, 식각 저지막(50)과 연마 정지막(70) 사이에 제2 절연막(60)이 단일층으로 형성되어 있다. 그러나, 본 발명은 이에 국한되지 않는다. 즉, 반도체 기판과 식각 저지막(50)의 사이에 제1 절연막(40)을 포함하여 복수개의 층간 절연막들이 형성될 수 있고, 식각 저지막(50)과 연마 정지막(70) 사이에 제2 절연막(60)을 포함하여 복수 개의 층간 절연막들이 형성될 수 있다.
이하, 본 발명의 실시예들에 의한 반도체 소자를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 2e를 참조하면, 제1 절연막(40), 식각 저지막(50), 제2 절연막(60A) 및 연마 정지막(70A)이 반도체 기판상에 순차적으로 적층되어 형성되어 있다. 또한, 식각 저지막(50)까지 제2 절연막(60A)과 연마 정지막(70)을 식각하여 형성된 트렌치(62)에 구리 금속층(90A)이 매립된 형태로 형성되어 있다.
도 3e를 참조하면, 제1 절연막(40), 식각 저지막(50) 및 제2 절연막(60B)이 반도체 기판상에 순차적으로 적층되어 형성되어 있다. 또한, 식각 저지막(50)까지 제2 절연막(60)을 식각하여 형성된 트렌치(62A)에 매립된 형태로 구리 금속층(90B)이 형성되어 있다.
도 4e를 참조하면, 제1 절연막(40A), 제2 절연막(60A) 및 연마 정지막(70A)이 반도체 기판상에 순차적으로 적층되어 형성되어 있다. 또한, 제1 절연막(40)의 상부까지 제2 절연막(60)과 연마 정지막(70)을 식각하여 형성된 트렌치(62B)에 매립된 형태로 구리 금속층(90C)이 형성되어 있다.
도 2e 또는 도 4e에 도시된 반도체 소자에서, 확산 방지막(100)은 구리 금속층(90A 또는 90C)과 연마 정지막(70A)의 상부에 형성되어 있고, 도 3e에 도시된 반도체 소자에서, 확산 방지막(100)은 구리 금속층(90B)과 제2 절연막(60B)의 상부에 형성되어 있다.
또한, 전술한 본 발명에서, 트렌치(62, 62A 또는 62B)에만 구리 금속층(90)이 매립되는 상황에서 설명되었다. 그러나, 본 발명은 이에 국한되지 않고, 구리 금속층(90A, 90B 또는 90C)을 절연층의 내부에 매립하여 형성하기 위해서 식각 공정 및 연마 공정을 수행하는 어떠한 상황에도 적용될 수 있다. 예를 들어, 이중 다마신(damascene)의 경우, 절연층의 내부에 트렌치 뿐만 아니라 비아(미도시)도 형성하고, 형성된 비아와 트렌치에 구리 금속층을 매립한다. 이 경우에도, 트렌치와 비아를 형성하기 위해 절연층을 식각할 때 식각 저지의 목적으로, 식각 저지층(50)을 이용할 수 있다. 또한, 트렌치와 비아에만 구리 금속층을 잔류시키고자 트렌치 와 비아에 매립된 구리 금속층을 연마할 때 연마 정지의 목적으로 연마 정지막(70)을 이용할 수 있다.
이하, 본 발명에 의한 또 다른 실시예의 반도체 소자의 제조 방법을 첨부된 도면들을 참조하여 다음과 같이 설명한다.
도 5a 내지 도 5e는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 제조 방법에 의한 공정 단면도들이다.
도 5a에 도시된 바와 같이, 반도체 기판의 상부에 제1 절연막(310), 식각 저지막(320), 제2 절연막(330) 및 연마 정지막(340)을 순차적으로 적층하여 형성한다. 도 5a에 도시된 제1 절연막(310), 식각 저지막(320), 제2 절연막(330) 및 연마 정지막(340)은 도 2a에 도시된 제1 절연막(40), 식각 저지막(50), 제2 절연막(60) 및 연마 정지막(70)에 각각 해당하며 동일한 성질을 가지므로 이들에 대한 상세한 설명은 생략한다.
이후, 도 5b에 도시된 바와 같이, 연마 정지막(340) 및 제2 절연막(330)을 선택적으로 일부 식각하여 식각 저지막(320)을 노출시키지 않는 트랜치들(352 및 354)을 형성한다.
이후, 도 5c에 도시된 바와 같이, 트랜치들(352 및 354) 밑면의 제2 절연막(320A)을 일부 식각하여 식각 저지막(320)을 노출시키는 비아 홀(353 및 355)을 형성한다. 비아 홀(353 및 355) 형성을 위한 반응성 이온 식각(RIE)시 플라즈마의 분포가 웨이퍼의 중앙 및 엣지 부분에서 서로 다를 수 있어 제2 절연막(330A)이 식각되는 정도가 다를 수 있다. 그러나, 식각 정지막(320)의 식각률은 제2 절연 막(330A)에 비하여 충분히 낮기 때문에 형성되는 비아 홀(353 및 355)의 식각 균일도를 향상시킬 수 있다. 즉, 웨이퍼의 중앙 및 엣지 부분에 형성되는 비아 홀(353 및 355)의 깊이는 균일하게 형성될 수 있다.
이후, 도 5d에 도시된 바와 같이, 트랜치(352 및 354) 및 비아 홀(353 및 355)이 매립되도록 제2 절연막(330B)과 연마 정지막(340A)의 전면에 구리와 같은 금속층(360)을 형성한다. 금속층(360)의 형성 방법은 금속층(90)의 형성 방법과 동일하므로 이에 대한 상세한 설명은 생략한다.
이후, 도 5e에 도시된 바와 같이, 형성된 금속층(360)을 CMP 공정을 통해 연마하여 트렌치(352 및 354)와 비아 홀(353 및 355)에만 매립된 금속층(360A)을 형성한다. 이때 CMP는 연마 정지막(340)이 노출될 때까지 수행되며, 연마 정지막(340)은 CMP 수행을 정지하도록 하는 CMP 정지막의 역할을 한다.
웨이퍼의 중앙 부분 및 에지 부분의 CMP의 균일성이 나쁘더라도 연마 정지막(340A)의 연마도는 금속층(360)에 비하여 매우 작기 때문에, 중앙 부분 및 에지 부분에 대한 CMP의 균일성은 향상될 수 있다.
이후, 확산 방지막(380)을 금속층(360A)과 연마 정지막(340A)의 상부에 형성할 수 있다. 여기서, 확산 방지막(380)은 도 2e에 도시된 확산 방지막(100)과 동일한 성질을 가지므로 여기서는 상세한 설명을 생략한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 기존의 반도체 소자의 예시적인 단면도를 나타낸다.
도 2a 내지 도 2e들은 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도들이다.
도 3a 내지 도 3e들은 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도들이다.
도 4a 내지 도 4e들은 본 발명의 또 다른 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도들이다.
도 5a 내지 도 5e는 본 발명의 또 다른 실시 예에 따른 반도체 소자의 제조 방법에 의한 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
40, 40A, 310 : 제1 절연막 50, 320 : 식각 저지막
60A, 60B, 330, 330A, 330B : 제2 절연막
70, 70A, 340, 340A : 연마 정지막 80 : 감광막 마스크
90, 90A, 90B, 90C, 360, 360A : 구리 금속층
100, 380 : 확산 방지막

Claims (13)

  1. 반도체 기판상에 제1 절연막, 식각 저지막 및 제2 절연막을 순차적으로 적층하여 형성하는 단계;
    상기 제2 절연막의 상부에 트렌치가 형성될 영역을 오픈하는 감광막 마스크를 형성하는 단계;
    상기 감광막 마스크를 식각 마스크로 이용하여, 상기 식각 저지막이 노출될때까지 상기 제2 절연막을 식각하여 상기 트렌치를 형성하는 단계;
    상기 트렌치를 매립하면서 구리 금속층을 상기 제2 절연막의 상부에 형성하는 단계; 및
    상기 제2 절연막의 상부면이 노출될때까지 상기 구리 금속층을 연마하여 상기 트렌치의 내부에만 상기 구리 금속층을 잔류시키는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 반도체 소자의 제조 방법은
    상기 제2 절연막의 상부에 연마 정지막을 형성하는 단계를 더 구비하고,
    상기 감광막 마스크는 상기 연마 정지막의 상부에 형성되고, 상기 트렌치를 형성할 때 상기 연마 정지막도 식각되고, 상기 구리 금속층은 상기 트렌치를 매립하면서 상기 연마 정지막의 상부에 형성되고, 상기 연마 정지막이 노출될때까지 상기 구리 금속층을 연마하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 반도체 기판상에 제1 절연막, 제2 절연막 및 연마 정지막을 순차적으로 적층하여 형성하는 단계;
    상기 연마 정지막의 상부에 트렌치가 형성될 영역을 오픈하는 감광막 마스크를 형성하는 단계;
    상기 감광막 마스크를 식각 마스크로 이용하여, 상기 제2 절연막과 상기 연마 정지막을 식각하여 상기 트렌치를 형성하는 단계;
    상기 트렌치를 매립하면서 구리 금속층을 상기 연마 정지막의 상부에 형성하는 단계; 및
    상기 연마 정지막의 상부면이 노출될때까지 상기 구리 금속층을 연마하여 상기 트렌치의 내부에만 상기 구리 금속층을 잔류시키는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1 항 내지 제3 항중 어느 한 항에 있어서, 상기 반도체 소자의 제조 방법은
    상기 연마된 결과물의 상부에 확산 방지막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서, 상기 식각 저지막은 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5 항에 있어서, 상기 식각 저지막은 200Å 내지 800Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제2 항 또는 제3 항에 있어서, 상기 연마 정지막은 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제2 항 또는 제3 항에 있어서, 상기 연마 정지막은 SiC막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제2 항 또는 제3 항에 있어서, 상기 연마 정지막은 300Å 내지 1500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제4 항에 있어서, 상기 확산 방지막은 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제4 항에 있어서, 상기 확산 방지막은 SiC막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제4 항에 있어서, 상기 확산 방지막은 티타늄나이트라이드(TiN)/탄탈늄나이 트라이드(TaN)/탄탈륨(Ta) 및 이를 포함하는 화합물인 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제4 항에 있어서, 상기 확산 방지막은 500Å 내지 1500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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