CN107516646A - 半导体器件的形成方法 - Google Patents

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Abstract

一种半导体器件的形成方法，包括：提供具有中心区域和边缘区域的基底，基底内有底层金属层；在中心区域和边缘区域的基底上由下到上形成阻挡层、介质层和掩膜层，中心区域和边缘区域的基底上的掩膜层中分别有第一沟槽图形开口和第二沟槽图形开口；然后在第一沟槽图形开口和第二沟槽图形开口底部的介质层中分别对应形成第一接触孔和第二接触孔；之后以掩膜层为掩膜刻蚀介质层直至暴露出阻挡层表面，在中心区域和边缘区域的基底上的介质层中分别对应形成第一沟槽和第二沟槽，介质层和阻挡层的刻蚀选择比值大于等于10；刻蚀第一沟槽和第二沟槽暴露出的阻挡层至暴露出底层金属层表面。所述方法使得半导体器件的电学性能得到提高。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件的形成方法。
背景技术
随着半导体集成电路工艺技术的不断进步，当半导体器件缩小至深亚微米的范围时，半导体器件之间的高性能、高密度连接需要在互联结构之间连接。互联结构中的寄生电阻和寄生电容之间易出现寄生效应，导致金属连线传递的时间延迟，人们面临着如何克服由于连接长度的急速增长而带来的RC(R指电阻，C指电容)延迟显著增加的问题。
为了克服互联中的寄生效应，在大规模集成电路后段工艺互联的集成工艺中，一方面，寄生电容正比于互联层绝缘介质的相对介电常数K，因此使用低K材料尤其是超低介电常数(Ultra-low dielectric constant，ULK)的材料代替传统的SiO2介质材料已成为满足高速芯片的发展的需要，另一方面，由于铜具有较低的电阻率、优越的抗电迁移特性和高的可靠性，能够降低金属的互连电阻，进而减小总的互连延迟效应，现已由常规的铝互连改变为低电阻的铜互连。
然而，现有技术形成的半导体器件的电学性能较差。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，以提高半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底包括中心区域和边缘区域，所述中心区域和边缘区域的基底内具有底层金属层；在中心区域和边缘区域的基底上形成阻挡层；在所述阻挡层上形成介质层；在所述介质层上形成掩膜层，中心区域的基底上的掩膜层中具有第一沟槽图形开口，边缘区域的基底上的掩膜层中具有第二沟槽图形开口；在第一沟槽图形开口底部的介质层中形成第一接触孔；在第二沟槽图形开口底部的介质层中形成第二接触孔；形成第一接触孔和第二接触孔后，以所述掩膜层为掩膜刻蚀介质层直至暴露出阻挡层表面，在中心区域的基底上的介质层中形成第一沟槽，在边缘区域的基底上的介质层中形成第二沟槽，所述介质层相对于阻挡层的刻蚀选择比值大于等于10；刻蚀第一沟槽和第二沟槽暴露出的阻挡层直至暴露出底层金属层表面。
可选的，在以所述掩膜层为掩膜刻蚀介质层直至暴露出阻挡层表面的过程中，所述介质层相对于阻挡层的刻蚀选择比值为10～50。
可选的，所述阻挡层的材料为氮化铝或者氮化硼。
可选的，所述阻挡层的材料为HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3、La2O3或HfSiO4。
可选的，中心区域和边缘区域的基底和阻挡层之间还形成有底层阻挡层。
可选的，所述底层阻挡层的材料为氮化硅或者氮氧化硅。
可选的，所述介质层的材料为低K介质材料或超低K介质材料。
可选的，以所述掩膜层为掩膜刻蚀介质层直至暴露出阻挡层表面的工艺为各向异性等离子体刻蚀工艺，参数为：采用的刻蚀气体为CF4、C4F8、CH2F2、CHF3、H2和Ar，CF4的流量为10sccm～200sccm，C4F8的流量为0sccm～100sccm，CH2F2的流量为0sccm～100sccm，CHF3的流量为0sccm～100sccm，H2的流量为0sccm～100sccm，Ar的流量为50sccm～500sccm，源射频功率为200瓦～2000瓦，偏置射频功率为50瓦～500瓦，腔室压强为5mtorr～200mtorr。
可选的，形成所述第一接触孔和第二接触孔的方法为：形成覆盖所述掩膜层、第一沟槽图形开口和第二沟槽图形开口的平坦层；在所述平坦层上形成具有第一接触孔图形开口和第二接触孔图形开口的光刻胶层，第一接触孔图形开口位于第一沟槽图形开口上，第二接触孔图形开口位于第二沟槽图形开口上；以所述光刻胶层和掩膜层为掩膜刻蚀部分厚度的介质层，在所述介质层中形成第一接触孔和第二接触孔；去除所述光刻胶层和平坦层。
可选的，在形成第一沟槽和第二沟槽之后且在刻蚀阻挡层之前，还包括：去除所述掩膜层。
可选的，在刻蚀阻挡层直至暴露出底层金属层表面之后，还包括：去除所述掩膜层。
可选的，所述掩膜层的材料为多晶硅。
可选的，在去除所述掩膜层的过程中，所述掩膜层相对于介质层的刻蚀选择比值为1000～5000。
可选的，去除所述掩膜层的工艺为各向同性等离子体化学刻蚀工艺，参数为：采用的气体为NF3、He和H2和Ar，NF3的流量为50sccm～500sccm，He的流量为50sccm～500sccm，H2的流量为0sccm～100sccm，Ar的流量为0sccm～500sccm，射频源功率为200瓦～2000瓦，刻蚀腔室压强为100mtorr～1000mtorr。
可选的，刻蚀阻挡层直至暴露出底层金属层表面后，还包括：在第一沟槽和第一接触孔中形成第一导电层；在第二沟槽和第二接触孔中形成第二导电层。
可选的，所述底层金属层的材料为铜或铜铝合金。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件的形成方法，由于在以所述掩膜层为掩膜刻蚀介质层直至暴露出阻挡层表面的过程中，介质层相对于阻挡层的刻蚀选择比值大于等于10，所以使得介质层相对于阻挡层的刻蚀选择比值较高。尽管在以所述掩膜层为掩膜刻蚀介质层直至暴露出阻挡层表面的过程中，对中心区域上方介质层的刻蚀速率大于对边缘区域上方介质层的刻蚀速率，但是当刻蚀至边缘区域的阻挡层表面暴露出来时，对中心区域对应的阻挡层的刻蚀程度较小，不会对中心区域对应的阻挡层产生严重的过刻蚀。
因此，在刻穿阻挡层以暴露出底层金属层表面的过程中，当刻蚀至边缘区域对应的底层金属层表面暴露出来时，对中心区域对应的底层金属层的刻蚀程度较低。从而降低了中心区域对应的底层金属层中的金属原子被打出而附着在第二接触孔和第二沟槽的侧壁的数量。从而提高了第二接触孔和第二沟槽相对于第一接触孔和第一沟槽的侧壁性能的一致性。从而提高了半导体器件的性能。
进一步的，刻蚀阻挡层直至暴露出底层金属层表面后，还包括：在第一沟槽和第一接触孔中形成第一导电层；在第二沟槽和第二接触孔中形成第二导电层。由于在刻穿阻挡层以暴露出底层金属层表面的过程中，降低了中心区域对应的底层金属层中的金属原子被打出而附着在第二接触孔和第二沟槽的侧壁的数量，因此使得第二导电层中不易形成空洞，使得第二导电层的电阻降低，从而使得中心区域对应半导体器件的RC延迟效应得到改善，提高了中心区域和边缘区域分别对应的半导体器件的电学性能一致性。
附图说明
图1至图4是一种半导体器件形成过程的结构示意图；
图5至图13是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术中形成的半导体器件的电学性能较差。
图1至图4是一种半导体器件形成过程的结构示意图。
参考图1，提供基底100，所述基底100内形成有底层金属层110；在所述基底100上由下到上形成刻蚀阻挡层120、介质层130和掩膜层140，所述掩膜层140中具有沟槽图形开口141。
所述基底100包括中心区域和边缘区域。
所述刻蚀阻挡层120的材料为氮化硅或者掺碳的氮化硅。所述介质层130的材料为低K介质材料或超低K介质材料，如SiCOH。
参考图2，形成覆盖所述掩膜层140和所述沟槽图形开口141(参考图1)的平坦层150；在平坦层150上形成具有接触孔图形开口161的光刻胶层160，沟槽图形开口141上具有对应的接触孔图形开口161。
参考图3，以所述光刻胶层160和掩膜层140为掩膜刻蚀部分厚度的介质层130，在所述介质层130中形成接触孔170。
参考图4，形成接触孔170后，去除光刻胶层160(参考图3)和平坦层150(参考图3)；去除光刻胶层160和平坦层150后，以所述掩膜层140为掩膜刻蚀介质层130直至暴露出刻蚀阻挡层120的表面，然后刻穿刻蚀阻挡层120以暴露出底层金属层110的表面，从而在所述介质层130中形成沟槽180。
然后在所述接触孔170和沟槽180中形成导电层。
然而，上述实施例中形成的半导体器件的电学性能较差，表现在：中心区域对应的接触孔和沟槽相对于边缘区域对应的接触孔和沟槽的侧壁性能较差，导致中心区域对应的接触孔和沟槽和边缘区域对应的接触孔和沟槽的侧壁的性能一致性较差，经研究发现，原因在于：
所述刻蚀阻挡层120的材料为氮化硅或者掺碳的氮化硅，所述介质层130的材料为低K介质材料或超低K介质材料，如SiCOH。在以所述掩膜层140为掩膜刻蚀介质层130直至暴露出刻蚀阻挡层120表面的过程中，受到刻蚀阻挡层120和介质层130的材料的限制，导致介质层130相对于刻蚀阻挡层120的刻蚀选择比值较低，一般为1～5。
在以所述掩膜层140为掩膜刻蚀介质层130直至暴露出刻蚀阻挡层120的表面的过程中，采用的刻蚀气体在中心区域上方和边缘区域上方的浓度不一致，具体的，刻蚀气体在中心区域上方的浓度大于在边缘区域上方的浓度，导致刻蚀气体对中心区域上方介质层的刻蚀速率大于对边缘区域上方介质层的刻蚀速率，中心区域的刻蚀阻挡层120表面先于边缘区域的刻蚀阻挡层120表面暴露出来。由于介质层130相对于刻蚀阻挡层120的刻蚀选择比值较低，导致当边缘区域的刻蚀阻挡层120表面暴露出来时，对中心区域对应的刻蚀阻挡层120的过刻蚀较为严重甚至暴露出底层金属层110的表面。
在刻穿刻蚀阻挡层120以暴露出底层金属层110表面的过程中，当刻蚀至边缘区域对应的底层金属层110被暴露出来时，对中心区域对应的底层金属层110的过刻蚀程度较高。从而导致中心区域对应的底层金属层110中的较多金属原子被打出而附着在中心区域对应的接触孔170和沟槽180侧壁。导致中心区域对应的接触孔和沟槽相对于边缘区域对应的接触孔和沟槽的侧壁性能较差，导致中心区域对应的接触孔和沟槽和边缘区域对应的接触孔和沟槽的侧壁的性能一致性较差。从而导致半导体器件的电学性能较差。
在此基础上，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底包括中心区域和边缘区域，所述中心区域和边缘区域的基底内具有底层金属层；在中心区域和边缘区域的基底上形成阻挡层；在所述阻挡层上形成介质层；在所述介质层上形成掩膜层，中心区域的基底上的掩膜层中具有第一沟槽图形开口，边缘区域的基底上的掩膜层中具有第二沟槽图形开口；在第一沟槽图形开口底部的介质层中形成第一接触孔；在第二沟槽图形开口底部的介质层中形成第二接触孔；形成第一接触孔和第二接触孔后，以所述掩膜层为掩膜刻蚀介质层直至暴露出阻挡层表面，在中心区域的基底上的介质层中形成第一沟槽，在边缘区域的基底上的介质层中形成第二沟槽，所述介质层相对于阻挡层的刻蚀选择比值大于等于10；刻蚀第一沟槽和第二沟槽暴露出的阻挡层直至暴露出底层金属层表面。
由于在以所述掩膜层为掩膜刻蚀介质层直至暴露出阻挡层表面的过程中，介质层相对于阻挡层的刻蚀选择比值大于等于10，所以使得介质层相对于阻挡层的刻蚀选择比值较高。尽管在以所述掩膜层为掩膜刻蚀介质层直至暴露出阻挡层表面的过程中，对中心区域上方介质层的刻蚀速率大于对边缘区域上方介质层的刻蚀速率，但是当刻蚀至边缘区域的阻挡层表面暴露出来时，对中心区域对应的阻挡层的刻蚀程度较小，不会对中心区域对应的阻挡层产生严重的过刻蚀。
因此，在刻穿阻挡层以暴露出底层金属层表面的过程中，当刻蚀至边缘区域对应的底层金属层表面暴露出来时，对中心区域对应的底层金属层的刻蚀程度较低。从而降低了中心区域对应的底层金属层中的金属原子被打出而附着在第二接触孔和第二沟槽的侧壁的数量。从而提高了第二接触孔和第二沟槽相对于第一接触孔和第一沟槽的侧壁性能的一致性。从而提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图13是本发明一实施例中半导体器件形成过程的结构示意图。
参考图5，提供基底200，所述基底200包括中心区域Ⅰ和边缘区域Ⅱ，所述中心区域Ⅰ和边缘区域Ⅱ的基底200内形成有底层金属层210。
所述边缘区域Ⅱ相对于中心区域Ⅰ位于基底200的边缘，所述边缘区域Ⅱ包围中心区域Ⅰ。
所述基底200包括半导体衬底和位于半导体衬底上的金属介质层(未图示)，所述底层金属层210位于金属介质层中。
所述半导体衬底中还可以具有半导体结构，所述半导体结构为PMOS晶体管、NMOS晶体管、CMOS晶体管、电容器、电阻器或电感器。
所述底层金属层210用于和所述半导体衬底中的半导体结构及待形成的导电层相连。所述底层金属层210的材料为铜或铜铝合金等导电材料。
继续参考图5，在中心区域Ⅰ和边缘区域Ⅱ的基底200上形成阻挡层220；在所述阻挡层220上形成介质层230；在所述介质层230上形成掩膜层240，中心区域Ⅰ的基底200上的掩膜层240中具有第一沟槽图形开口241，边缘区域的基底200上的掩膜层240中具有第二沟槽图形开口242。
所述阻挡层220的材料为氮化铝或者氮化硼。所述阻挡层220的材料还可以为HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3、La2O3或HfSiO4。
形成阻挡层220的工艺为沉积工艺，如溅射沉积工艺、等离子体化学气相沉积工艺、低压化学气相沉积工艺或亚大气压化学气相沉积工艺。
在后续形成第一沟槽和第二沟槽的过程中，对刻蚀阻挡层220的刻蚀速率远小于对介质层230的刻蚀速率，从而起到刻蚀停止作用。
在其它实施例中，中心区域和边缘区域的基底和阻挡层之间还形成有底层阻挡层(未图示)。
所述底层阻挡层的材料为氮化硅或者氮氧化硅。
当形成底层阻挡层时，能够为阻挡层提供较好的基质材料，提高了阻挡层的薄膜质量。相应的，由于能够提高阻挡层的薄膜质量，无需形成较厚的阻挡层以弥补阻挡层的缺陷。
所述介质层230的材料为低K介质材料(低K介质材料指相对介电常数大于等于2.6、小于3.9的介质材料)或超低K介质材料(超低K介质材料指相对介电常数小于2.6的介质材料)。所述介质层230的材料为低K介质材料或超低K介质材料时，介质层230的材料为SiOH、SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)、BPSG(掺硼磷的二氧化硅)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n)或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。本实施例中，所述介质层230的材料为超低K介质材料，所述超低K介质材料为SiCOH。
本实施例中，所述掩膜层240的材料为多晶硅。在其它实施例中，所述掩膜层的材料为氮化钛或氮化钽。
图6为掩膜层240的立体示意图，中心区域Ⅰ的基底200上的掩膜层240中具有第一沟槽图形开口241，边缘区域Ⅱ的基底200上的掩膜层240中具有第二沟槽图形开口242。第一沟槽图形开口241定义出后续形成的第一沟槽的位置和形状，第二沟槽图形开口242定义出后续形成的第二沟槽的位置和形状。
参考图7，形成覆盖所述掩膜层240、第一沟槽图形开口241和第二沟槽图形开口242的平坦层250。
所述平坦层250的材料为有机涂层、抗反射涂层或无定型碳。形成所述平坦层250的工艺为旋涂工艺或化学气相沉积工艺。
继续参考图7，在所述平坦层250上形成具有第一接触孔图形开口261和第二接触孔图形开口262的光刻胶层260，第一接触孔图形开口261位于第一沟槽图形开口241上，第二接触孔图形开口262位于第二沟槽图形开口242上。
所述光刻胶层260的材料为光刻胶。
图8为光刻胶层260的立体示意图，所述光刻胶层260中具有第一接触孔图形开口261和第二接触孔图形开口262。所述第一接触孔图形开口261定义出后续形成的第一接触孔的位置和形状，所述第二接触孔图形开口262定义出后续形成的第二接触孔的位置和形状。
随着特征尺寸的不断减小，需要形成的第一沟槽和第二沟槽的宽度越来越小，对应的第一沟槽图形开口241和第二沟槽图形开口242的宽度也越来越小。
在一个实施例中，第一接触孔图形开口261的孔径比第一沟槽图形开口241的宽度大，第二接触孔图形开口262的孔径比第二沟槽图形开口242的宽度大，使得后续形成的第一接触孔的宽度可以由第一沟槽图形开口241的宽度决定，后续形成的第二接触孔的宽度可以由第二沟槽图形开口242的宽度决定，所述第一接触孔的宽度指的是平行于第一沟槽图形开口241宽度方向上的尺寸，所述第二接触孔的宽度指的是平行于第二沟槽图形开口242宽度方向上的尺寸。后续形成的第一接触孔的长度可以由第一接触孔图形开口261的孔径决定，后续形成的第二接触孔的长度可以由第二接触孔图形开口262的孔径决定，所述第一接触孔的长度为平行于基底200表面且垂直于第一沟槽图形开口241宽度方向上的尺寸，所述第二接触孔的长度为平行于基底200表面且垂直于第二沟槽图形开口242宽度方向上的尺寸。即后续形成的第一接触孔的宽度最大限度的利用了第一沟槽图形开口241的宽度尺寸，后续形成的第二接触孔的宽度最大限度的利用了第二沟槽图形开口242的宽度尺寸，有利于后续在第一接触孔和第二接触孔中填充导电层。
在其它实施例中，第一接触孔图形开口261的孔径小于或者等于第一沟槽图形开口241的宽度，第二接触孔图形开口262的孔径小于或者等于第二沟槽图形开口242的宽度小。
参考图9，以所述光刻胶层260和掩膜层240为掩膜刻蚀部分厚度的介质层230，在所述介质层230中形成第一接触孔271和第二接触孔272。
本实施例中，在刻蚀部分厚度的介质层230之前，还包括步骤：沿第一接触孔图形开口261和第二接触孔图形开口262刻蚀平坦层250，使介质层230顶部表面被暴露出来。
具体的，以所述光刻胶层260和掩膜层240为掩膜，采用各向异性干法刻蚀工艺刻蚀部分厚度的介质层230以形成第一接触孔271和第二接触孔272，如各向异性等离子体刻蚀工艺或反应离子刻蚀工艺。
本实施例中，采用各向异性等离子体刻蚀工艺刻蚀部分厚度的介质层230以形成第一接触孔271和第二接触孔272，具体的，刻蚀气体包括C4F8、CF4和N2，C4F8的流量为5sccm～100sccm，CF4的流量为5sccm～500sccm，N2的流量为0sccm～1000sccm，源射频功率为100瓦～1000瓦，偏置功率为50瓦～500瓦，腔室压强为20mtorr～200mtorr。
参考图10，去除所述光刻胶层260(参考图9)和平坦层250(参考图9)。
去除所述光刻胶层260和平坦层250的工艺为湿刻工艺或干刻工艺。
本实施例在形成第一接触孔271和第二接触孔272的刻蚀过程中，光刻胶层260被消耗一部分，形成第一接触孔271和第二接触孔272后需要去除所述光刻胶层260和平坦层250。在其它实施例中，若在形成第一接触孔和第二接触孔的刻蚀过程中，介质层上方的光刻胶层被消耗完，形成第一接触孔和第二接触孔后则只需要去除平坦层。
接着，参考图11，以所述掩膜层240为掩膜刻蚀介质层230直至暴露出阻挡层220表面，在中心区域Ⅰ的基底200上的介质层230中形成第一沟槽281，在边缘区域Ⅱ的基底200上的介质层230中形成第二沟槽282，所述介质层230相对于阻挡层220的刻蚀选择比值大于等于10。
在一个实施例中，所述介质层230相对于阻挡层220的刻蚀选择比值为10～50，相应的，阻挡层220的材料为氮化铝或者氮化硼。
具体的，采用各向异性干法刻蚀工艺刻蚀介质层230以形成第一沟槽281和第二沟槽282，如各向异性等离子体刻蚀工艺或反应离子刻蚀工艺。
本实施中，采用各向异性等离子体刻蚀工艺刻蚀介质层230以形成第一沟槽281和第二沟槽282，具体的参数为：采用的刻蚀气体为CF4、C4F8、CH2F2、CHF3、H2和Ar，CF4的流量为10sccm～200sccm，C4F8的流量为0sccm～100sccm，CH2F2的流量为0sccm～100sccm，CHF3的流量为0sccm～100sccm，H2的流量为0sccm～100sccm，Ar的流量为50sccm～500sccm，源射频功率为200瓦～2000瓦，偏置射频功率为50瓦～500瓦，腔室压强为5mtorr～200mtorr。
在形成第一沟槽281的过程中，也将第一接触孔271的深度增加；在形成第二沟槽282的过程中，也将第二接触孔272的深度增加。
当阻挡层220的材料为氮化铝时，氮原子和铝原子的结合能较大，使得阻挡层220的化学性能较为稳定。具体的，氮原子和铝原子的结合能比氮原子和硅原子的结合能大，使得氮化铝比氮化硅的化学性能稳定。当阻挡层220的材料为氮化硼时，氮原子和硼原子的结合能较大，使得阻挡层220的化学性能较为稳定。具体的，氮原子和硼原子的结合能比氮原子和硅原子的结合能大，使得氮化硼比氮化硅的化学性能稳定。
当阻挡层220的材料为氮化铝或者氮化硼时，由于阻挡层220的化学性能较为稳定，使得在刻蚀介质层230以形成第一沟槽281和第二沟槽282的过程中，对阻挡层220产生的刻蚀损耗较小，使得介质层230相对于阻挡层220的刻蚀选择比值在10以上。
另外，当阻挡层220的材料为氮化铝或氮化硼时，在刻蚀介质层230以形成第一沟槽281和第二沟槽282的过程中，受到刻蚀工艺的限制，介质层230相对于阻挡层220的刻蚀选择无法超过50。
当所述阻挡层220的材料为HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3、La2O3或HfSiO4时，阻挡层220的耐刻蚀性也较强，使得介质层230相对于阻挡层220的刻蚀选择比值大于等于10。
由于在以所述掩膜层240为掩膜刻蚀介质层230直至暴露出阻挡层220表面的过程中，介质层230相对于阻挡层220的刻蚀选择比值大于等于10，所以使得介质层230相对于阻挡层220的刻蚀选择比值较高。尽管在以所述掩膜层240为掩膜刻蚀介质层230直至暴露出阻挡层220表面的过程中，对中心区域Ⅰ上方介质层230的刻蚀速率大于对边缘区域Ⅱ上方介质层230的刻蚀速率，但是当刻蚀至边缘区域Ⅱ的阻挡层220表面暴露出来时，对中心区域Ⅰ对应的阻挡层220的刻蚀程度较小，不会对中心区域Ⅰ对应的阻挡层220产生严重的过刻蚀。
因此，在刻穿阻挡层220以暴露出底层金属层210表面的过程中，当刻蚀至边缘区域Ⅱ对应的底层金属层210表面暴露出来时，对中心区域Ⅰ对应的底层金属层210的刻蚀程度较低。从而降低了中心区域Ⅰ对应的底层金属层110中的金属原子被打出而附着在第二接触孔272和第二沟槽282的侧壁的数量。从而提高了第二接触孔272和第二沟槽282相对于第一接触孔271和第一沟槽281的侧壁性能的一致性。从而提高了半导体器件的性能。
参考图12，形成第一沟槽281和第二沟槽282后，去除所述掩膜层240(参考图11)。
本实施例中，由于所述掩膜层240的材料为多晶硅，使得在去除掩膜层240的过程中，无需受到掩膜层240材料的限制，并且采用各向同性等离子体化学刻蚀工艺去除所述掩膜层240，能够达到掩膜层240相对于介质层230的刻蚀选择比值大于1000。
另外，在去除所述掩膜层240的过程中，受到刻蚀工艺的限制，掩膜层240相对于介质层230的刻蚀选择无法超过5000。
所述各向同性等离子体化学刻蚀工艺的过程为：将刻蚀气体引入初始腔室，射频源电源激发气体产生等离子体，等离子体中有离子、电子、游离的基、分子和原子等；将等离子体中的离子过滤去除；去除离子后，将等离子体扩散通过扩散的方式引入刻蚀腔室，使得离子体中电子的电子能量为0eV；然后等离子体中的游离的基、分子和原子和掩膜层240进行化学反应，将掩膜层240刻蚀去除。
由于将等离子体中的离子过滤去除，且等离子体中电子的电子能量为0eV，从而能够减小等离子体对介质层230的刻蚀损伤。
由于等离子体中的游离的基、分子和原子和掩膜层240进行化学反应，对掩膜层240和介质层230的物理轰击的作用减少，使得对介质层230的刻蚀损伤降低。
若选用合适的刻蚀气体，且控制刻蚀气体的能量状态使得刻蚀气体的能量高于掩膜层240的刻蚀阈值且使得刻蚀气体的能量低于介质层230的刻蚀阈值，刻蚀气体和掩膜层240进行化学反应且不会和介质层230进行化学反应，从而实现极高的刻蚀选择比。
本实施例中，去除掩膜层240所采用的各向同性等离子体化学刻蚀工艺的参数为：采用的气体为NF3、He和H2和Ar，NF3的流量为50sccm～500sccm，He的流量为50sccm～500sccm，H2的流量为0sccm～100sccm，Ar的流量为0sccm～500sccm，射频源功率为200瓦～2000瓦，刻蚀腔室压强为100mtorr～1000mtorr。
本实施例中，所述掩膜层240相对于介质层230的刻蚀选择比值为1000～5000。
另外，本实施例中，由于在去除掩膜层240的过程中，没有采用湿法刻蚀工艺，因此不会有水分残留在第一沟槽281和第一接触孔271中、以及第二沟槽282和第二接触孔272中，避免残留的水分影响介质层230的介电常数。
在其它实施例中，当采用其它刻蚀工艺去除掩膜层240时，所述掩膜层240相对于介质层的刻蚀选择比值可以小于1000。
参考图13，去除所述掩膜层240后，沿着所述第一沟槽281和第一接触孔271、以及第二沟槽282和第二接触孔272刻蚀阻挡层220直至暴露出底层金属层210表面。
接着，在所述第一沟槽281和第一接触孔271中形成第一导电层(未图示)；在第二沟槽282和第二接触孔272中形成第二导电层(未图示)。
所述第一导电层和第二导电层的材料为铜、铝或钨等导电材料。本实施例中，所述第一导电层和第二导电层的材料为铜。
由于在刻穿阻挡层220以暴露出底层金属层210表面的过程中，降低了中心区域Ⅰ对应的底层金属层110中的金属原子被打出而附着在第二接触孔272和第二沟槽282的侧壁的数量，因此使得第二导电层中不易形成空洞，使得第二导电层的电阻降低，从而使得中心区域Ⅰ对应半导体器件的RC延迟效应得到改善，提高了中心区域Ⅰ和边缘区域Ⅱ分别对应的半导体器件的电学性能一致性。
本实施例中，由于在形成第一导电层和第二导电层之前，去除了掩膜层240，使得形成的第一导电层和第二导电层的高宽比减小，使得利于第一导电层和第二导电层的填充。
需要说明的是，在其它实施例中，在刻蚀阻挡层直至暴露出底层金属层表面之后，去除所述掩膜层。具体的，在一个实施例中，在刻蚀阻挡层直至暴露出底层金属层表面之后，且在形成第一导电层和第二导电层前，去除所述掩膜层。在另一个实施例中，形成第一导电层和第二导电层之后，去除所述掩膜层。虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底包括中心区域和边缘区域，所述中心区域和边缘区域的基底内具有底层金属层；
在中心区域和边缘区域的基底上形成阻挡层；
在所述阻挡层上形成介质层；
在所述介质层上形成掩膜层，中心区域的基底上的掩膜层中具有第一沟槽图形开口，边缘区域的基底上的掩膜层中具有第二沟槽图形开口；
在第一沟槽图形开口底部的介质层中形成第一接触孔；
在第二沟槽图形开口底部的介质层中形成第二接触孔；
形成第一接触孔和第二接触孔后，以所述掩膜层为掩膜刻蚀介质层直至暴露出阻挡层表面，在中心区域的基底上的介质层中形成第一沟槽，在边缘区域的基底上的介质层中形成第二沟槽，所述介质层相对于阻挡层的刻蚀选择比值大于等于10；
刻蚀第一沟槽和第二沟槽暴露出的阻挡层直至暴露出底层金属层表面。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，在以所述掩膜层为掩膜刻蚀介质层直至暴露出阻挡层表面的过程中，所述介质层相对于阻挡层的刻蚀选择比值为10～50。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述阻挡层的材料为氮化铝或者氮化硼。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述阻挡层的材料为HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3、La2O3或HfSiO4。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，中心区域和边缘区域的基底和阻挡层之间还形成有底层阻挡层。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述底层阻挡层的材料为氮化硅或者氮氧化硅。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述介质层的材料为低K介质材料或超低K介质材料。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，以所述掩膜层为掩膜刻蚀介质层直至暴露出阻挡层表面的工艺为各向异性等离子体刻蚀工艺，参数为：采用的刻蚀气体为CF4、C4F8、CH2F2、CHF3、H2和Ar，CF4的流量为10sccm～200sccm，C4F8的流量为0sccm～100sccm，CH2F2的流量为0sccm～100sccm，CHF3的流量为0sccm～100sccm，H2的流量为0sccm～100sccm，Ar的流量为50sccm～500sccm，源射频功率为200瓦～2000瓦，偏置射频功率为50瓦～500瓦，腔室压强为5mtorr～200mtorr。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一接触孔和第二接触孔的方法为：
形成覆盖所述掩膜层、第一沟槽图形开口和第二沟槽图形开口的平坦层；
在所述平坦层上形成具有第一接触孔图形开口和第二接触孔图形开口的光刻胶层，第一接触孔图形开口位于第一沟槽图形开口上，第二接触孔图形开口位于第二沟槽图形开口上；
以所述光刻胶层和掩膜层为掩膜刻蚀部分厚度的介质层，在所述介质层中形成第一接触孔和第二接触孔；
去除所述光刻胶层和平坦层。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，在形成第一沟槽和第二沟槽之后且在刻蚀阻挡层之前，还包括：去除所述掩膜层。
11.根据权利要求1所述的半导体器件的形成方法，其特征在于，在刻蚀阻挡层直至暴露出底层金属层表面之后，还包括：去除所述掩膜层。
12.根据权利要求10或11所述的半导体器件的形成方法，其特征在于，所述掩膜层的材料为多晶硅。
13.根据权利要求12所述的半导体器件的形成方法，其特征在于，在去除所述掩膜层的过程中，所述掩膜层相对于介质层的刻蚀选择比值为1000～5000。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于，去除所述掩膜层的工艺为各向同性等离子体化学刻蚀工艺，参数为：采用的气体为NF3、He和H2和Ar，NF3的流量为50sccm～500sccm，He的流量为50sccm～500sccm，H2的流量为0sccm～100sccm，Ar的流量为0sccm～500sccm，射频源功率为200瓦～2000瓦，刻蚀腔室压强为100mtorr～1000mtorr。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，刻蚀阻挡层直至暴露出底层金属层表面后，还包括：在第一沟槽和第一接触孔中形成第一导电层；在第二沟槽和第二接触孔中形成第二导电层。
16.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述底层金属层的材料为铜或铜铝合金。
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