KR100768363B1 - 반도체 집적회로장치의 제조방법 및 반도체 집적회로장치 - Google Patents
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- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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Abstract
층간절연막을 구성하는 유기실록산을 주성분으로 하는 유기절연막(2)에 형성된 홈이나 홀 등과 같은 오목(凹)부(4)내에 도체막을 매립함으로써 매립배선 구조를 구성하는 반도체 집적회로장치의 제조방법에 있어서, 유기절연막(2)상에 포토레지스트막(3)을 형성한 후, 그 포토레지스트막(3)을 에칭 마스크로 하여 유기절연막(2)에 홈이나 홀 등과 같은 오목(凹)부(4)를 형성할 때, 그 오목(凹)부(4)의 바닥부에 이상(異常) 형상이 형성되는 것을 억제하기 위해, CF계의 가스/N/Ar 가스를 플라즈마 드라이 에칭처리를 시행함으로써 오목(凹)부(4)를 형성하였다.
Description
본 발명은 반도체 집적회로장치의 제조방법 및 반도체 집적회로장치 기술에 관한 것으로서, 특히 반도체 집적회로장치에서의 다층 배선의 형성방법에 적용하는 유효한 기술에 관한 것이다.
반도체 집적회로장치의 소자 집적도의 향상이나 반도체 칩 사이즈의 축소 등에 따라, 반도체 집적회로장치를 구성하는 배선의 미세화 및 다층화가 진행되고 있다. 특히, 다층 배선구조를 가지는 로직계의 반도체 집적회로장치에 있어서는, 배선 지연이 반도체 집적회로장치 전체의 신호지연의 지배적 요인의 하나로 되어 있다. 이 배선을 흐르는 신호의 속도는, 배선저항과 배선용량에 강하게 의존하고 있으므로 배선 지연을 개선하기 위해 배선저항과 배선용량을 저감하는 것이 중요하다.
배선저항의 저감에 관해서는 배선 재료에 동(銅)계 재료(동 또는 동 합금)을 이용한 대머신(Damascene)법의 적용이 진행되고 있다. 이 대머신법은 절연막에 배선형성용의 홈을 형성한 후, 그 절연막상 및 배선형성용의 홈내에 배선형성용의 도 체막을 피착하고, 또 그 도체막의 불필요한 부분을 화학적 기계연마법(CMP; Chemical Mechanical Polishing) 등에 의해 제거하며, 상기 홈내에만 도체막을 남겨, 배선형성용의 홈내에 매립 배선을 형성하는 방법이다. 이 방법에 의하면, 에칭법에 의한 미세 가공이 곤란한 동(銅)계 재료의 배선을 형성할 수 있다.
또, 이 대머신법의 응용인 듀얼 대머신법(Dual-Damascene)은, 절연막에 배선형성용의 홈 및 그 홈의 바닥부에서 하층의 접속부로 연장되는 콘택트 홀 또는 스루홀 등과 같은 홀을 형성한 후, 그 절연막상, 배선형성용의 홈 및 홀내에 배선형성용의 도체막을 피착하고, 또 그 도체막의 불필요한 부분을 CMP법 등에 의해 제거하는 것으로 상기 홈 및 홀내에만 도체막을 남김으로써, 배선형성용의 홈내에 매립배선을 형성하고, 또 그 홀내에 플러그를 형성하는 방법이다. 이 방법에 의하면, 배선형성 공정수를 삭감할 수 있으므로, 반도체 집적회로장치의 제조 코스트의 저감을 도모할 수 있다.
이와 같은 듀얼 대머신법에 대해서는, 예컨대 일본공개특허 평9-306988호 공보에 기재가 있고, 제1 층간절연막 및 그 위의 제2 층간절연막과의 사이에, 홀 천공용의 개구부가 형성된 에칭 스톱퍼용의 절연막을 설치해 놓고, 제2 층간절연막에 포토레지스트막을 이용해서 홈을 형성할 때, 에칭 스톱퍼용의 절연막을 에칭 스톱퍼로 하여, 그 절연막의 홀 천공용의 개구부에서 노출하는 제1 층간절연막에 홀을 천공하는 방식의 듀얼 대머신법이 개시되어 있다. 또, 예컨대, 일본공개특허 평10-209273호 공보에는, 층간절연막에 홈을 형성한 후, 그 홈의 바닥부에서 하방으로 연장되는 홀을 천공하는 방식의 듀얼 대머신법이 개시되어 있다.
한편, 배선용량의 저감에 관해서는, 상기 절연막으로서 산화실리콘막에 메틸기를 포함하는 유기 SOG(Spin On Glass)막을 이용하는 기술이 있다. 이 유기 SOG막은 도전율이 낮으므로, 반도체 집적회로장치의 배선의 종합적인 도전율을 내리는 것이 가능해진다. 유전전율이 낮은 절연막을 층간절연막으로 이용하는 기술에 대해서는, 예컨대 주식회사 프레스 저널사, 평성 10년 10월 20일 발행「월간 세미컨덕터 월드 11월호」p74~76에 기재가 있고, 대머신법 또는 듀얼 대머신법을 이용한 배선구조용의 층간절연막으로 이용되는 여러가지의 무기계 및 유기계의 층간절연막에 대해서 개시되어 있다. 또, 예컨대 일본공개특허 평9-293780호 공보에는, 통상의 배선구조의 층간절연막으로서, 유기 SOG막을 이용한 반도체 집적회로장치 기술에 대해서 개시되어 있다. 또, 예컨대 일본공개특허 평11-67909호 공보에는 유기계 저유전율막에 홈이나 홀 등을 에칭에 의해 형성하면, 그 홈이나 홀의 측면이 평면방향으로 등방적으로 깎여져버린다는 문제가 개시되어 있고, 그것을 해결하기 위해 오버 에칭처리시에 포밍가스를 이용하는 기술이 개시되어 있다. 게다가, 예컨대 일본공개특허 평8-316209호 공보에는 유기고분자계의 절연막의 에칭처리시에 산화실리콘막의 에칭처리와 같은 CF계 또는 CHF계 가스를 이용한 플라즈마 에칭처리를 시행하면, 유기고분자계의 절연막에 형성되는 홈이나 홀의 바닥면이나 측면에 탄소계의 퇴적물이 형성되는 결과, 에칭 레이트가 저하하거나 가공형상이 열화하는 문제가 개시되어 있고, 그것을 해결하기 위해 유기고분자계의 절연막을 에칭할 때 산소계 가스를 이용한 플라즈마 에칭처리를 시행하거나, 플라즈마중의 C/F비를 저하시킨 조건에서 플라즈마 에칭처리를 시행하는 기술이 개시되어 있다.
그런데, 상기 대머신법이나 듀얼 대머신법에 있어서는, 층간절연막에 배선형성용의 홈이나 홀을 형성할 때, 그 지나친 파임에 의해 하층에 손상을 주거나 가공치수 정밀도가 열화하거나 하는 등을 회피하기 위해, 층간절연막의 하층에 에칭 스톱퍼용의 절연막을 형성하고 있다. 층간절연막을 산화실리콘막 등으로 구성하는 기술에서는 상기 에칭 스톱퍼용의 절연막으로서 질화실리콘막을 사용하고 있다. 그러나, 질화실리콘막은 유전율이 높으므로(7 정도), 배선 전체의 유전율을 내리는 관점에서는 매우 얇게 할 필요성이 있다. 그래서, 산화실리콘막 등으로 이루어지는 층간절연막에 홈이나 홀을 형성할 때, 예컨대 CxFy계의 가스 및 산화가스를 이용함으로써, 층간절연막과 에칭 스톱퍼용의 절연막과의 에칭 선택비가 높게 되는 에칭 조건으로 하는 기술이 채용되고 있다.
그런데, 본 발명자들은, 유기계의 절연막에 상기한 에칭가스로서 CxFy 및 O2 가스를 이용한 고선택의 에칭처리를 시행하여, 홈이나 홀 등을 형성하고자 하면, 홈이나 홀의 바닥부 외주에 홈이나 홀의 바닥부 중앙의 깊이보다도 상대적으로 깊은 홈(서브 트렌치)이 형성되어 버리는 문제가 있는 것을 발견하였다. 이것을 회피하기 위해 선택성이 낮은 에칭가스를 이용하면 상기 에칭 스톱퍼용의 절연막을 두껍게하지 않으면 안되고, 그 결과 반도체 집적회로장치의 배선의 종합적인 유전율이 증대한다는 문제가 있다.
그래서, 본 발명의 목적은, 유기실록산(siloxane)을 주성분으로 하는 절연막에 에칭처리에 의해 오목(凹)부를 형성할 때, 오목(凹)부의 바닥부에 이상 형상이 형성되는 것을 억제할 수 있는 기술을 제공하는 것에 있다.
또, 본 발명의 목적은, 유기실록산을 주성분으로 하는 절연막에 에칭처리에 의해 오목(凹)부를 형성할 때, 에칭 스톱퍼막에 대해서 높은 에칭 선택비를 확보한 상태에서, 오목(凹)부의 바닥부에 이상 형상이 형성되는 것을 억제할 수 있는 기술을 제공하는 것에 있다.
또, 본 발명의 목적은, 유기실록산을 주성분으로 하는 절연막에 미세한 오목(凹)부를 형성할 수 있는 기술을 제공하는 것에 있다.
또, 본 발명의 목적은, 반도체 집적회로장치의 배선에서의 종합적인 유전율을 저감할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면에서 명백해질 것이다.
(발명의 개시)
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
즉, 본 발명은 유기실록산을 주성분으로 하는 절연막에 대해서, 플루오르 카본가스 및 질소가스를 포함한 가스분위기중에서 플라즈마 에칭처리를 시행함으로써, 그 유기절연막에 배선형성용의 홈이나 홀 등과 같은 오목(凹)부를 형성하는 공정을 가지는 것이다.
또, 본 발명은 유기실록산을 주성분으로 하는 절연막에 대해서, 플루오르 카본가스 및 산소가스를 포함한 가스분위기중에서 플라즈마 에칭처리를 시행함으로 써, 그 유기절연막에 배선형성용의 홈이나 홀 등과 같은 오목(凹)부를 형성할 때, 그 에칭처리중에 에칭조건을 바꾸어 복수 단계로 나누어 에칭처리를 행하는 것이다.
또, 본 발명은 유기실록산을 주성분으로 하는 절연막에 대해서, 플루오르 카본가스 및 산소가스를 포함한 가스분위기중에서 플라즈마 에칭처리를 시행함으로써, 그 유기절연막에 배선형성용의 홈이나 홀 등과 같은 오목(凹)부를 형성할 때, 플루오르 카본가스와 산소가스와의 유량비를 소정의 값으로 한 상태에서 오목(凹)부를 형성하는 것이다.
또, 본 발명은 층간절연막을 구성하는 유기실록산을 주성분으로 하는 절연막에 홈이나 홀 등과 같은 오목(凹)부를 형성할 때, 에칭 스톱퍼로서 이용한 절연막을, 층간절연막을 구성하는 유기실록산을 주성분으로 하는 절연막보다도 유기량이 많은 절연막으로 구성하는 것이다.
본원에 있어서 개시되는 발명중 다른 것의 개요을 간단히 설명하면, 다음과 같다.
1. 이하의 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법:
(a) 반도체 집적회로 기판의 제1 주면상에, 유기실록산을 주성분으로 하는 제1 절연막을 형성하는 공정;
(b) 상기 제1 절연막상에, 패터닝된 마스킹층을 형성하는 공정;
(c) 상기 마스킹층을 가지는 상태에서, 플루오르 카본가스를 포함하는 에칭가스 및 질소가스를 포함하는 가스분위기중에서, 상기 제1 절연막에 대해서 플라즈마 에칭처리를 시행함으로써, 상기 제1 절연막에 제1 오목(凹)부를 형성하는 공정.
2. 상기 제1 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 가스분위기의 최대 가스성분은 아르곤가스인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
3. 상기 제1 항 또는 제2 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 가스분위기는 산소가스를 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
4. 상기 제1 항 또는 제2 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 가스분위기는 산소가스를 실질적으로 포함하지 않는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
5. 이하의 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법:
(a) 반도체 집적회로 기판의 제1 주면상에, 제1 유기실록산을 주성분으로 하는 제1 절연막을 형성하는 공정;
(b) 상기 제1 절연막상에, 상기 제1 유기실록산과 비교하여, 탄소함유량이 낮은 제2 유기실록산을 주성분으로 하는 제2 절연막을 형성하는 공정.
6. 상기 제5 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 제2 절연막은 상기 제1 절연막과 비교하여 막 두께가 두꺼운 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
7. 상기 제5 항 또는 제6 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 제1 절연막은 상기 제2 절연막과 비교하여 탄소함유량이 50% 이상 많은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
8. 상기 제5 항 또는 제6 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 제1 절연막은 상기 제2 절연막과 비교하여 탄소함유량이 100% 이상 많은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
9. 이하의 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법:
(a) 반도체 집적회로 기판의 제1 주면상에, 유기실록산을 주성분으로 하는 제1 절연막을 형성하는 공정;
(b) 상기 제1 절연막상에, 패터닝된 마스킹층을 형성하는 공정;
(c) 상기 마스킹층을 가지는 상태에서, 플루오르 카본가스를 포함하는 에칭가스 및 이상 형상이 실질적으로 발생하지 않을 정도로 산소가스를 포함하는 가스분위기중에서, 상기 제1 절연막에 대해서 플라즈마 에칭처리를 시행함으로써, 상기 제1 절연막에 제1 오목(凹)부를 형성하는 공정.
10. 상기 제9 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 플루오르 카본가스에 대한 상기 산소가스의 비를 1.0 이하로 한 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
11. 상기 제9 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 플루오르 카본가스에 대한 상기 산소가스의 비를 0.9 이하로 한 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
12. 상기 제9 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 플루오르 카본가스에 대한 상기 산소가스의 비를 0.8 이하로 한 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
13. 이하의 공정을 포함하고, 매립배선을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법;
(a) 반도체 집적회로 기판의 제1 주면상에, 상기 매립배선을 형성하는 제1 절연막을 형성하는 공정;
(b) 상기 제1 절연막상에, 상기 매립배선을 구성하는 유기실록산을 주성분으로 하는 제2 절연막을 형성하는 공정;
(c) 상기 제2 절연막상에 패터닝된 마스킹층을 형성하는 공정;
(d) 상기 마스킹층을 가지는 상태에서, 제1 가스분위기중에서, 상기 제2 절연막에 대해서 제1 플라즈마 에칭처리를 시행함으로써, 상기 제2 절연막에 제1 오목(凹)부를 형성하는 공정;
(e) 상기 제1 오목(凹)부가 형성된 상태에서, 제2 가스분위기중에서, 상기 제1 플라즈마 에칭처리와 비교해서, 상기 제1 절연막에 대한 상기 제2 절연막의 에칭선택비가 상대적으로 큰 조건하에서, 상기 제1 절연막을 에칭 스톱퍼로 하여, 상기 제2 절연막에 대해서 제2 플라즈마 에칭처리를 시행함으로써, 상기 제1 절연막을 노출시키는 공정.
14. 상기 제13 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정 (d)의 종료시에는, 상기 제2 절연막의 초기 두께와 비교하여, 상기 오목(凹)부 바닥면의 상기 제2 절연막의 두께는 30% 이하인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
15. 상기 제13 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정 (d)의 종료시에는, 상기 제2 절연막의 초기 두께와 비교하여, 상기 오목(凹)부 바닥면의 상기 제2 절연막의 두께는 20% 이하인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
16. 상기 제13 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정 (d)의 종료시에는, 상기 오목(凹)부 바닥면의 상기 제2 절연막의 두께는 15% 이하인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
17. 상기 제13 항, 제14 항, 제15 항 또는 제16 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 제1 절연막은 질화실리콘을 주성분으로 하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
18. 이하의 구성을 가지는 것을 특징으로 하는 반도체 집적회로장치;
(a) 반도체 집적회로 칩의 제1 주면상에 설치되어, 제1 유기실록산을 주성분으로 하는 제1 절연막;
(b) 상기 제1 절연막상에 설치되어, 상기 제1 유기실록산과 비교하여 탄소함유량이 낮은 제2 유기실록산을 주성분으로 하는 제2 절연막.
19. 상기 제18 항 기재의 반도체 집적회로장치에 있어서, 상기 제2 절연막은, 상기 제1 절연막과 비교하여, 막 두께가 두꺼운 것을 특징으로 하는 반도체 집 적회로장치.
20. 상기 제18 항 또는 제19 항 기재의 반도체 집적회로장치에 있어서, 상기 제1 절연막은, 상기 제2 절연막과 비교하여, 탄소함유량이 50% 이상 많은 것을 특징으로 하는 반도체 집적회로장치.
21. 상기 제18 항 또는 제19 항 기재의 반도체 집적회로장치에 있어서, 상기 제1 절연막은, 상기 제2 절연막과 비교하여, 탄소함유량이 100% 이상 많은 것을 특징으로 하는 반도체 집적회로장치.
22. 이하의 구성을 가지는 것을 특징으로 하는 반도체 집적회로장치;
(a) 반도체 집적회로 칩의 제1 주면상에 설치되어, 실리콘 질화물 또는 실리콘 산화물로 이루어지며, 제1 개구를 가지는 제1 실리콘 질화막;
(b) 상기 제1 실리콘 질화막상에 설치되어, 상기 제1 실리콘 질화막보다도 유전율이 작은 제1 유기실록산을 주성분으로 하고, 상기 제1 개구에 연결된 제2 개구를 가지는 제2 절연막;
(c) 상기 제2 절연막상에 설치되어, 상기 실리콘 질화막보다도 유전율이 작은 절연막을 주된 구성막으로 하고, 상기 제2 개구에 연결된 상기 제1 개구와 함께 제1 스루홀을 형성하는 제3 개구 및 그것에 연결된 제1 배선 매립홈을 가짐과 동시에, 상기 제2 절연막보다도 두꺼운 제1 층간절연막;
(d) 상기 제1 스루홀의 바닥면과 내측면 및 상기 제1 배선 매립홈의 바닥면과 내측면을 덮도록 설치된 제1 도전성 배리어층;
(e) 상기 제1 도전성 배리어층이 설치된 상기 제1 스루홀내 및 상기 제1 배 선 매립홈내에 매립된 동(銅)을 주성분으로 하는 제1 배선영역.
23. 상기 제22 항 기재의 반도체 집적회로장치에 있어서, 상기 제2 절연막은, 상기 제1 실리콘 질화막보다도 두꺼운 것을 특징으로 하는 반도체 집적회로장치.
24. 상기 제23 항 기재의 반도체 집적회로장치에 있어서, 상기 제1 층간절연막은, 상기 제1 유기실록산과 비교하여 탄소수가 적은 제2 유기실록산을 주성분으로 하는 것을 특징으로 하는 반도체 집적회로장치.
25. 이하의 공정을 포함하고, 매립배선을 가지는 반도체 집적회로장치의 제조방법;
(a) 반도체 집적회로 기판의 제1 주면상에, 상기 매립배선을 형성하는 제1 절연막을 형성하는 공정;
(b) 상기 제1 절연막상에, 상기 매립배선을 형성하기 위해 유기실록산을 주성분으로 하는 제2 절연막을 형성하는 공정;
(c) 상기 제2 절연막상에 패터닝된 마스킹층을 형성하는 공정;
(d) 상기 마스킹층을 가지는 상태에서, 플루오르 카본가스를 포함하는 에칭가스 및 질소가스를 포함하는 제1 가스분위기중에서, 상기 제2 절연막에 대해서 제1 플라즈마 에칭처리를 시행함으로써, 상기 제2 절연막에 제1 오목(凹)부를 형성하여 상기 제1 절연막을 노출시키는 공정.
26. 상기 제25 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 제1 절연막은 질화실리콘을 주성분으로 하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
27. 상기 제25 항 또는 제26 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 제1 가스분위기의 최대 가스성분은 아르곤가스인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
28. 상기 제25 항, 제26 항 또는 제27 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 제1 가스분위기는 산소가스를 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
29. 상기 제25 항, 제26 항 또는 제27 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 제1 가스분위기는 산소가스를 실질적으로 포함하지 않는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
30. 이하의 공정을 포함하고, 매립배선을 가지는 반도체 집적회로장치의 제조방법;
(a) 반도체 집적회로 기판의 제1 주면상에, 상기 매립배선의 층간절연막을 형성하고, 제1 유기실록산을 주성분으로 하는 제1 절연막을 형성하는 공정;
(b) 상기 제1 절연막상에, 상기 매립배선을 형성하고, 상기 제1 절연막보다도 막 두께가 얇으며, 상기 제1 유기실록산과는 성분이 다른 제2 유기실록산을 주성분으로 하는 제2 절연막을 형성하는 공정;
(c) 상기 제2 절연막상에 패터닝된 마스킹층을 형성하는 공정;
(d) 상기 마스킹층을 가지는 상태에서, 플루오르 카본을 포함하는 에칭가스를 포함하는 제1 가스분위기중에서, 상기 제1 절연막을 에칭 스톱퍼로 하여, 제2 절연막에 대해서 제1 플라즈마 에칭처리를 시행함으로써, 상기 제2 절연막에 제1 오목(凹)부를 형성하여 상기 제1 절연막을 노출시키는 공정.
31. 상기 제30 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 제2 절연막은 상기 제1 절연막과 비교해서 막 두께가 두꺼운 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
32. 상기 제30 항 또는 제31 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 제1 절연막은 상기 제2 절연막과 비교해서 탄소함유량이 50% 이상 많은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
33. 상기 제30 항 또는 제31 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 제1 절연막은 상기 제2 절연막과 비교해서 탄소함유량이 100% 이상 많은 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
34. 상기 제30 항 또는 제31 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정 (d)에서의 상기 제2 절연막의 상기 제1 절연막에 대한 에칭 선택비는 4 이상인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
35. 상기 제30 항 또는 제31 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 공정 (d)에서의 상기 제2 절연막의 상기 제1 절연막에 대한 에칭 선택비는 5 이상인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
36. 이하의 공정을 포함하고, 배선층간의 상호 접속을 위해 플러그 영역과 매립배선 금속을 한번에 매립하는 듀얼 대머신형의 매립배선을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법;
(a) 반도체 집적회로 기판의 제1 주면상에, 상기 매립배선을 구성하는 제1 절연막을 형성하는 공정;
(b) 상기 제1 절연막상에, 상기 매립배선을 구성하는 유기실록산을 주성분으로 하는 제2 절연막을 형성하는 공정;
(c) 상기 제2 절연막상에 패터닝된 마스킹층을 형성하는 공정;
(d) 상기 마스킹층을 가지는 상태에서, 제1 가스분위기중에서, 상기 제2 절연막에 대해서 제1 플라즈마 에칭처리를 시행함으로써, 상기 제2 절연막에 제1 오목(凹)부를 형성하는 공정;
(e) 상기 제1 오목(凹)부가 형성된 상태에서, 제2 가스분위기중에서, 상기 제1 플라즈마 에칭처리와 비교해서, 상기 제1 절연막에 대한 상기 제2 절연막의 에칭 선택비가 상대적으로 큰 조건하에서, 상기 제2 절연막에 대한 제2 플라즈마 에칭처리를 시행함으로써, 상기 제1 절연막을 노출시키는 공정.
37. 상기 제36 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 제1 절연막은 질화실리콘을 주성분으로 하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
38. 이하의 공정을 포함하고, 배선층간의 상호 접속을 위해 플러그 영역과 매립배선 금속을 한번에 매립하는 듀얼 대머신형의 매립배선을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법;
(a) 반도체 집적회로 기판의 제1 주면상에, 상기 매립배선을 형성하기 위해 제1 절연막을 형성하는 공정;
(b) 상기 제1 절연막상에, 상기 매립배선을 형성하기 위해 유기실록산을 주성분으로 하는 제2 절연막을 형성하는 공정;
(c) 상기 제2 절연막상에 패터닝된 마스킹층을 형성하는 공정;
(d) 상기 마스킹층을 가지는 상태에서, 플루오르 카본가스를 포함하는 에칭가스 및 질소가스를 포함하는 제1 가스분위기중에서, 상기 제1 절연막을 에칭 스톱퍼로 하여, 제2 절연막에 대해서 제1 플라즈마 에칭처리를 시행함으로써, 상기 제2 절연막에 제1 오목(凹)부를 형성하여 상기 제1 절연막을 노출시키는 공정.
39. 상기 제38 항 기재의 반도체 집적회로장치의 제조방법에 있어서, 상기 제1 절연막은 질화실리콘을 주성분으로 하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
40. 이하의 공정을 포함하고, 배선층간의 상호 접속을 위해 플러그 영역과 매립배선과를 형성하기 위한 도체막을 한번에 매립하는 듀얼 대머신형의 매립배선을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법;
(a) 반도체 집적회로 기판의 제1 주면상에, 상기 매립배선의 층간절연막을 구성하고, 제1 유기실록산을 주성분으로 하는 제1 절연막을 형성하는 공정;
(b) 상기 제1 절연막상에, 상기 매립배선을 구성하고, 상기 제1 절연막보다도 막 두께가 얇으며, 상기 제1 유기실록산과는 성분이 다른 제2 유기실록산을 주성분으로 하는 제2 절연막을 형성하는 공정;
(c) 상기 제2 절연막상에 패터닝된 마스킹층을 형성하는 공정;
(d) 상기 마스킹층을 가지는 상태에서, 플루오르 카본가스를 포함하는 에칭 가스를 포함하는 제1 가스분위기중에서, 상기 제1 절연막을 에칭 스톱퍼로 하여, 상기 제2 절연막에 대해서 제1 플라즈마 에칭처리를 시행함으로써, 상기 제2 절연막에 제1 오목(凹)부를 형성하여 상기 제1 절연막을 노출시키는 공정.
본원에 있어서 개시되는 발명중, 또 다른 개요를 간단히 설명하면, 다음과 같다.
41. 본 발명은, (a) 에칭 스톱퍼 기능을 가지는 제1 절연막을 퇴적하는 공정과,
(b) 상기 제1 절연막상에 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(c) 상기 제1 유기절연막상에 마스킹층을 형성하는 공정과,
(d) 상기 마스킹층을 에칭 마스크로 하고, 또 상기 제1 절연막을 에칭 스톱퍼로 하여, 상기 제1 유기절연막에 대해서, 플루오르 카본가스 및 질소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 오목(凹)부를 형성하는 공정과,
(e) 상기 오목(凹)부에서 노출하는 제1 절연막을 제거하는 공정과,
(f) 상기 오목(凹)부내에 도체막을 매립하는 공정을 가지는 것이다.
42. 본 발명은, (a) 에칭 스톱퍼 기능을 가지는 제1 절연막을 퇴적하는 공정과,
(b) 상기 제1 절연막상에 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(c) 상기 제1 유기절연막상에 에칭 스톱퍼 기능을 가지는 제2 절연막을 퇴적하는 공정과,
(d) 상기 제2 절연막상에 오목(凹)부 형성용의 개구부를 형성하는 공정과,
(e) 상기 (d) 공정 후 상기 제2 절연막 및 상기 개구부에서 노출하는 제1 유기절연막상에, 유기실록산을 주성분으로 하는 제2 유기절연막을 퇴적하는 공정과,
(f) 상기 제2 유기절연막상에 마스킹층을 형성하는 공정과,
(g) 상기 마스킹층을 에칭 마스크로 하고, 또 상기 제1 절연막 및 상기 개구부를 가지는 제2 절연막을 에칭 스톱퍼로 하여, 상기 제1, 제2 유기절연막에 대해서, 플루오르 카본가스 및 질소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 오목(凹)부를 형성하는 공정과,
(h) 상기 오목(凹)부내에서 노출하는 제1 절연막을 제거하는 공정과,
(i) 상기 오목(凹)부내에 도체막을 매립하는 공정을 가지는 것이다.
43. 본 발명은, (a) 에칭 스톱퍼 기능을 가지는 제1 절연막을 퇴적하는 공정과,
(b) 상기 제1 절연막상에 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(c) 상기 제1 유기절연막상에 에칭 스톱퍼 기능을 가지는 제2 절연막을 퇴적하는 공정과,
(d) 상기 제2 절연막상에 유기실록산을 주성분으로 하는 제2 유기절연막을 퇴적하는 공정과,
(e) 상기 제2 유기절연막상에 제1 마스킹층을 형성하는 공정과,
(f) 상기 제1 마스킹층을 에칭 마스크로 하고, 또 상기 제1 절연막을 에칭 스톱퍼로 하여, 상기 제1 절연막 및 제1, 제2 유기절연막에 대해서, 플루오르 카본가스 및 질소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 오목(凹)부를 형성하는 공정과,
(g) 상기 제1 마스킹층을 제거한 후, 제2 유기절연막상에 제2 마스킹층을 형성하는 공정과,
(h) 상기 제2 마스킹층을 에칭 마스크로 하고, 또 상기 제2 절연막을 에칭 스톱퍼로 하여, 상기 제2 유기절연막에 대해서 플루오르 카본가스 및 질소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제2 오목(凹)부를 형성하는 공정과,
(i) 상기 제1, 제2 오목(凹)부에서 노출하는 상기 제1, 제2 절연막을 제거하는 공정과,
(j) 상기 제1, 제2 오목(凹)부내에 도체막을 매립하는 공정을 가지는 것이다.
44. 본 발명은, (a) 에칭 스톱퍼 기능을 가지는 제1 절연막을 퇴적하는 공정과,
(b) 상기 제1 절연막상에 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(c) 상기 제1 유기절연막상에 제1 마스킹층을 형성하는 공정과,
(d) 상기 제1 마스킹층을 에칭 마스크로 하고, 또 상기 제1 절연막을 에칭 스톱퍼로 하여, 상기 제1 유기절연막에 대해서 플루오르 카본가스 및 질소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제1 오목(凹)부를 형성하는 공정과,
(e) 상기 제1 마스킹층을 제거한 후, 상기 제1 유기절연막상에 제2 마스킹층을 형성하는 공정과,
(f) 상기 제2 마스킹층을 에칭 마스크로 하고, 상기 제1 유기절연막에 대해서 플루오르 카본가스 및 질소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제2 오목(凹)부를 형성하는 공정과,
(g) 상기 제1, 제2 오목(凹)부에서 노출하는 제1 절연막을 제거하는 공정과,
(h) 상기 제1, 제2 오목(凹)부내에 도체막을 매립하는 공정을 가지는 것이다.
45. 본 발명은, (a) 에칭 스톱퍼 기능을 가지는 제1 절연막을 퇴적하는 공정과,
(b) 상기 제1 절연막상에 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(c) 상기 제1 유기절연막상에 에칭 스톱퍼 기능을 가지는 제2 절연막을 퇴적하는 공정과,
(d) 상기 제2 절연막상에 유기실록산을 주성분으로 하는 제2 유기절연막을 퇴적하는 공정과,
(e) 상기 제2 유기절연막상에 에칭 스톱퍼 기능을 가지는 제3 절연막을 퇴적하는 공정과,
(f) 상기 제3 절연막상에 오목(凹)부 형성용의 개구부를 형성하는 공정과,
(g) 상기 (f) 공정 후의 상기 제3 절연막 및 제2 유기절연막상에 제1 마스킹층을 형성하는 공정과,
(h) 상기 제1 마스킹층을 에칭 마스크로 하고, 또 상기 제2 절연막을 에칭 스톱퍼로 하여, 상기 제2 유기절연막에 대해서 플루오르 카본가스 및 질소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제1 오목(凹)부를 형성하는 공정과,
(i) 상기 제1 마스킹층을 제거한 후, 상기 제3 절연막을 에칭 마스크로 하고, 또 상기 제1, 제2 절연막을 에칭 스톱퍼로 하여, 상기 제1, 제2 유기절연막에 대해서 플루오르 카본가스 및 질소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제2 오목(凹)부를 형성하는 공정과,
(j) 상기 제1, 제2 오목(凹)부에서 노출하는 상기 제1, 제2 절연막을 제거하는 공정과,
(k) 상기 제1, 제2 오목(凹)부내에 도체막을 매립하는 공정을 가지는 것이다.
46. 본 발명은, (a) 에칭 스톱퍼 기능을 가지는 제1 절연막을 퇴적하는 공정과,
(b) 상기 제1 절연막상에 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(c) 상기 제1 유기절연막상에 마스킹층을 형성하는 공정과,
(d) 상기 마스킹층을 에칭 마스크로 하고, 또 상기 제1 절연막을 에칭 스톱퍼로 하여, 상기 제1 유기절연막에 대해서, 플루오르 카본가스 및 이상 형상이 발생하지 않을 정도로 산소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 오목(凹)부를 형성하는 공정과,
(e) 상기 오목(凹)부에서 노출하는 제1 절연막을 제거하는 공정과,
(f) 상기 오목(凹)부내에 도체막을 매립하는 공정을 가지는 것이다.
47. 본 발명은, (a) 에칭 스톱퍼 기능을 가지는 제1 절연막을 퇴적하는 공정과,
(b) 상기 제1 절연막상에 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(c) 상기 제1 유기절연막상에 에칭 스톱퍼 기능을 가지는 제2 절연막을 퇴적하는 공정과,
(d) 상기 제2 절연막에 오목(凹)부 형성용의 개구부를 형성하는 공정과,
(e) 상기 (d) 공정 후 상기 제2 절연막상 및 상기 개구부에서 노출하는 제1 유기절연막상에, 유기실록산을 주성분으로 하는 제2 유기절연막을 퇴적하는 공정과,
(f) 상기 제2 유기절연막상에 마스킹층을 형성하는 공정과,
(g) 상기 마스킹층을 에칭 마스크로 하고, 또 상기 제1 절연막 및 상기 개구 부를 가지는 제2 절연막을 에칭 스톱퍼로 하여, 상기 제1, 제2 유기절연막에 대해서, 플루오르 카본가스 및 이상 형상이 발생하지 않을 정도의 산소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 오목(凹)부를 형성하는 공정과,
(h) 상기 오목(凹)부에서 노출하는 제1 절연막을 제거하는 공정과,
(i) 상기 오목(凹)부내에 도체막을 매립하는 공정을 가지는 것이다.
48. 본 발명은, (a) 에칭 스톱퍼 기능을 가지는 제1 절연막을 퇴적하는 공정과,
(b) 상기 제1 절연막상에 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(c) 상기 제1 유기절연막상에 에칭 스톱퍼 기능을 가지는 제2 절연막을 퇴적하는 공정과,
(d) 상기 제2 절연막상에 유기실록산을 주성분으로 하는 제2 유기절연막을 퇴적하는 공정과,
(e) 상기 제2 유기절연막상에 제1 마스킹층을 형성하는 공정과,
(f) 상기 제1 마스킹층을 에칭 마스크로 하고, 또 상기 제1 절연막을 에칭 스톱퍼로 하여, 상기 제1 절연막 및 제1, 제2 유기절연막에 대해서, 플루오르 카본가스 및 이상 형상이 발생하지 않을 정도의 산소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제1 오목(凹)부를 형성하는 공정과,
(g) 상기 제1 마스킹층을 제거한 후, 제2 유기절연막상에 제2 마스킹층을 형 성하는 공정과,
(h) 상기 제2 마스킹층을 에칭 마스크로 하고, 또 상기 제2 절연막을 에칭 스톱퍼로 하여, 상기 제2 유기절연막에 대해서 플루오르 카본가스 및 이상 형상이 발생하지 않을 정도의 산소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제2 오목(凹)부를 형성하는 공정과,
(i) 상기 제1, 제2 오목(凹)부에서 노출하는 상기 제1, 제2 절연막을 제거하는 공정과,
(j) 상기 제1, 제2 오목(凹)부내에 도체막을 매립하는 공정을 가지는 것이다.
49. 본 발명은, (a) 에칭 스톱퍼 기능을 가지는 제1 절연막을 퇴적하는 공정과,
(b) 상기 제1 절연막상에 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(c) 상기 제1 유기절연막상에 제1 마스킹층을 형성하는 공정과,
(d) 상기 제1 마스킹층을 에칭 마스크로 하고, 또 상기 제1 절연막을 에칭 스톱퍼로 하여, 상기 제1 유기절연막에 대해서 플루오르 카본가스 및 이상 형상이 발생하지 않을 정도의 산소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제1 오목(凹)부를 형성하는 공정과,
(e) 상기 제1 마스킹층을 제거한 후, 상기 제1 유기절연막상에 제2 마스킹층을 형성하는 공정과,
(f) 상기 제2 마스킹층을 에칭 마스크로 하고, 상기 제1 유기절연막에 대해서 플루오르 카본가스 및 이상 형상이 발생하지 않을 정도의 산소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제2 오목(凹)부를 형성하는 공정과,
(g) 상기 제1, 제2 오목(凹)부에서 노출하는 제1 절연막을 제거하는 공정과,
(h) 상기 제1, 제2 오목(凹)부내에 도체막을 매립하는 공정을 가지는 것이다.
50. 본 발명은, (a) 에칭 스톱퍼 기능을 가지는 제1 절연막을 퇴적하는 공정과,
(b) 상기 제1 절연막상에 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(c) 상기 제1 유기절연막상에 에칭 스톱퍼 기능을 가지는 제2 절연막을 퇴적하는 공정과,
(d) 상기 제2 절연막상에 유기실록산을 주성분으로 하는 제2 유기절연막을 퇴적하는 공정과,
(e) 상기 제2 유기절연막상에 에칭 스톱퍼 기능을 가지는 제3 절연막을 퇴적하는 공정과,
(f) 상기 제3 절연막상에 오목(凹)부 형성용의 개구부를 형성하는 공정과,
(g) 상기 (f) 공정 후의 상기 제3 절연막 및 제2 유기절연막상에 제1 마스킹층을 형성하는 공정과,
(h) 상기 제1 마스킹층을 에칭 마스크로 하고, 또 상기 제2 절연막을 에칭 스톱퍼로 하여, 상기 제2 유기절연막에 대해서 플루오르 카본가스 및 이상 형상이 발생하지 않을 정도의 산소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제1 오목(凹)부를 형성하는 공정과,
(i) 상기 제1 마스킹층을 제거한 후, 상기 제3 절연막을 에칭 마스크로 하고, 또 상기 제1, 제2 절연막을 에칭 스톱퍼로 하여, 상기 제1, 제2 유기절연막에 대해서 플루오르 카본가스 및 이상 형상이 발생하지 않을 정도의 산소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제2 오목(凹)부를 형성하는 공정과,
(j) 상기 제1, 제2 오목(凹)부에서 노출하는 상기 제1, 제2 절연막을 제거하는 공정과,
(k) 상기 제1, 제2 오목(凹)부내에 도체막을 매립하는 공정을 가지는 것이다.
51. 본 발명은, (a) 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(b) 상기 제1 유기절연막상에 상기 제1 유기절연막보다도 탄소함유량이 상대적으로 적은 유기실록산을 주성분으로 하는 제2 유기절연막을 퇴적하는 공정과,
(c) 상기 제2 유기절연막상에 마스킹층을 형성하는 공정과,
(d) 상기 마스킹층을 에칭 마스크로 하고, 또 상기 제1 유기절연막을 에칭 스톱퍼로 하여, 상기 제2 유기절연막에 대해서, 플루오르 카본가스 및 산소 또는 질소중 적어도 한쪽을 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 오목(凹)부를 형성하는 공정과,
(e) 상기 오목(凹)부에서 노출하는 제1 유기절연막을 제거하는 공정과,
(f) 상기 오목(凹)부내에 도체막을 매립하는 공정을 가지는 것이다.
52. 본 발명은, (a) 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(b) 상기 제1 유기절연막상에 상기 제1 유기절연막보다도 탄소함유량이 상대적으로 적은 유기실록산을 주성분으로 하는 제2 유기절연막을 퇴적하는 공정과,
(c) 상기 제2 유기절연막상에 제2 유기절연막보다도 탄소함유율이 많은 제3 유기절연막을 퇴적하는 공정과,
(d) 상기 제3 유기절연막에 오목(凹)부 형성용의 개구부를 형성하는 공정과,
(e) 상기 (d) 공정 후 상기 제3 유기절연막상 및 상기 개구부에서 노출하는 제2 유기절연막상에, 제3 유기절연막보다도 탄소함유량이 적은 유기실록산을 주성분으로 하는 제4 유기절연막을 퇴적하는 공정과,
(f) 상기 제4 유기절연막상에 마스킹층을 형성하는 공정과,
(g) 상기 마스킹층을 에칭 마스크로 하고, 또 상기 제1 유기절연막 및 상기 개구부를 가지는 제3 유기절연막을 에칭 스톱퍼로 하여, 상기 제2, 제4 유기절연막에 대해서, 플루오르 카본가스 및 산소 또는 질소중 적어도 한쪽의 가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 오목(凹)부를 형성하는 공정과,
(h) 상기 오목(凹)부에서 노출하는 제1 유기절연막을 제거하는 공정과,
(i) 상기 오목(凹)부내에 도체막을 매립하는 공정을 가지는 것이다.
53. 본 발명은, (a) 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(b) 상기 제1 유기절연막상에 제1 유기절연막보다도 탄소함유량이 적은 유기실록산을 주성분으로 하는 제2 유기절연막을 퇴적하는 공정과,
(c) 상기 제2 유기절연막상에 상기 제2 유기절연막보다도 탄소함유량이 많은 제3 유기절연막을 퇴적하는 공정과,
(d) 상기 제3 절연막상에 제3 유기절연막보다도 탄소함유량이 적은 유기실록산을 주성분으로 하는 제4 유기절연막을 퇴적하는 공정과,
(e) 상기 제4 유기절연막상에 제1 마스킹층을 형성하는 공정과,
(f) 상기 제1 마스킹층을 에칭 마스크로 하고, 또 상기 제1 유기절연막을 에칭 스톱퍼로 하여, 상기 제2, 제3, 제4 유기절연막에 대해서, 플루오르 카본가스 및 산소 또는 질소의 적어도 한쪽의 가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제1 오목(凹)부를 형성하는 공정과,
(g) 상기 제1 마스킹층을 제거한 후, 상기 제4 유기절연막상에 제2 마스킹층을 형성하는 공정과,
(h) 상기 제2 마스킹층을 에칭 마스크로 하고, 또 상기 제3 유기절연막을 에칭 스톱퍼로 하여, 상기 제4 유기절연막에 대해서 플루오르 카본가스 및 산소 또는 질소의 적어도 한쪽의 가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처 리를 시행함으로써 제2 오목(凹)부를 형성하는 공정과,
(i) 상기 제1, 제2 오목(凹)부에서 노출하는 상기 제1 유기절연막을 제거하는 공정과,
(j) 상기 제1, 제2 오목(凹)부내에 도체막을 매립하는 공정을 가지는 것이다.
54. 본 발명은, (a) 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(b) 상기 제1 유기절연막상에 상기 제1 유기절연막보다도 탄소함유량이 적은 유기실록산을 주성분으로 하는 제2 유기절연막을 퇴적하는 공정과,
(c) 상기 제2 유기절연막상에 마스킹층을 형성하는 공정과,
(d) 상기 마스킹층을 에칭 마스크로 하고, 또 상기 제1 유기절연막을 에칭 스톱퍼로 하여, 상기 제2 유기절연막에 대해서, 플루오르 카본가스 및 산소 또는 질소의 적어도 한쪽의 가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제1 오목(凹)부를 형성하는 공정과,
(e) 상기 마스킹층을 제거한 후, 상기 제2 유기절연막상에 제2 마스킹층을 형성하는 공정과,
(f) 상기 제2 마스킹층을 에칭 마스크로 하고, 상기 제2 유기절연막에 대해서, 플루오르 카본가스 및 산소 또는 질소의 적어도 한쪽의 가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제2 오목(凹)부를 형성하는 공정과,
(g) 상기 제1, 제2 오목(凹)부에서 노출하는 상기 제1 유기절연막을 제거하는 공정과,
(h) 상기 제1, 제2 오목(凹)부내에 도체막을 매립하는 공정을 가지는 것이다.
55. 본 발명은, (a) 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(b) 상기 제1 유기절연막상에 상기 제1 유기절연막보다도 탄소함유량이 적은 유기실록산을 주성분으로 하는 제2 유기절연막을 퇴적하는 공정과,
(c) 상기 제2 유기절연막상에 제2 유기절연막보다도 탄소함유량이 많은 유기실록산을 주성분으로 하는 제3 유기절연막을 퇴적하는 공정과,
(d) 상기 제3 유기절연막상에 제3 유기절연막보다도 탄소함유량이 적은 유기실록산을 주성분으로 하는 제4 유기절연막을 퇴적하는 공정과,
(e) 상기 제4 유기절연막상에 제4 유기절연막보다도 탄소함유량이 많은 유기실록산을 주성분으로 하는 제5 유기절연막을 퇴적하는 공정과,
(f) 상기 제5 유기절연막에 오목(凹)부 형성용의 개구부를 형성하는 공정과,
(g) 상기 (f) 공정 후 상기 제4, 제5 유기절연막상에 제1 마스킹층을 형성하는 공정과,
(h) 상기 제1 마스킹층을 에칭 마스크로 하고, 또 상기 제3 유기절연막을 에칭 스톱퍼로 하여, 상기 제4 유기절연막에 대해서, 플루오르 카본가스 및 산소 또는 질소의 적어도 한쪽의 가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭 처리를 시행함으로써 제1 오목(凹)부를 형성하는 공정과,
(i) 상기 제1 마스킹층을 제거한 후, 상기 제5 유기절연막을 에칭 마스크로 하고, 또 상기 제1, 제3 유기절연막을 스톱퍼로 하여, 상기 제2, 제4 유기절연막에 대해서, 플루오르 카본가스 및 산소 또는 질소의 적어도 한쪽의 가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제2 오목(凹)부를 형성하는 공정과,
(j) 상기 제1, 제2 오목(凹)부에서 노출하는 상기 제1 유기절연막을 제거하는 공정과,
(k) 상기 제1, 제2 오목(凹)부내에 도체막을 매립하는 공정을 가지는 것이다.
56. 본 발명은, (a) 에칭 스톱퍼 기능을 가지는 제1 절연막을 퇴적하는 공정과,
(b) 상기 제1 절연막상에 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(c) 상기 제1 유기절연막상에 마스킹층을 형성하는 공정과,
(d) 상기 마스킹층을 에칭 마스크로 하여, 상기 제1 절연막에 대해서, 플루오르 카본가스 및 산소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제1 절연막이 노출하는 오목(凹)부를 형성하는 공정과,
(e) 상기 오목(凹)부에서 노출하는 제1 절연막을 제거하는 공정과,
(f) 상기 오목(凹)부내에 도체막을 매립하는 공정을 가지고, 상기 (d) 공정 시에는 형상우선 조건으로 에칭처리를 시행함으로써 상기 제1 유기절연막의 도중의 두께 위치까지 에칭 제거한 후, 상기 제1 절연막에 대한 상기 제1 유기절연막의 에칭 선택비가 상기 형상우선 조건에 비해 큰 고선택비 조건으로 함으로써, 상기 제1 절연막을 에칭 스톱퍼로 하여 나머지 상기 제1 유기절연막을 에칭 제거하여 상기 오목(凹)부를 형성하는 것이다.
57. 본 발명은, (a) 에칭 스톱퍼 기능을 가지는 제1 절연막을 퇴적하는 공정과,
(b) 상기 제1 절연막상에 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(c) 상기 제1 유기절연막상에 에칭 스톱퍼 기능을 가지는 제2 절연막을 퇴적하는 공정과,
(d) 상기 제2 절연막에 오목(凹)부 형성용의 개구부를 형성하는 공정과,
(e) 상기 (d) 공정 후 상기 제2 절연막상 및 상기 개구부에서 노출하는 제1 유기절연막상에, 유기실록산을 주성분으로 하는 제2 유기절연막을 형성하는 공정과,
(f) 상기 제2 유기절연막상에 마스킹층을 형성하는 공정과,
(g) 상기 마스킹층을 에칭 마스크로 하여, 상기 제1, 제2 유기절연막에 대해서, 플루오르 카본가스 및 산소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제1 절연막이 노출하는 오목(凹)부를 형성하는 공정과,
(h) 상기 오목(凹)부에서 노출하는 제1 절연막을 제거하는 공정과,
(i) 상기 오목(凹)부내에 도체막을 매립하는 공정을 가지고, 상기 (g) 공정시에는 형상우선 조건으로 에칭처리를 시행함으로써 상기 제2 유기절연막의 도중의 두께 위치까지 에칭 제거한 후, 상기 제1, 제2 절연막에 대한 상기 제1, 제2 유기절연막의 에칭 선택비가 상기 형상우선 조건에 비해 큰 고선택비 조건으로 함으로써, 상기 제1, 제2 절연막을 에칭 스톱퍼로 하여 상기 제1, 제2 유기절연막을 에칭 제거하여 상기 오목(凹)부 형성하는 것이다.
58. 본 발명은, (a) 에칭 스톱퍼 기능을 가지는 제1 절연막을 퇴적하는 공정과,
(b) 상기 제1 절연막상에 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(c) 상기 제1 유기절연막상에 에칭 스톱퍼 기능을 가지는 제2 절연막을 퇴적하는 공정과,
(d) 상기 제2 절연막상에 유기실록산을 주성분으로 하는 제2 유기절연막을 형성하는 공정과,
(e) 상기 제2 유기절연막상에 제1 마스킹층을 형성하는 공정과,
(f) 상기 제1 마스킹층을 에칭 마스크로 하여, 상기 제1 절연막 및 제1, 제2 유기절연막에 대해서, 플루오르 카본가스 및 산소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제1 절연막이 노출하는 제1 오목(凹)부를 형성하는 공정과,
(g) 상기 제1 마스킹층을 제거한 후, 상기 제2 유기절연막상에 제2 마스킹층 을 형성하는 공정과,
(h) 상기 제2 마스킹층을 에칭 마스크로 하여, 상기 제2 유기절연막에 대해서, 플루오르 카본가스 및 산소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제1, 제2 절연막이 노출하는 제2 오목(凹)부를 형성하는 공정과,
(i) 상기 제1, 제2 오목(凹)부에서 노출하는 상기 제1, 제2 절연막을 제거하는 공정과,
(j) 상기 제1, 제2 오목(凹)부내에 도체막을 매립하는 공정을 가지고, 상기 (f) 공정시에는 형상우선 조건으로 에칭처리를 시행함으로써 상기 제1 유기절연막의 두께 방향의 도중의 두께 위치까지 에칭 제거한 후, 상기 제1, 제2 절연막에 대한 상기 제1, 제2 유기절연막의 에칭 선택비가 상기 형상우선 조건에 비해 큰 고선택비 조건으로 함으로써, 상기 제1, 제2 절연막을 에칭 스톱퍼로 하여 나머지 상기 제1 유기절연막을 에칭 제거하여 상기 제1 오목(凹)부 형성하고,
상기 (h) 공정시에는, 형상우선 조건으로 에칭처리를 시행함으로써 상기 제2 유기절연막의 두께 방향의 도중의 위치까지 에칭 제거한 후, 상기 제1, 제2 절연막에 대한 상기 제1, 제2 유기절연막의 에칭 선택비가 상기 형상우선 조건에 비해 큰 고선택비 조건으로 함으로써, 상기 제1, 제2 절연막을 에칭 스톱퍼로 하여 나머지 상기 제2 유기절연막을 에칭 제거하여 상기 제2 오목(凹)부를 형성하는 것이다.
59. 본 발명은, (a) 에칭 스톱퍼 기능을 가지는 제1 절연막을 퇴적하는 공정과,
(b) 상기 제1 절연막상에 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(c) 상기 제1 유기절연막상에 제1 마스킹층을 형성하는 공정과,
(d) 상기 제1 마스킹층을 에칭 마스크로 하여, 상기 제1 유기절연막에 대해서, 플루오르 카본가스 및 산소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 제1 절연막이 노출하는 제1 오목(凹)부를 형성하는 공정과,
(e) 상기 제1 마스킹층을 제거한 후, 상기 제1 유기절연막상에 제2 마스킹층을 형성하는 공정과,
(f) 상기 제2 마스킹층을 에칭 마스크로 하여, 상기 제1 유기절연막에 대해서, 플루오르 카본가스 및 산소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 상기 제1 유기절연막이 노출하는 제2 오목(凹)부를 형성하는 공정과,
(g) 상기 제1, 제2 오목(凹)부내에서 노출하는 상기 제1 절연막을 제거하는 공정과,
(h) 상기 제1, 제2 오목(凹)부내에 도체막을 매립하는 공정을 가지고, 상기 (d) 공정시에는 형상우선 조건으로 에칭처리를 시행함으로써 상기 제1 유기절연막의 두께 방향의 도중의 두께 위치까지 에칭 제거한 후, 상기 제1 절연막에 대한 상기 제1 유기절연막의 에칭 선택비가 상기 형상우선 조건에 비해 큰 고선택비 조건으로 함으로써, 상기 제1 절연막을 에칭 스톱퍼로 하여 나머지 상기 제1 유기절연 막을 에칭 제거함으로써 상기 제1 오목(凹)부 형성하고,
상기 (f) 공정시에는, 형상우선 조건으로 에칭처리를 시행함으로써 상기 제2 오목(凹)부를 형성하는 것이다.
60. 본 발명은, (a) 에칭 스톱퍼 기능을 가지는 제1 절연막을 퇴적하는 공정과,
(b) 상기 제1 절연막상에 유기실록산을 주성분으로 하는 제1 유기절연막을 퇴적하는 공정과,
(c) 상기 제1 유기절연막상에 에칭 스톱퍼 기능을 가지는 제2 절연막을 퇴적하는 공정과,
(d) 상기 제2 절연막상에 유기실록산을 주성분으로 하는 제2 유기절연막을 퇴적하는 공정과,
(e) 상기 제2 유기절연막상에 에칭 스톱퍼 기능을 가지는 제3 절연막을 퇴적하는 공정과,
(f) 상기 제3 절연막에 오목(凹)부 형성용의 개구부를 형성하는 공정과,
(g) 상기 (f) 공정 후의 상기 제3 절연막 및 제2 유기절연막상에, 제1 마스킹층을 형성하는 공정과,
(h) 상기 제1 마스킹층을 에칭 마스크로 하여, 상기 제2 유기절연막에 대해서, 플루오르 카본가스 및 산소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 상기 제2 절연막이 노출하는 제1 오목(凹)부를 형성하는 공정과,
(i) 상기 제1 마스킹층을 제거한 후, 상기 제3 절연막을 에칭 마스크로 하여, 상기 제1, 제2 유기절연막에 대해서, 플루오르 카본가스 및 질소가스를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써 상기 제2 절연막이 노출하는 제2 오목(凹)부를 형성하는 공정과,
(j) 상기 제1, 제2 오목(凹)부에서 노출하는 상기 제1, 제2 절연막을 제거하는 공정과,
(k) 상기 제1, 제2 오목(凹)부내에 도체막을 매립하는 공정을 가지고, 상기 (h) 공정시에는, 형상우선 조건으로 에칭처리를 시행함으로써 상기 제2 유기절연막의 두께 방향의 도중의 두께 위치까지 에칭 제거한 후, 상기 제2 절연막에 대한 상기 제2 유기절연막의 에칭 선택비가 상기 형상우선 조건에 비해 큰 고선택비 조건으로 함으로써, 상기 제2 절연막을 에칭 스톱퍼로 하여 나머지 상기 제2 유기절연막을 에칭 제거함으로써 상기 제1 오목(凹)부 형성하는 것이다.
61. 본 발명은, 상기 제41 항에서 제50 항 또는 제56 항에서 제60 항의 어느 한 항의 제1 절연막 및 제1 절연막이 질화실리콘으로 이루어지는 것이다.
도 1의 (a)에서 (c)는, 반도체 집적회로장치의 층간절연막 재료로서 일반적으로 이용되는 산화실리콘막에 대해서, 플루오르 카본, 산소가스 및 아르곤가스분위기중에서 플라즈마 에칭처리를 시행한 경우의 에칭원리를 모식적으로 나타낸 설명도이다.
도 2의 (a)에서 (d)는, 유기기실록산을 주성분으로 하는 절연막에 대해서, 산소를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행한 경우의 에칭원리를 모식적으로 나타낸 설명도이다.
도 3의 (a)에서 (c)는, 유기기실록산을 주성분으로 하는 절연막에 대해서, 산소를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행한 경우의 화학적 반응의 상태를 나타낸 설명도이다.
도 4의 (a)에서 (e)는, 유기기실록산을 주성분으로 하는 절연막에 대해서, 산소를 포함하는 가스분위기중에서 플라즈마 드라이 에칭처리를 시행함으로써, 그 절연막에 홈이나 홀 등과 같은 오목(凹)부를 형성하는 공정중의 단면도를 모식적으로 나타낸 설명도이다.
도 5의 (a)에서 (c)는, 유기절연막을 (HO)3SiCH3로 나타내고, 질소 원자를 분자의 근처에서, 안정화 하는 배치를 분자궤도 계산한 결과를 모식적으로 나타내고 있다.
도 6의 (a)에서 (d)는, 도 5에 설명한 질소가스를 포함한 가스분위기중에서의 유기실록산을 주성분으로 하는 절연막에 대한 플라즈마 드라이 에칭처리시의 단면도를 모식적으로 나타내고 있다.
도 7은 유기실록산을 주성분으로 하는 절연막에 대해서, 예컨대 C4F8/N2/Ar 가스를 이용한 플라즈마 드라이 에칭처리를 행한 경우에서의 언더 에칭시 및 오버 에칭시의 홈 및 홀의 단면형상을 모식적으로 나타낸 주요부 단면도이다.
도 8은 유기실록산을 주성분으로 하는 절연막에 대해서, 예컨대 C4F8/O2/Ar 가스를 이용한 플라즈마 드라이 에칭처리를 행한 경우에서의 언더 에칭시 및 오버 에칭시의 홈 및 홀의 단면형상을 모식적으로 나타낸 주요부 단면도이다.
도 9는 질소가스를 포함한 가스분위기중에서의 플라즈마 드라이 에칭처리에서의 유기실록산을 주성분으로 하는 절연막의 에칭 레이트와 질화실리콘막에 대한 에칭 선택비의 질소가스 유량의존성을 나타내는 설명도이다.
도 10은 가스 종류에 의한 유기절연막의 에칭특성의 설명도이다.
도 11은 평행 평판형의 RIE 장치의 설명도이다.
도 12는 에칭장치의 설명도이다.
도 13은 에칭장치의 설명도이다.
도 14는 본 발명의 일실시형태인 반도체 집적회로장치의 반도체 집적회로 기판의 주요부 단면도이다.
도 15는 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 16은 도 15에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 17은 도 16에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 18은 도 17에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 19는 도 18에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 20은 도 19에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 21은 도 20에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 22는 도 21에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 23은 도 22에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 24는 도 23에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 25는 도 24에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 26은 도 25에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 27은 본 발명의 다른 실시형태로서, 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 28은 도 27에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 29는 도 28에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 30은 도 29에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 31은 도 30에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 32는 도 31에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 33은 도 32에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 34는 도 33에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 35는 도 34에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 36은 도 35에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 37은 본 발명의 다른 실시형태로서, 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 38은 도 37에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 39는 도 38에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 40은 도 39에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 41은 도 40에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 42는 도 41에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 43은 본 발명의 다른 실시형태로서, 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 44는 도 43에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 45는 도 44에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 46은 도 45에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 47은 도 46에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 48은 도 47에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 49는 도 48에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 50은 도 49에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 51은 본 발명의 다른 실시형태로서, 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 52는 도 51에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 53은 도 52에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 54는 도 53에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 55는 도 54에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 56은 도 55에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 57은 도 56에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 58은 도 57에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 59는 도 58에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 60은 유기실록산을 주성분으로 하는 절연막에 홈이나 홀 등과 같은 오목(凹)부를 형성하기 위한 에칭처리시에, 처리가스중의 산소량과 상기 서브 트렌치 및 질화실리콘막에 대한 에칭 선택비와의 관계에 대해서 검토한 결과를 나타내는 설명도이다.
도 61의 (a), (b)는 본 발명의 일실시형태로서, 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 62의 (a)에서 (c)는 본 발명의 일실시형태로서, 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 63은 본 발명의 다른 실시형태로서, 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 64는 도 63에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 65는 도 64에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 66은 도 65에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 67은 본 발명의 다른 실시형태로서, 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 68은 도 67에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 69는 도 68에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 70은 도 69에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 71은 본 발명의 다른 실시형태로서, 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 72는 도 71에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 73은 도 72에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 74는 도 73에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 75는 도 74에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 76은 도 75에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 77은 도 76에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 78은 도 77에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 79는 본 발명의 다른 실시형태로서, 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 80은 도 79에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 81은 도 80에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 82는 도 81에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 83은 도 82에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 84는 도 83에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 85는 본 발명의 다른 실시형태로서, 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 86은 도 85에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 87은 도 86에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 88은 도 87에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 89는 도 88에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 90은 도 89에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 91의 (a)는 평행 평판형 협전극 RIE 장치로서, 유기실록산을 주성분으로 하는 절연막과, 질화실리콘막을 에칭 제거한 때의 처리가스중에서의 산소유량과 CF계의 가스유량과의 비와, 각 막의 에칭속도와의 관계를 나타내는 그래프도, (b)는 상기 에칭조건에서 유기절연막의 홈 패턴을 가공한 때의 에칭형상을 관측한 결과를 모식적으로 나타낸 설명도, (c)는 CF계의 가스에 대한 산소의 비와, 에칭 깊이에 대한 서브 트렌치의 깊이의 비와의 관계를 나타낸 그래프이다.
도 92의 (a)는 평행 평판형 협전극 RIE 장치의 고주파 전력밀도의 범위를 작게 한 때의 처리가스중의 산소유량과 CF계의 가스유량과의 비에 대한 상기 유기절연막 및 질화실리콘막의 에칭속도의 관계를 나타내는 그래프도, (b)는 상기 에칭조건에서 상기 유기절연막의 홈 패턴을 가공한 때의 에칭형상의 관측 결과를 모식적으로 나타낸 설명도, (c)는 (a)의 경우 CF계의 가스에 대한 산소의 비와, 에칭 깊이에 대한 서브 트렌치의 깊이의 비와의 관계를 나타낸 그래프이다.
도 93은 본 발명의 다른 실시형태로서, 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 94는 도 93에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 95는 도 94에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 96은 도 95에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 97은 본 발명의 다른 실시형태로서, 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 98은 도 97에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 99는 도 98에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 100은 도 99에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 101은 도 100에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 102는 유기절연막중의 유기량비와 에칭 레이트와의 관계를 나타내는 그래프도이다.
도 103의 (a), (b)는 유기절연막중의 유기량비와 에칭 선택비와의 관계를 나타내는 그래프도이다.
도 104의 (a)는 상기 도 103의 (a), (b)의 결과를 1개로 정리한 그래프도이 고, (b)는 각 유기량비에서의 유기절연막의 화학 구조예를 모식적으로 나타낸 설명도이다.
도 105는 유기절연막에 홈이나 홀 등과 같은 홈을 형성할 때, 에칭 스톱퍼로서 질화실리콘막을 이용한 경우와, 상대적으로 유기량이 많은 유기절연막을 이용한 경우로서, 홈의 치수와 에칭 선택비와의 관계를 측정한 결과를 나타내는 그래프도이다.
도 106은 유기절연막에 홈이나 홀 등과 같은 홈을 형성할 때, 에칭 스톱퍼로서 질화실리콘막을 이용한 경우와, 상대적으로 유기량이 많은 유기절연막을 이용한 경우로서, 홈의 치수와 에칭 선택비와의 관계를 측정한 결과를 나타내는 그래프도이다.
도 107은 본 발명자들에 의해 얻어진 각종 절연막의 특성을 정리한 설명도이다.
도 108의 (a), (b)는 상대적으로 유기량이 많은 유기절연막이 상대적으로 유기량이 적은 유기절연막에 대해서 에칭 선택비를 높일 수 있는 이유의 설명도이다.
도 109는 본 발명의 다른 실시형태인 반도체 집적회로장치의 주요부 단면도이다.
도 110은 본 발명의 다른 실시형태인 반도체 집적회로장치의 주요부 단면도이다.
도 111은 본 발명의 또 다른 실시형태인 반도체 집적회로장치의 주요부 단면도이다.
도 112는 본 발명의 다른 실시형태로서, 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 113은 도 112에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 114는 도 113에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 115는 도 114에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 116은 도 115에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
도 117은 도 116에 계속되는 반도체 집적회로장치의 제조공정중에서의 주요부 단면도이다.
(발명을 실시하기 위한 최선의 형태)
본원 발명을 상세히 설명하기 전에, 본원에서의 용어의 의미를 설명하면 다음과 같다.
1. 화학기계연마(CMP:Chemical Mechanical Polishing)란, 일반적으로 피연마면을 상대적으로 부드러운 천(布) 모양의 시트 재료 등으로 이루어지는 연마패드에 접촉시킨 상태에서, 슬러리(slurry)를 공급하면서 면방향으로 상대 이동시켜 연마를 행하는 것을 말한다. 본원에 있어서는, 그 이외에 경질(硬質)의 지석면과 상대적으로 이동시키는 CML(Chemical Mechanical Lapping) 등도 포함하는 것으로 한다.
2. 디바이스면이란, 반도체 웨이퍼의 주면으로서 그 면에 포토리소그래피에 의해, 복수의 칩 영역에 대응하는 디바이스 패턴이 형성되는 면을 말한다.
3. 매립배선이란, 싱글 대머신(Single Damascene)이나 듀얼 대머신(Dual Damascene) 등과 같이 절연막에 홈 등을 형성하여, 그곳에 도전막을 매립하고, 그 후에 불필요한 도전재료를 제거하는 배선형성 기술에 의해 패터닝된 배선을 말한다. 또, 일반적으로 싱글 대머신이란, 2단계로 나누어 플러그(plug) 금속과 배선용 금속을 매립하는 매립배선 프로세스를 말한다. 마찬가지로, 듀얼 대머신이란, 일반적으로 한번에 플러그 금속과 배선용 금속을 매립하는 매립배선 프로세스를 말한다.
4. 반도체 집적회로 웨이퍼(반도체 집적회로 기판) 또는 반도체 웨이퍼(반도체 기판)이란, 반도체 집적회로의 제조에 이용하는 실리콘 단결정 기판(일반적으로 거의 평면 원형상), 사파이어 기판, 유리기판 그 이외의 절연, 반(反)절연 또는 반도체 기판 등 및 그들의 복합적 기판을 말한다.
5. 유기실록산은 일반적으로 실록산 결합을 가지는 규소화합물에 알킬(alkyl)기, 알릴(allyl)기 등의 유기관능기가 결합한 유기화합물, 중합체 및 그들을 포함하는 공중합체를 나타낸다. 수지 분야에서는 실리콘 수지라고도 불린다. 본 명세서에서는 유기절연막이라고도 말한다.
6. 유기 SOG(Spin On Glass)는, 일반적으로 실록산 중합체 또는 다른 모노머와의 공중합체에 각종 유기관능기가 결합한 고분자수지를 용제에 녹여서 반도체 웨이퍼상에 스핀 도포하여 형성하는 층간절연막 재료이다. 일반적으로, 무기 SOG에 비해, 큐어(cure) 후에 크랙(crack)이 들어가기 어렵게 하기 위해 두껍게 형성할 수 있는 특징이 있다. 유기실록산계 층간절연막 재료에는 CVD(Chemical Vapor Deposition)에 의존하는 것이 있다.
7. 실리콘 나이트라이드, 질화규소라 말할 때는, Si3N4 뿐만 아니라 실리콘 질화물로서 유사 조성의 절연막을 포함하는 것으로 한다.
8. 에칭 스톱퍼라 말할 때는, 원칙으로서 에칭 대상막의 당해 에칭 스톱퍼막에 대한 에칭 선택비가 1 이상인 것을 말한다(A의 B에 대한 에칭 선택비가 X라는 것은, A의 에칭 레이트가 X이고, B의 에칭 레이트가 1인 것을 말한다). 즉, 원칙으로서 에칭 대상막보다도 에칭 레이트가 늦은 막이고, 대상막의 하부에 놓여진다. 일반적으로 대상막의 에칭이 완전히 종료한 후, 이것보다 에칭 레이트가 낮은 에칭 스톱퍼로 에칭을 정지한다. 본원 발명의 목적에 있어서는, 실용상 상기 에칭 선택비가 1.5 정도 이상이라면 충분하지만, 충분한 프로세스 여유를 확보하기 위해서는 4 정도 이상이 바람직하다.
9. 마스킹층은, 일반적으로 레지스트막을 말하지만, 무기 마스크나 비감광성의 유기물 마스크 등도 포함하는 것으로 한다.
10. 이상(異狀) 형상(서브 트렌치)이란, 홈 또는 홀 등과 같은 오목(凹)부를 드라이 에칭처리에 의해 형성할 때, 그 오목(凹)부의 내측면에서 떨어진 곳보다도 오목(凹)부의 내측면의 바로 밑부분에서 피에칭막의 에칭속도 등이 크게 될 수 있는 본의 아닌 형상을 말한다.
11. 스루홀이란, 다른 배선층간을 전기적으로 접속하기 위해 배선층간의 절연막에 천공되는 홀이다. 본 명세서중에서는 배선층과 반도체 집적회로 기판을 접속하기 위해 배선층과 반도체 집적회로 기판 사이의 절연막에 천공된 콘택트 홀도 포함하는 것으로 한다.
이하의 실시형태에서는 편의상 그 필요성이 있는 경우는, 복수의 섹션 또는 실시형태로 분할하여 설명하지만, 특히 명시한 경우를 제외하고, 그들은 서로 관계없는 것은 아니고, 한쪽은 다른 한쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또, 이하의 실시형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함)을 언급하는 경우, 특히 명시한 경우 및 원리적으로 명백하게 특정의 수로 한정되는 경우 등을 제외하고, 그 특정의 수에 한정되는 것은 아니고, 특정의 수 이상이라도 이하라도 된다.
게다가, 이하의 실시형태에 있어서, 그 구성요소(요소 스텝 등도 포함)는, 특히 명시한 경우 및 원리적으로 명백하게 필수인 것으로 생각되는 경우 등을 제외하고, 반드시 필수인 것이 아닌 것은 말할 필요도 없다.
마찬가지로, 이하의 실시형태에 있어서, 구성요소 등의 형상, 위치관계 등을을 언급하는 경우, 특히 명시한 경우 및 원리적으로 명백하게 그렇지 않은 것으로 생각되는 경우를 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 같다.
또, 본원에 있어서 반도체 집적회로장치라고 말할 때는, 실리콘 웨이퍼나 사 파이어 기판 등의 반도체 또는 절연체 기판상에 제작되는 것 뿐만 아니라, 특히 그렇지 않은 취지가 명시된 경우를 제외하고, TFT(Tin-Film-Transistor) 및 STN(Super-Twisted-Nematic) 액정 등과 같은 유리 등 다른 절연기판상에 제작되는 것 등도 포함하는 것으로 한다.
이하, 본 발명의 실시형태를 도면에 의거해서 상세히 설명한다. 또한, 실시형태를 설명하기 위해 전체 도면에 있어서 동일한 기능을 가지는 것은 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또, 본 실시형태에서는, p채널형의 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 pMIS라 약칭하고, n채널형의 MISFET를 nMIS라 약칭한다.
(실시형태 1)
본 실시형태 1은, 유기실록산을 주성분으로 하는 절연막(이하, 유기절연막이라고도 한다)에 대해서, 플루오르 카본가스 및 질소가스를 포함한 가스분위기중에서 플라즈마 에칭처리를 시행함으로써, 그 절연막에 배선형성용의 홈이나 홀 등과 같은 오목(凹)부를 형성하는 공정을 가지는 본 발명의 기술사상을 구체적으로 설명하는 것이다.
먼저, 본 실시형태를 설명하기 전에, 본 발명자들이 본 발명을 행하기 위해 검토한 기술 및 그 과제 등에 대해서 설명한다. 도 1의 (a)에서 (c)는 반도체 집적회로장치의 층간절연막 재료로서 일반적으로 이용되는 산화실리콘막(SiO2 등)에 대해서, 플루오르 카본(CxFy) 가스, 산소(O2) 가스 및 아르곤(Ar) 가스분위기중에서 플라즈마 드라이 에칭처리를 시행한 경우 에칭원리를 모식적으로 나타낸 설명도이다.
도 1의 (a)에 나타내는 바와 같이, 에칭 처리실내에서 플라즈마를 생성하면, 플라즈마중의 CF 래디컬(radical) 등이 산화실리콘막의 표면에 흡착하고, CF계의 퇴적물이 형성된다. O*는 산소 래디컬을 나타내고 있다. 이 상태에서, 도 1의 (b)에 나타내는 바와 같이, CFx+, Ar+ 또는 O+ 등과 같은 에너지를 갖는 이온이 산화실리콘막의 표면에 입사하면, 산화실리콘막의 표면 및 그 근방에서는 화학반응이 발생하기 쉬운 핫 스폿(hot spot)이 형성된다. 이것에 의해, 그 이온의 에너지를 얻어 CF계의 퇴적물중의 불소(F)와, 산화실리콘막중의 실리콘(Si)이 반응함으로써, 도 1의 (c)에 나타내는 바와 같이, 4불화실리콘(SiF4)이 생성된다. 또, CF계의 퇴적물중의 탄소(C)와 산화실리콘막중의 산소 등이 반응하여 일산화탄소(CO) 또는 이산화탄소(CO2) 등이 생성된다. SiF4, CO, CO2는 휘발성이 높으므로 모두 배기된다. 이렇게 하여 산화실리콘막의 에칭이 행해진다. 이 경우, 산화실리콘막의 에칭은 이온 어시스트(assist) 에칭으로 진행하고, 케미컬 에칭으로는 진행하지 않는다.
다음에, 도 2의 (a)에서 (d)는, 상기 층간절연막 재료로서, 예컨대 유기 SOG(Spin On Glass) 등과 같은 유기절연막을 이용한 경우에 있어서, 상기와 같은 산소를 포함한 가스분위기중에서 플라즈마 드라이 에칭을 시행한 경우의 에칭원리를 모식적으로 나타낸 설명도이다. 도 2의 (a)는 유기절연막의 원자구조를 모식적으로 나타내고 있다. Si의 4개의 결합수중 3개에는 산소가 결합되고, 1개에는 메틸 기(CH3)가 결합되어 있다. 이 구조에서는 플라즈마중의 O*등이 CH3와 Si의 결합 사이로 가장 들어가기 쉽다. 그 결과, 유기절연막에 O*가 근접하면, 도 2의 (b)에 나타내는 바와 같이, CH3와 Si의 사이에 산소가 개재되는 구조가 된다. 이 상태에서 다시 O*가 유기절연막에 근접하면, 도 2의 (c)에 나타내는 바와 같은 준안정 구조가 된다. 이 경우, 구조중의 산소끼리의 결합사이에서는 반발하는 힘이 작용하는 것에 대해서, 산화실리콘막중의 산소와 CH3의 수소와는 서로 끌어당기는 힘이 작용한다. 그 결과, 도 2의 (d)에 나타내는 바와 같이, 휘발성이 높은 COH2가 생성되고, 유기절연막에서 CH3가 제거된다. 즉, 산소첨가 가스분위기중에서 유기절연막의 플라즈마 드라이 에칭처리에서는 O*가 유기절연막중의 CH3를 빼내버리는 결과, 유기절연막은 포러스(porous)화 된다. 본 발명자가 행한 분자궤도법에 의한 계산에 의하면, 산소첨가 가스분위기중에서의 유기절연막의 플라즈마 드라이 에칭처리는, 이온 어시스트 에칭뿐만 아니라 O*에 의한 케미컬 에칭으로 진행하는 것이 판명되었다.
그런데, O*는 CF계의 퇴적물중의 C2F4를 케미컬 에칭한다. 예컨대 도 3의 (a)에 나타내는 바와 같이, O*가 C2F4에 근접하면, 최종적으로 휘발성이 높은 COF2
로분해되어 버린다. 그러나, O*는, CF계의 퇴적물중의 C2F5H나 C2H6
등을 케미컬 에칭하지 않는다(이온 어시스트는 일어난다). 예컨대 도 3의 (b)에 나타내는 바와 같이, O*가 C2F5H에 근접하여도 산소는 불소와 결합되어 화학반응이 발생하지 않는 다. 또, 예컨대 도 3의 (c)에 나타내는 바와 같이, C2H6에 근접하여도 그 탄소와 수소와의 사이에 그 산소가 개재되어 안정한 생성물이 형성된다. 따라서, 산소원자는, CF계의 퇴적물이 두꺼운 곳에서는 CF계의 퇴적물에 장애로 되어 유기절연막을 어택(attack)할 수 없지만, CF계의 퇴적물이 얇은 곳에서는 유기절연막을 어택(attack)할 수 있다고 생각된다.
여기서, 도 4의 (a)에서 (e)는, 예컨대 C4F8/O2 가스를 이용하고, 또 질화실리콘막에 대한 에칭 선택비를 높게 한 상태에서의 플라즈마 드라이 에칭처리에 의해 유기절연막에 대해서 플라즈마 드라이 에칭처리를 행하여 유기절연막에 홈이나 홀 등의 오목(凹)부를 형성하는 공정중의 단면도를 모식적으로 나타내고 있다. 도 4의 (a)에 나타내는 바와 같이, 절연막(50)은 예컨대 질화실리콘막으로 이루어지고, 그 위에는 유기절연막(51)이 형성되어 있다. 유기절연막(51)상에는 포토레지스트막(52)을 에칭 마스크로 하여 오목(凹)부(53)가 형성되어 있다. 이 오목(凹)부(53)의 바닥에 있어서는, CF계의 퇴적물(54)의 두께가 불균일하게 되어 있다. 즉, 오목(凹)부(53)의 바닥 중앙에서는 CF계의 퇴적물(54)이 상대적으로 두꺼운 것에 대해서, 그 바닥 주변에서는 CF계의 퇴적물(54)이 상대적으로 얇다. 이 때문에, 도 4의 (b)에 나타내는 바와 같이, 오목(凹)부(53)의 바닥 주변에 있어서는, O*가 CF계의 퇴적물(54)을 케미컬 에칭하여 버리는 결과, 하층의 유기절연막(51)의 상면이 노출된다. 이것에 의해, 도 4의 (c)에 나타내는 바와 같이, 오목(凹)부(53)의 바닥 주변에 있어서는, CH3가 빼내져 포러스화 한다. 이것에 의해, 그 오목(凹)부(53)의 바닥 주변에 있어서 O*가 유기절연막(51)을 케미컬 에칭한다. 이 상태에서, 도 4의 (d)에 나타내는 바와 같이, 그 오목(凹)부(53)의 바닥 주변부에 CF+ 등과 같은 에너지를 갖는 이온이 입사되면, 포러스화된 유기절연막(51)은 용이하게 이온 어시스트 에칭된다. 이 결과, 오목(凹)부(53)의 바닥 주변에 바닥 중앙보다도 깊게 파여진 홈(이하, 서브 트렌치라 한다)(55)가 형성되어 버린다. 한번 서브 트렌치(55)가 형성되어 버리면, 서브 트렌치(55)의 경사면에는 CF계의 퇴적물(54)이 형성되기 어려우므로, 도 4의 (e)에 나타내는 바와 같이, O*가 어택을 받는 결과, 서브 트렌치(55)는 크고, 깊어진다. 서브 트렌치(55)의 문제는, 홀이나 홈의 애스팩트비가 크게 되면 될 수록 홀이나 홈의 바닥에 퇴적되는 CF계의 퇴적물(54)의 막 두께가 불균일하게 되므로 현저해진다.
한편, 질화실리콘막에 대해서, 산소를 포함한 가스분위기중에서 플라즈마 드라이 에칭처리를 시행하면, 그 에칭이 이온 어시스트만으로 진행한다. 따라서, 산소를 포함한 가스분위기중에서 플라즈마 드라이 에칭처리를 시행하면, 유기절연막은 상기와 같이 케미컬 에칭과 이온 어시스트 에칭과의 양쪽의 에칭이 작용하는 것에 대해서, 질화실리콘막은 이온 어시스트 에칭만으로 에칭이 진행하므로, 에칭 선택비가 높아진다. 즉, 산소량을 증가시키면 유기절연막과 질화실리콘막과의 에칭 선택비를 높게 할 수 있지만, 서브 트렌치는 크게 된다. 반대로, 산소량을 감소시키면 서브 트렌치의 발생은 억제되지만, 유기절연막과 질화실리콘막과의 에칭 선택비가 작아지게 되어 버린다.
이와 같이, 본 발명자들의 검토 결과에 의하면, 층간절연막 재료로서 유기절 연막을 이용한 경우에, 그 에칭처리시에, 산화실리콘막의 에칭처리시에 행하고 있는 산소를 포함한 가스분위기중에서의 플라즈마 드라이 에칭처리를 단지 간단히 적용하면, 상기 서브 트렌치의 문제가 발생하는 한편, 서브 트렌치를 억제하기 위해 산소량을 감소시키면, 상기 에칭 선택비를 얻을 수 없게 된다는 문제가 있는 것을 발견하였다.
그래서, 본 발명자들은, 플라즈마 에칭처리시에, 상기 산소 대신에 질소를 도입하여 실험한 결과, 서브 트렌치의 발생을 억제할 수 있고, 또 에칭 선택비도 확보할 수 있는 것을 발견하였다. 도 5의 (a)에서 (c)는, 유기절연막을 (HO)3SiCH3로 나타내고, 질소 원자를 분자의 근처에 있어서, 안정화 하는 배치를 분자궤도 계산한 결과를 모식적으로 나타내고 있다. 이 결과 도 5의 (a)에 나타내는 바와 같이, 질소원자는 (HO)3SiCH3 분자에 반발되어 흡착될 수 없고, 반응성이 낮은 것을 알았다. 단, 질소원자는, 2eV 정도의 배리어를 초과하면, 도 5의 (b)에 나타내는 바와 같이, 흡착하고, 도 5의 (c)에 나타내는 바와 같이, 안정화하여 케미컬 에칭이 발생하지 않는다. 따라서, 유기절연막은, 질소가스 첨가에 대해서는 이온 어시스트만으로 에칭이 진행한다. 마찬가지로 분자궤도 계산의 결과, 질소 래디컬은, 예컨대 C2F5H 분자 등과 같은 CF계의 퇴적물에 대해서 흡착할 수 없어 반응성이 낮은 것을 판명하였다. 또, C2H6나 C2F4 등에 대해서는 안정 에너지가 마이너스로 되어 반응에 배리어가 있는 것을 판명하였다. 따라서, 질소원자는, CF계의 퇴적물을 케미컬 에칭할 수 없고, 이온 어시스트 에칭한다고 생각된다. 이상의 것으로부터, 질 소첨가의 경우는, 유기절연막중의 CH3의 빼짐 현상은 발생하지 않으므로, 서브 트렌치가 발생하지 않는다고 생각된다.
도 6의 (a)에서 (d)는, 도 5에 설명한 질소가스를 포함한 가스분위기중에서 유기절연막에 대한 플라즈마 드라이 에칭처리시의 단면도를 모식적으로 나타내고 있다. 도 6의 (a)에 나타내는 바와 같이, 질화실리콘막 등으로 이루어지는 절연막(1)상에는, 유기절연막(2)이 퇴적되고, 또 그 위에는 에칭 마스크로서 기능하는 포토레지스트막(3)이 패턴 형성되어 있다. 유기절연막(2)에 형성된 오목(凹)부(4)의 바닥에는 CF계의 퇴적물(D)이 흡착되지만, 이 경우도, 그 두께가 오목(凹)부(4)의 바닥면내에서 불균일하게 되어 있다. 즉, 오목(凹)부(4)의 바닥 중앙에서는 CF계의 퇴적물(D)이 상대적으로 두꺼운 것에 대해서, 그 바닥 주변에서는 CF계의 퇴적물이 상대적으로 얇다. 그러나, 도 6의 (b)에 나타내는 바와 같이, 이 경우는 그 CF계의 퇴적물(D)이 얇은 개소에 N*(질소 래디컬)이 근접하여도 상술과 같이 케미컬 에칭이 발생하지 않으므로, 오목(凹)부(4)의 바닥부 외주부의 유기절연막(2)은 포러스화 되지 않고, 에칭 제거도 되지 않는다. 이 상태에서, 도 6의 (c)에 나타내는 바와 같이, CF+, Ar+ 또는 N+ 등과 같은 에너지를 갖는 이온이 오목(凹)부(4)의 바닥으로 입사됨으로써 이온 어시스트 에칭을 진행한다. 따라서, 이 경우는, 그 에칭이 오목(凹)부(4)의 바닥면내에서 거의 균등하게 진행하므로, 도 6의 (d)에 나타내는 바와 같이, 오목(凹)부(4)의 바닥에 상기한 서브 트렌치가 형성되지 않는다.
다음에, 본 발명자들은, 상술한 바와 같이 가스 종류를 바꾸어 유기절연막에 대해서 플라즈마 드라이 에칭처리를 실제로 행하였다. 그 실험에서의 관측 결과의 모식도를 도 7 및 도 8에 나타낸다.
도 7은, 예컨대 C4F8/N2/Ar 가스를 이용한 플라즈마 드라이 에칭처리를 행한 경우에서의 언더 에칭시 및 오버 에칭시의 홈(凹부)(4a)이나 홀(凹부)(4b)의 단면형상을 모식적으로 나타내고 있다. 또한, 언더 에칭은 홈(4a)이나 홀(4b)의 바닥면이 절연막(1)에 도달하지 않고, 유기절연막(2)의 두께 방향의 도중 위치에서 종단되는 정도의 에칭 처리이고, 오버 에칭은 홈(4a)이나 홀(4b)의 바닥면이 절연막(1)에 도달할 정도의 에칭 처리이다.
절연막(1)은 예컨대 플라즈마 CVD법에 의해 형성된 질화실리콘막으로 이루어지고, 그 두께는 예컨대 100㎚ 정도이다. 이 절연막(1)은 에칭 스톱퍼로서의 기능을 가지고 있다. 그 위의 유기절연막(2)은, 예컨대 유기 SOG막으로 이루어지고, 그 두께는 예컨대 400㎚ 정도이다. 게다가, 그 위의 절연막(5)은, 예컨대 TEOS(Tetraethoxysilane) 가스를 이용한 플라즈마 CVD법에 의해 형성된 산화실리콘막으로 이루어지며, 그 두께는 예컨대 100㎚ 정도이다. 이 절연막(5)은 주로 유기절연막(2)의 기계적 강도를 확보하기 위한 기능을 가지고 있는 것이다. 따라서, 이 절연막(5)을 설치하지 않는 구조로 하는 것도 가능하다. 홈(4a)은 그 길이(L)가 예컨대 0.20㎛, 0.25㎛ 및 4.0㎛의 3종류가 나타나 있다. 홀(4b)은, 그 직경이 예컨대 0.20㎛, 0.25㎛ 및 4.0㎛의 3종류가 나타나 있다.
에칭장치로서는, 예컨대 평행평판형 협전극 RIE(Reactive Ion Etching)장치를 이용하였다. 에칭조건은, 다음과 같다. 처리시에서의 처리실내의 압력은, 예컨대 20mT 정도, 고주파 전력은 예컨대 1000/600W 정도이다. C4F8/N2/Ar 가스의 유량비는 12/200/300sccm 정도이다. 처리시에서의 하부전극의 온도는, 예컨대 20℃ 정도이다.
이와 같은 질소가스를 포함한 플라즈마 에칭 프로세스에서는, 도 7에 나타내는 바와 같이, 홈(4a)이나 홀(4b)의 바닥부에 상기한 서브 트렌치가 발생하지 않고, 더구나 질화실리콘막에 대한 선택비가 7.4 정도로 높은 값이 얻어졌다.
한편, 도 8은 상기 N2 대신에 O2를 이용한 경우에서의 언더 에칭시 및 오버 에칭시의 홈(53a)이나 홀(53b)의 단면형상을 모식적으로 나타내고 있다.
절연막(50)은 예컨대 TEOS 가스를 이용한 플라즈마 CVD법에 의해 형성된 질화실리콘막으로 이루어지고, 그 두께는 예컨대 100㎚ 정도이다. 그 위의 유기절연막(51)은 예컨대 유기 SOG막으로 이루어지고, 그 두께는 예컨대 400㎚ 정도이다. 게다가, 그 위의 절연막(56)은 예컨대 TEOS 가스를 이용한 플라즈마 CVD법에 의해 형성된 산화실리콘막으로 이루어지고, 그 두께는 예컨대 100㎚ 정도이다. 홈(53a)은 그 길이(L)가 예컨대 0.20㎛, 0.25㎛ 및 4.0㎛의 3종류가 나타나 있다. 홀(53b)은, 그 직경이 예컨대 0.20㎛, 0.25㎛ 및 4.0㎛의 3종류가 나타나 있다.
에칭장치로서는, 예컨대 평행평판형 협전극 RIE 장치를 이용하였다. 에칭조건은, 다음과 같다. 처리시에서의 처리실내의 압력은, 예컨대 30mT 정도, 고주파 전력은 예컨대 2200/1400W 정도이다. C4F8/O2/Ar 가스의 유량비는 13/15/420sccm 정도이다. 처리시에서의 하부전극의 온도는, 예컨대 -20℃ 정도이다.
이와 같은 산소가스를 포함한 플라즈마 드라이 에칭 프로세스에서는, 언더 에칭에 있어서, 직경이 0.25㎛ 정도 및 그 이하의 작은 홀(53b)을 제외하고, 서브 트렌치(이상 형상)(55)가 관측된다. 작은 홀(53b)에 있어서는, 서브 트렌치끼리가 연결되어 버리기 때문에 외관상 서브 트렌치(55)가 관측되지 않는다. 이 프로세스는 질화실리콘막에 대한 선택비가 5.0 이하로 낮고, 오버 에칭을 가하면 서브 트렌치(55)가 질화실리콘막 등으로 이루어지는 절연막(50)을 관통해 버린다. 즉, 에칭 스톱퍼로서의 기능이 보증되지 않는다.
다음에, 도 9에 상기 질소가스를 포함한 가스분위기중에서의 플라즈마 드라이 에칭처리에서의 유기절연막의 에칭 레이트와 질화실리콘막에 대한 에칭 선택비의 질소가스 유량의존성을 나타낸다.
질소가스 유량이 0(영)에서는, 유기절연막의 에칭이 진행하지 않으므로, 질소가 유기절연막의 에칭에 필요한 것을 안다. 유기절연막에 직경이 예컨대 0.25㎛ 정도의 홀을 형성할 때의 에칭 레이트와 질화실리콘막에 대한 에칭 선택비는, 질소가스 유량에 대해서 200sccm(탄소(C)/질소(N)비가 0.12) 부근에서 최대치를 갖는다. 도 9에서 실용적인 에칭 선택비와 에칭 레이트가 얻어지기 위해서는, 질소가스 유량이 150sccm(C/N비가 0.16)에서 300sccm(C/N비가 0.08)인 경우이지만, 질소가스 유량은 50sccm(C/N비가 0.48)~500sccm(C/N비가 0.048)이라도 된다.
이상과 같은 가스 종류에 의한 유기절연막의 에칭특성을 도 10에 나타낸다. CF계 가스만에 의한 에칭에서는, 에칭 레이트가 느리고, 에칭 선택비가 낮으며, 제거성(에칭 제거상태의 양부)은 나쁘다. CF계 가스에 산소를 첨가한 에칭에서는, 에칭 레이트 및 에칭 선택비와 이상 형상(특히 서브 트렌치)이 트레이드 오프(trade off) 관계에 있다. 제거성은 좋다. 이것에 대해서, 본 발명의 CF계 가스에 질소를 첨가한 에칭에서는, 에칭 레이트도 400㎚/min 정도가 얻어지고, 서브 트렌치 없이 질화실리콘막에 대한 에칭 선택비를 7.4 이상 얻을 수 있다. 종합적으로 보면, CF계 가스에 질소를 첨가한 에칭이 CF계 가스만의 에칭이나 CF계 가스에 산소를 첨가한 에칭보다도 에칭 특성이 우수하다.
다음에, 상기 플라즈마 드라이 에칭처리에 이용한 평행평판형의 RIE 장치(6)를 도 11에 나타낸다. 이 RIE 장치(6)는, 예컨대 2주파여기 용량결합형의 플라즈마원을 갖고, 에칭 챔버(6a)와, 그 내부에 설치된 하부전극(6b)과, 이것에 전기적으로 접속된 제1 고주파전원(6c)과, 에칭 챔버(6a)내에 있어서 하부전극(6b)에 대향하도록 설치된 상부전극(6d)과, 이것에 전기적으로 접속된 제2 고주파전원(6e)과, 에칭 챔버(6a)내에 가스를 도입하는 가스도입계(6f)와, 에칭 챔버(6a)내의 압력을 일정하게 유지하기 위한 배기계를 가지고 있다. 반도체 웨이퍼(반도체 집적회로 기판)(7)는, 하부전극(6b)상에 배치되어 있다. 또, 상기 분위기 가스는 가스도입계(6f)를 통해서 상부전극(6d)의 하면측으로 공급되고, 또 샤워 플레이트(6g)를 통해서 에칭 챔버(6a)내에 균등하게 공급되는 구조로 되어 있다. 이들 상대하는 하부전극(6b)과 상부전극(6d)의 사이에 플라즈마가 형성된다. 래디 컬, 원자, 이온 등과 같은 활성종은 하부전극(6b) 및 반도체 웨이퍼(7)의 주면에 대해서 수직한 전계를 따라서 입사하고, 그 방향에 리액티브 에칭이 진행하도록 되어 있다. 단, 에칭장치로서는, 상기 평행평판형 협전극 RIE 장치에 한정되는 것은 아니고 여러가지 변경 가능하며, 예컨대 ICP(Inductively Coupled Plasma)형이나 ECR(Electron Cyclotron Resonance)형의 에칭장치를 이용하는 것도 가능하다.
도 12는, ICP형의 에칭장치(8)를 나타내고 있다. 에칭장치(8)는, 에칭 챔버(8a)와, 그 내부에 설치된 하부전극(8b)과, 이것에 전기적으로 접속된 제1 고주파전원(8c)과, 에칭 챔버(8a)의 상부 외주에 설치된 ICP 코일(8d)과, 이것에 전기적으로 접속된 제2 고주파전원(8e)과, 에칭 챔버(8a)내에 가스를 도입하는 가스도입계(8f)와, 에칭 챔버(8a)내의 압력을 일정하게 유지하기 위한 배기계를 가지고 있다. 반도체 웨이퍼(반도체 집적회로 기판)(7)는, 하부전극(8b)상에 배치되어 있다. 에칭 가스는 에칭 챔버(8a)의 상부에서 에칭 챔버(8a)내로 공급된다. 이 상태에서, 제2 고주파전원(8e)에서 ICP 코일(8d)에 고주파전력이 인가됨으로써, 에칭 챔버(8a)내에 플라즈마가 형성된다. 또, 제1 고주파전원(8c)은 이온 에너지를 제어하기 위해 바이어스 고주파전력을 하부전극(8d)으로 공급하기 위한 전원이다.
또, 도 13은 예컨대 평판 안테나형 UHF-ECR형의 에칭장치(9)를 나타내고 있다. 에칭장치(9)는 에칭 챔버(9a)와, 그 내부에 설치된 하부전극(9b)과, 이것에 전기적으로 접속된 제1 고주파전원(9c)과, 에칭 챔버(9a)의 상부에 설치된 평판모양의 안테나(9d)와, 이것에 전기적으로 접속된 제2 고주파전원(9e) 및 UHF 전원(9f)과, 전자석(9g)과, 에칭 챔버(9a)내에 가스를 도입하는 가스도입계와, 에칭 챔버(9a)내의 압력을 일정하게 유지하기 위한 배기계를 가지고 있다. 이 안테나(9d)에서 방사되는, 예컨대 450MHz의 UHF파와 전자석(9g)에 의해 형성되는 자장에 의해 ECR을 발생시켜, 에칭가스를 플라즈마화 한다. 안테나(9d)의 표면에는 가스 도입 및 활성종 제어를 위해, 예컨대 실리콘 등으로 이루어지는 샤워 플레이트(9h)가 설치되어 있다. 안테나(9d)에는, 예컨대 13.56MHz의 고주파전력을 별도 인가하는 것으로, 샤워 플레이트(9h)로 입사하는 이온 에너지를 제어할 수 있다. 하부전극(9b)에도, 예컨대 800kHz의 고주파 바이어스를 인가함으로써, 반도체 웨이퍼(7)로의 입사 에너지를 제어할 수 있도록 되어 있다. 또, 안테나(9d)와 하부전극(9b)의 사이의 거리는 가변이고, 플라즈마중의 가스의 해리를 제어할 수 있도록 되어 있다. 또한, 상기 주파수는 일예이다. 또, 주파수의 조합도 여러가지 변경 가능하다.
이상의 설명에서는 처리가스의 종류를 한정하여 기술하였지만, 본 발명의 기술사상을 이용하고 있는 실시형태에 있어서는, 상기한 것에 한정되는 것은 아니고 여러가지 변경 가능하다.
예컨대 상기 설명에서는 유기절연막의 에칭처리에 이용하는 CF계 가스로서 대 SiN 선택비를 얻기 쉬운 C4F8를 이용하였지만, 이것에 한정되는 것은 아니고 여러가지 변경 가능하며, 예컨대 CHF3CF4, CH2F2 또는 C5
F8 등을 이용하는 것도 가능하다. 또 그 이외에 CF계의 가스로서 C3F6 등과 같은 포화환상 플루오르 카본, C5
F6 등과 같은 비포화환상 플루오르 카본, CF4, CHF3 또는 CH2F2 등과 같은 비환상 플루오 르 카본 또는 플론(fleon) 대책으로 개발되어 있는 것에 CF3I 등과 같은 요오드화 플루오르 카본 등이 있다. 또, CF계의 가스 대신에, 예컨대 SF6를 이용하는 것도 가능하다.
또, 상기 CF계/N2/Ar 가스의 N 대신에 CF계/N2/Ar 가스중에 CF계 가스보다도 적은 유량의 산소, 즉 상기 서브 트렌치가 발생하지 않던가 또는 발생하여도 허용치의 범위내인 정도의 산소를 첨가하여도 된다. 에칭처리시에는, 에칭과 퇴적의 2개의 요소가 진행하고 있지만, 질소만의 경우는, 그 퇴적성이 비교적 높은 경우가 있다. 그래서, 산소를 소량 첨가하는 것으로, 그 퇴적성을 억제하여 제거성(에칭 제거상태의 양부)을 향상시킬수 있다.
또, 상기 CF계/N2/Ar 가스의 N2 대신에, 예컨대 NO, NO2 또는 NH3
를 이용하는 것도 가능하다. 단, 이 경우는, 다만 간단히 NO 또는 NO2를 도입하면 되는 것은 아니고, 상기 서브 트렌치의 문제를 고려한 산소량의 제어가 필요하다.
또, 상기 CF계/N2/Ar 가스중의 Ar 가스는 첨가하지 않아도 된다. 예컨대 ICP형의 에칭장치를 이용한 경우에는 플라즈마의 안정성이 높으므로 Ar을 첨가하지 않아도 되는 경우도 있다. 또, 그 Ar 대신에 헬륨(He)을 첨가하는 것도 가능하다.
다음에, 본 발명의 기술사상을 이용해서 제조된 반도체 집적회로장치의 일예를 도 14에 나타낸다. 도 14는 본 발명의 기술사상을, 예컨대 CMIS(Complementary MIS) 회로를 가지는 반도체 집적회로장치에 적용한 경우에서의 반도체 기판(반도체 집적회로)(7s)의 주요부 단면도를 나타내고 있다. 이 반도체 기판(7s)은 상기 반도체 웨이퍼를 절단하여 얻어진 평면 사각형상의 반도체 칩을 구성하는 기판으로, 예컨대 p-형의 실리콘 단결정으로 이루어진다. 반도체 기판(7s)의 주면에서 소정의 깊이에 걸쳐서는, n웰(10N) 및 p웰(10P)이 형성되어 있다. n웰(10N)에는, 예컨대 인 또는 비소가 함유되어 있다. 또, p웰(10P)에는, 예컨대 붕소가 함유되어 있다. 또, 반도체 기판(7s)의 주면측에는, 예컨대 홈형의 분리부(11)가 형성되어 있다. 이 분리부(11)는, 반도체 기판(7s)의 주면에서 반도체 기판(7s)의 두께 방향으로 파여진 홈내에, 예컨대 산화실리콘막으로 이루어지는 분리용의 절연막이 매립되어 형성되어 있다.
이 분리부(11)로 둘러싸인 활성영역에는, pMIS(Qp) 및 nMIS(Qn)이 형성되어 있다. pMIS(Qp) 및 nMIS(Qn)의 게이트 절연막(12)은, 예컨대 산화실리콘막으로 이루어진다. 이 게이트 절연막(12)에 대해서 질화처리를 시행하는 것에 의해, 게이트 절연막(12)과 반도체 기판(7s)의 계면에 질소를 편석시켜도 된다. 이것에 의해, pMIS(Qp) 및 nMIS(Qn)에서의 핫 캐리어 효과를 억제할 수 있으므로, 미세화를 확보한 상태 그대로 소자 특성을 향상시킬수 있다. 또, pMIS(Qp) 및 nMIS(Qn)의 게이트 전극(13)은, 예컨대 저저항 폴리실리콘상에 예컨대 코발트 실리사이드 또는 텅스텐 실리사이드 등과 같은 실리사이드막을 설치한, 소위 폴리사이드 구조로 되어 있다. 단, 게이트 전극(13)은, 예컨대 저저항 폴리실리콘의 단체막으로 형성하여도 되고, 예컨대 저저항 폴리실리콘막상에 질화 티탄이나 질화 텅스텐 등과 같은 배리어층을 통해서 텅스텐 등과 같은 금속막을 설치한, 소위 폴리메탈 구조로 하여도 된다. 게 이트 길이는, 예컨대 0.14㎛ 정도이다. 이 게이트 전극(13)의 측면에는, 예컨대 산화실리콘막 또는 질화실리콘막으로 이루어지는 사이드월(14)이 형성되어 있다. 또, pMIS(Qp)의 소스, 드레인 영역을 구성하는 반도체 영역(15a)에는, 예컨대 붕소가 함유되어 있다. 이 반도체 영역(15a)의 상면에는, 예컨대 코발트 실리사이드 또는 텅스텐 실리사이드 등과 같은 실리사이드층(15b)이 형성되어 있다. 또, nMIS(Qn)의 소스, 드레인 영역을 구성하는 반도체 영역(16a)에는, 예컨대 인 또는 비소가 함유되어 있다. 이 반도체 영역(16a)의 상면에는, 예컨대 코발트 실리사이드 또는 텅스텐 실리사이드 등과 같은 실리사이드층(15b)이 형성되어 있다. 또한, 게이트 전극(13)의 실리사이드층 및 반도체 영역(15a, 16a)상의 실리사이드층(15b, 16b)은 동일 공정시에 형성되어 있다.
이 반도체 기판(7s)의 주면상(분리부(11)의 상면을 포함)에는, 층간절연막(17a)이 퇴적되어 있다. 이것에 의해 pMIS(Qp) 및 nMIS(Qn)은 덮여져 있다. 이 층간절연막(17a)의 상면은 CMP(Chemical Mechanical Polishing)법 등에 의해 평탄화 되어 있다. 층간절연막(17a)의 상면에는 제1층배선(18L1)이 형성되어 있다. 제1층배선(18L1)은, 예컨대 텅스텐으로 이루어지고, 층간절연막(17a)에 천공된 평면 대략 원형상의 콘택트 홀(오목(凹)부)(19)내의 도체막(20)을 통해서 상기 pMIS(Qp) 또는 nMIS(Qn)의 반도체 영역(15a, 16a)과 전기적으로 접속되어 있다. 도체막(20)은, 콘택트 홀(19)의 측면 및 바닥면에 피착된 티탄, 질화 티탄 또는 이들의 적층막 등으로 이루어지는 제1 도체막과, 그 제1 도체막이 피착된 콘택트 홀(19)의 내부에 매립된 텅스텐 등으로 이루어지는 제2 도체막을 가지고 있다.
이 층간절연막(17a)상에는, 층간절연막(17b)이 퇴적되어 있다. 이 층간절연막(17b) 및 제1층배선(18L1)상에는 절연막(1a)이 퇴적되어 있다. 절연막(1a)의 상층에는 층간절연막(17c에서 17k, 17m, 17n)이 층간절연막(17c에서 17k, 17m, 17n)의 각각의 사이에 각각 절연막((1b에서 1k)을 개재시켜 퇴적되어 있다.
층간절연막(17a에서 17k, 17m, 17n)은, 배선 구조를 구성하는 것이고, 상기한 유기절연막의 단체막 혹은 유기절연막과 다른 절연막과의 적층막으로 구성되어 있다. 층간절연막(17a에서 17k, 17m, 17n)에서의 유기절연막의 유전율은, 예컨대 2.7에서 2.8 정도이다. 따라서, 반도체 집적회로장치의 배선의 종합적인 유전율을 내릴 수 있으므로, 반도체 집적회로장치의 동작속도를 향샹시키는 것이 가능한 구조로 되어 있다. 이 층간절연막(17a에서 17k, 17m, 17n)에서 이용되고 있는 유기절연막(상기 유기절연막(2)에 대응)의 기본적인 화학 구조의 일예를 다음에 나타낸다.
또한, 이 층간절연막(17a에서 17k, 17m, 17n)의 구체적인 구성예에 대해서는 반도체 집적회로장치의 제조공정의 설명시에 상세히 설명한다. 또한, 층간절연막은, 배선층간 혹은 배선과 반도체 기판과의 사이에 개재되는 절연막으로서, 유기계 층간절연막, 도포형 층간절연막, 유기계 도포형 층간절연막, 유실록산계 층간절연막 등이 있다.
또, 절연막(1a~1k)은, 예컨대 질화실리콘막으로 이루어지고, 그 유전율은, 예컨대 7 정도이다. 이 절연막(1a~1k)중, 절연막(1a, 1b, 1d, 1f, 1h, 1j)은 주로 에칭 스톱퍼 기능을 가지고, 절연막(1c, 1e, 1g, 1i, 1k)은 주로 동(銅)의 확산억제 기능을 가지고 있다.
절연막(1a) 및 층간절연막(17c)에는, 스루홀(凹부)(4b1)이 형성되어 있다. 스루홀(凹부)(4b1)은, 예컨대 평면 대략 원형상으로 형성되어 있고, 제1층배선(18L1)의 일부가 노출되어 있다. 스루홀(凹부)(4b1)의 내부에는 접속부(매립배선)(18PL1)가 형성되어 있다. 접속부(18PL1)는, 스루홀(4b1)의 내측면 및 바닥면에 피착된 질화 티탄 등으로 이루어지는 도체막과, 그 도체막이 피착된 스루홀(4b1)내에 매립된 동(銅) 등으로 이루어지는 상대적으로 두꺼운 도체막으로 이루어지고, 제1층배선(18L1)과 전기적으로 접속되어 있다.
절연막(1b) 및 층간절연막(17d)에는, 홈(凹부)(4a1) 및 스루홀(凹부)(4b2)이 형성되어 있다. 홈(凹부)(4a1)은, 예컨대 평면 직사각형 형상으로 형성되어 있고, 그 내부에는 제2층배선(매립배선)(18L2)이 형성되어 있다. 제2층배선(18L2)은, 홈(4a1)의 내측면 및 바닥면에 피착된 질화 티탄 등으로 이루어지는 도체막과, 그 도체막이 피착된 홈(4a1)의 내부에 매립된 동(銅) 등으로 이루어지는 상대적으로 두꺼운 도체막으로 이루어지고, 접속부(18PL1)와 전기적으로 접속되어 있다. 또, 스루홀(4b2)은, 예컨대 평면 대략 원형상으로 형성되어 있고, 그 내부에는 접속부(매립배선)(18PL2)가 형성되어 있다. 접속부(18PL2)는, 상기 접속부(18PL1)와 동일한 구조 및 재료 구성으로 되어 있고, 접속부(18PL1)와 전기적으로 접속되어 있다.
절연막(1c, 1d) 및 층간절연막(17e, 17f)에는, 홈(凹부)(4a2, 4a3) 및 스루홀(凹부)(4b3, 4b4)이 형성되어 있다. 홈(4a2, 4a3)은, 예컨대 평면 직사각형 형상으로 형성되어 있고, 그 내부에는 제3층배선(매립배선)(18L3)이 형성되어 있다. 여기에서는, 홈(4a2)내의 제3층배선(18L3)이 스루홀(4b3)내의 접속부(매립배선)(18PL3)를 통해서 제2층배선(18PL2)과 전기적으로 접속되어 있는 상태가 예시되어 있다. 이 스루홀(4b3)은, 예컨대 평면 대략 원형상으로 형성되어 있고, 홈(4a2)의 바닥면에서 제2층배선(18L2)의 상면에 도달할 정도로 연장되어 있다. 따라서, 홈(4a2)내의 제3층배선(18L3)과 스루홀(4b3)내의 접속부(18PL3)는 일체적으로 형성되어 있고, 홈(4a2) 및 스루홀(4b3)의 내측면 및 바닥면에 피착된 질화 티탄 등과 같은 도체막과, 그 도체막의 피착된 홈(4a2) 및 스루홀(4b3)내의 위에 매립된 동 등으로 이루어지는 상대적으로 두꺼운 도체막을 가지고 있다. 홈(4a3)내의 제3층배선(18L3)도 홈(4a2)내의 제3층배선(18L3)과 구조 및 재료 구성은 동일하다. 스루홀(4b4)은, 예컨대 평면 대략 원형상으로 형성되어 있고, 층간절연막(17f)의 상면에서 접속부(18PL2)에 도달할 정도로 연장되어 있다. 스루홀(4b4)의 내부에는 접속부(매립배선)(18PL4)이 형성되어 있다. 이 접속부(18PL4)는 상기 접속부(18PL1)와 동일한 재료 구성으로 되어 있고, 접속부(18PL2)와 전기적으로 접속되어 있다.
절연막(1e, 1f) 및 층간절연막(17g, 17h)에는, 홈(凹부)(4a4) 및 스루홀(凹부)(4b5)이 형성되어 있다. 홈(4a4)은, 예컨대 평면 직사각형 형상으로 형성되어 있고, 그 내부에는 제4층배선(매립배선)(18L4)이 형성되어 있다. 제4층배선(18L4) 의 구조 및 구성 재료는 제3층배선(18L3)과 동일하다. 스루홀(4b5)은, 예컨대 평면 대략 원형상으로 형성되어 있고, 층간절연막(17h)의 상면에서 제3층배선(18L3)이나 접속부(18PL4)에 도달할 정도로 연장되어 있다. 스루홀(4b5)의 내부에는 접속부(매립배선)(18PL5)가 형성되어 있다. 이 접속부(18PL5, 18PL5)는 상기 접속부(18PL4)와 동일한 재료 구성으로 되어 있고, 한쪽은 제3층배선(18L3)과 전기적으로 접속되며, 다른쪽은 접속부(18PL4)와 전기적으로 접속되어 있는 경우가 예시되어 있다.
절연막(1g, 1h) 및 층간절연막(17i, 17j)에는, 홈(凹부)(4a5, 4a6) 및 스루홀(凹부)(4b6, 4b7)이 형성되어 있다. 홈(4a5, 4a6)은, 예컨대 평면 직사각형 형상으로 형성되어 있고, 그 내부에는 제5층배선(매립배선)(18L5)이 형성되어 있다. 여기서는, 홈(4a6)내의 제5층배선(18L5)이 스루홀(4b6)내의 접속부(매립배선)(18PL7)을 통해서 제4층배선(18L4)과 전기적으로 접속되어 있는 상태가 예시되어 있다. 이 스루홀(4b6)은, 예컨대 평면 대략 원형상으로 형성되어 있고, 홈(4a6)의 바닥면에서 제4층배선(18L4)의 상면에 도달할 정도로 연장되어 있다. 따라서, 홈(4a6)내의 제5층배선(18L5)과 스루홀(4b6)내의 접속부(18PL7)는 일체적으로 형성되어 있다. 이 제5층배선(18L5) 및 접속부(18PL7)의 구조 및 재료 구성은 제3층배선(18L3) 및 접속부(18PL3)와 동일하다. 홈(4a5)내의 제5층배선(18L5)도 홈(4a6)내의 제5층배선(18L5)과 구조 및 재료 구성은 동일하다. 스루홀(4b7)은, 예컨대 평면 대략 원형상으로 형성되어 있고, 층간절연막(17j)의 상면에서 접속부(18PL5)에 도달할 정도로 연장되어 있다. 스루홀(4b7)의 내부에는 접속부(매립배선)(18PL8)가 형성되어 있다. 이 접속부(18PL8)는 상기 접속부(18PL5)와 동일한 재료 구성으로 되 어 있고, 접속부(18PL5)와 전기적으로 접속되어 있다.
절연막(1i, 1j) 및 층간절연막(17k, 17m)에는, 홈(凹부)(4a7, 4a8) 및 스루홀(凹부)(4b8)이 형성되어 있다. 홈(4a7)은, 예컨대 평면 직사각형 형상으로 형성되어 있고, 그 내부에는 제6층배선(매립배선)(18L6)이 형성되어 있다. 여기서는, 홈(4a7)내의 제6층배선(18L6)이 스루홀(4b8)내의 접속부(매립배선)(18PL9)를 통해서 제5층배선(18L5)과 전기적으로 접속되어 있는 상태가 예시되어 있다. 이 스루홀(4b8)은, 예컨대 평면 대략 원형상으로 형성되어 있고, 홈(4a7)의 바닥면에서 제5층배선(18L5)의 상면에 도달할 정도로 연장되어 있다. 따라서, 홈(4a7)내의 제6층배선(18L6)과 스루홀(4b8)내의 접속부(18PL9)는 일체적으로 형성되어 있고, 그 구조 및 재료 구성은 상기 제3층배선(18L3)과 접속부(18PL3)와 동일하게 되어 있다. 홈(4a8)내의 제6층배선(18L6)도 홈(4a7)내의 제6층배선(18L6)과 동일 구조 및 재료 구성으로 되어 있다.
절연막(1k) 및 층간절연막(17n)에는, 스루홀(凹부)(4b9)이 형성되어 있다. 스루홀(4b9)은, 예컨대 평면 대략 원형상으로 형성되어 있고, 그의 바닥면에서 제6층배선(18L6)의 일부가 노출되어 있다. 스루홀(4b9)의 내부에는 접속부(18PL10)가 형성되어 있다. 접속부(18PL10)의 구조 및 재료 구성은 접속부(18PL1) 등과 동일하다. 접속부(18PL10)는, 제6층배선(18L6)과 전기적으로 접속되어 있다. 이 층간절연막(17n)상에는 제7층배선(18L7)이 형성되어 있다. 제7층배선(18L7)은, 예컨대 질화 티탄, 알루미늄 및 질화 티탄이 하층에서 차례대로 퇴적되어 있고, 접속부(18PL10)와 전기적으로 접속되어 있다.
또한, 제2층배선(18PL2)은, 싱글 대머신법으로 형성되고, 제3층배선(18L3~18L6)은 듀얼 대머신법으로 형성되며, 제1층배선(18L1) 및 제7층배선(18L7)은 통상의 배선 형성방법(도체막의 퇴적 및 패터닝)으로 형성되어 있다. 또, 제1층배선(18L1)~제5층배선(18L5)의 두께는, 예컨대 400㎚ 정도, 배선 폭 및 최소의 배선간격은, 예컨대 0.25㎛ 정도이다. 제6층배선(18L6)의 두께는, 예컨대 1200㎚ 정도, 배선 폭 및 최소의 배선간격은, 예컨대 0.75㎛ 정도이다. 제7층배선(18L7)의 두께는, 예컨대 2000㎚ 정도, 배선 폭 및 최소의 배선간격은, 예컨대 1.5㎛ 정도이다. 접속부(18PL3~18PL9)의 높이는, 예컨대 500㎚ 정도, 직경은 0.25㎛ 정도이다. 접속부(18PL10)의 높이는, 예컨대 1200㎚ 정도, 직경은 0.75㎛ 정도이다.
다음에, 본 발명의 기술사상을 상기 반도체 집적회로장치의 제조방법에 적용한 경우에 대해서 도 15에서 도 36에 따라 설명한다. 도 15에서 도 36의 각 도면에 있어서, (a)는 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도이다. 또, 이후의 반도체 집적회로장치의 제조방법의 설명에서는, 설명을 간단히 하기 위해 도 14의 일부를 빼낸 도면을 나타내는 것으로 한다.
우선, 본 발명의 기술사상을 싱글 대머신법에 적용한 경우의 일예를 설명한다. 도 15에 나타내는 상기 층간절연막(17c)은, 상기 절연막(1a)상에 퇴적된 유기절연막(2a)과, 그 위에 퇴적된 절연막(5a)을 가지고 있다. 절연막(1a)의 두께는, 예컨대 50㎚ 정도이다. 유기절연막(2a)은, 예컨대 유기 SOG막에 의해 형성되고, 그 두께는, 예컨대 250㎚ 정도이다. 절연막(5a)은, 예컨대 TEOS 가스를 이용한 플라즈마 CVD법에 의해 형성된 산화실리콘막 등으로 이루어지고, 그 두께는 예컨대 100㎚ 정도이다. 이 절연막(5a)은, 유기절연막(2a)의 기계적 강도를 확보하기 위한 것이므로, 유기절연막(2a)이 기계적인 강도를 가지고 있는 경우에는 절연막(5a)을 설치하지 않아도 된다.
이와 같은 층간절연막(17c)상에, 도 16에 나타내는 바와 같이, 예컨대 두께 120㎚ 정도의 반사방지막(21a)을 도포한다. 계속해서, 그 반사방지막(21a)상에 포토레지스트막(마스킹층)(3a)을 형성한다. 이 포토레지스트막(3a)은 스루홀 형성용의 마스크 패턴으로서, 스루홀 형성영역이 노출되고, 또 그 이외의 영역이 덮여지도록 패터닝 되어 있다. 그 후, 이 포토레지스트막(3a)을 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21a), 층간절연막(17c)을 플라즈마 드라이 에칭처리에 의해 차례대로 제거한다. 이것에 의해, 도 17에 나타내는 바와 같이, 스루홀(4b1)을 형성한다. 이 스루홀(4b1)의 바닥면에 질화실리콘막 등으로 이루어지는 절연막(1a)이 남겨져 있다. 스루홀(4b1)의 직경은, 예컨대 0.25㎛이다.
상기 반사방지막(21a)의 에칭조건은 다음과 같다. 즉, 처리가스는, 예컨대 CHF3/CF4/Ar을 이용하고, 그 유량비는, 예컨대 10/90/950sccm 정도이다. 처리실내의 압력은, 예컨대 750mTorr 정도이고, 고주파전력은, 예컨대 900W 정도, 하부전극 온도는, 예컨대 10℃ 정도이다. 에칭장치로서는, 예컨대 평행평판형 협전극 RIE 장치를 이용하였다.
또, 상기 층간절연막(17c)의 에칭처리에 있어서는, 상기 본 발명의 기술사상을 이용하고 있다. 따라서, 스루홀(4b1)의 바닥에 서브 트렌치가 발생하는 일이 없고, 더구나 질화실리콘막에 대한 에칭 선택비를 높인 상태에서 에칭처리가 가능하다. 이 에칭조건은, 다음과 같다. 즉, 처리가스는, 예컨대 C4F8/N2/Ar을 이용하고, 그 유량비는, 예컨대 12/200/300sccm 정도이다. 처리실내의 압력은, 예컨대 20mTorr 정도이고, 고주파전력은, 예컨대 1000/600W 정도, 하부전극 온도는, 예컨대 20℃ 정도이다. 에칭장치로서는, 예컨대 평행평판형 협전극 RIE 장치를 이용하였다.
이어서, 포토레지스트막(3a) 및 반사방지막(21a)을 애싱처리에 의해 도 18에 나타내는 바와 같이, 제거한 후, 스루홀(4b1)의 바닥면에서 노출하는 절연막(1a)을 플라즈마 드라이 에칭처리에 의해 도 19에 나타내는 바와 같이, 제거한다. 이 에칭처리는, 질화실리콘막을 선택적으로 에칭 제거한다. 이것에 의해, 스루홀(4b1)의 바닥면에서 제1층배선(18L1)의 상면이 노출된다. 이때의 에칭조건은, 다음과 같다. 즉, 처리가스는, 예컨대 CHF3/O2/Ar을 이용하고, 그 유량비는, 예컨대 20/20/400sccm 정도이다. 처리실내의 압력은, 예컨대 50mTorr 정도이고, 고주파전력은, 예컨대 1000/200W 정도, 하부전극 온도는, 예컨대 0℃ 정도이다. 에칭장치로서는, 예컨대 평행평판형 협전극 RIE 장치를 이용하였다.
이어서, 예컨대 질화 티탄(TiN), 탄탈(Ta) 또는 질화 탄탈(TaN) 등으로 이루어지는 배리어 도체막을, 층간절연막(17c) 및 스루홀(4b1)내에 스퍼터링법에 의해 퇴적한다. 이 배리어 도체막은, 동(銅)원자의 확산을 억제하는 기능이나 배선과 층간절연막과의 밀착성을 향상시키는 기능을 가지고 있다. 계속해서, 그 배리어 도체막상에, 예컨대 동 등으로 이루어지는 얇은 시드(Seed) 도체막을 스퍼터링법에 의해 퇴적한 후, 그 시드 도체막상에, 예컨대 동 등으로 이루어지는 주 도체막을 도금법에 의해 퇴적한다. 그 후, 그 주 도체막, 시드 도체막 및 배리어 도체막의 불필요한 부분을 CMP법 등에 의해 연마하여 제거함으로써, 도 20에 나타내는 바와 같이, 스루홀(4b1)내에 접속부(18PL1)를 형성한다.
이어서, 도 21에 나타내는 바와 같이, 층간절연막(17c) 및 접속부(18PL1)의 상면상에, 상기 절연막(1b)을 플라즈마 CVD법 등에 의해 퇴적한 후, 그 위에 층간절연막(17d)을 퇴적한다. 층간절연막(17d)은 유기절연막(2b)과 그 위에 퇴적된 절연막(5b)으로 이루어진다. 유기절연막(2b) 및 절연막(5b)의 구조(형성방법, 재료, 두께 및 기능 등)은, 각각 상기 유기절연막(2a) 및 절연막(5a)의 구조(형성방법, 재료, 두께 및 기능 등)와 동일하다.
계속해서, 층간절연막(17d)상에, 도 22에 나타내는 바와 같이, 예컨대 상기 반사방지막(21a)과 동일한 두께의 반사방지막(21b)을 도포한다. 그 후, 그 반사방지막(21b)상에, 포토레지스트막(3b)을 형성한다. 이 포토레지스트막(마스킹층)(3b)은, 배선홈 형성용의 마스크 패턴으로서, 배선 형성영역이 노출되며, 또 그 이외의 영역이 덮여지도록 패터닝 되어 있다. 그 후, 이 포토레지스트막(3b)을 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21b) 및 층간절연막(17d)을 플라즈마 드라이 에칭처리에 의해 차례대로 제거함으로써, 도 23에 나타내는 바와 같이, 홈(4a1)을 형성한다. 홈(4a1)의 바닥면에는 질화실리콘막으로 이루어지는 절연막(1b)이 남겨져 있다.
상기 반사방지막(21b)의 에칭조건은, 상기 반사방지막(21a)의 에칭조건과 동일하다. 또, 층간절연막(17d)의 에칭처리에 있어서는, 상기 본 발명의 기술사상을 이용하고 있다. 따라서, 홈(4a1)의 바닥에 서브 트렌치를 발생시키지 않고, 더구나 질화실리콘막에 대한 에칭 선택비를 높인 상태에서 에칭처리가 가능하다. 이 층간절연막(17d)의 에칭조건은, 상기 층간절연막(17c)의 에칭조건과 동일하다.
이어서, 포토레지스트막(3b) 및 반사방지막(21b)을 애싱처리에 의해 도 24에 나타내는 바와 같이, 제거한 후, 홈(4a1)의 바닥면에서 노출하는 절연막(1b)을 플라즈마 드라이 에칭처리에 의해 도 25에 나타내는 바와 같이 제거한다. 이것에 의해, 홈(4a1)의 바닥면에서 접속부(18PL1)의 상면이 노출된다. 이때의 에칭조건은, 예컨대 처리가스 CHF3/O2/Ar의 유량비가 20/20/200sccm 정도인 것 이외는, 상기 절연막(1a)의 에칭조건과 동일하다. 계속해서, 예컨대 질화 티탄(TiN)으로 이루어지는 배리어 도체막을, 층간절연막(17d) 및 홈(4a1)내에 스퍼터링법에 의해 퇴적한다. 이 배리어 도체막은, 동(銅)원자의 확산을 억제하는 기능 및 층간절연막과 배선과의 밀착성을 향상시키는 기능을 가지고 있다. 계속해서, 그 배리어 도체막상에, 예컨대 동(銅)으로 이루어지는 얇은 시드(Seed) 도체막을 스퍼터링법에 의해 퇴적한 후, 그 시드 도체막상에, 예컨대 동으로 이루어지는 주 도체막을 도금법에 의해 퇴적한다. 그 후, 그 주 도체막, 시드 도체막 및 배리어 도체막의 불필요한 부분을 CMP법 등에 의해 연마하여 제거함으로써, 도 26에 나타내는 바와 같이, 홈(4a1)내에 제2층배선(18L2)을 형성한다.
다음에, 본 발명의 기술사상을 듀얼 대머신법에 적용한 경우의 일예를 설명한다. 또한, 듀얼 대머신법의 설명에 있어서는, 도 14의 제2, 제3층배선 부분을 일예로 빼내서 그 형성방법을 설명하지만, 제4에서 제6층배선을 형성하는 경우도 동일한 형성방법으로 대응할 수 있다. 층간절연막(17g~17k, 17m, 17n)의 구조도 층간절연막(17c, 17d, 17e, 17f)으로 대표되는 것으로 한다.
도 27에 나타내는 상기 절연막(1c)은, 동의 확산을 억제하는 기능을 가지고 있고, 그 두께는, 예컨대 50㎚ 정도이다. 그 절연막(1c)상에는, 층간절연막(17e)이 형성되어 있다. 이 층간절연막(17e)은, 예컨대 상기 유기절연막(2a)과 동일한 재료 및 형성방법으로 형성되어 있고, 그 두께는, 예컨대 400㎚ 정도이다. 층간절연막(17e)상에는, 상기 절연막(1d)이 퇴적되어 있다. 절연막(1d)은 주로 에칭 스톱퍼로서 기능하고, 그 두께는, 예컨대 100㎚ 정도이다.
이와 같은 층간절연막(17e)상에, 도 28에 나타내는 바와 같이, 상기 반사방지막(21a) 등과 동일한 두께의 반사방지막(21c)을 도포한 후, 그 반사방지막(21c)상에, 포토레지스트막(마스킹층)(3b)을 형성한다. 이 포토레지스트막(3c)은, 스루홀 형성용의 마스크 패턴으로서, 스루홀 형성영역이 노출되며, 또 그 이외의 영역이 덮여지도록 패터닝 되어 있다. 그 후, 이 포토레지스트막(3c)을 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21c), 절연막(1d)을 플라즈마 드라이 에칭처리에 의해 차례대로 제거함으로써, 도 29에 나타내는 바와 같이, 절연막(1d)에 스 루홀(4b3)을 형성한다. 이 스루홀(4b3)의 바닥면에서는 층간절연막(17e)이 노출되어 있다. 스루홀(4b3)의 직경은, 예컨대 0.25㎛ 정도이다. 이 남겨진 절연막(1d)은 후술하는 바와 같이 에칭 마스크로서 기능한다. 이 반사방지막(1c)의 에칭조건은, 상기 반사방지막(21a)의 에칭조건과 동일하다. 또, 절연막(1d)의 에칭조건은, 예컨대 처리가스 CHF3/O2/Ar의 유량비가 20/20/200sccm 정도인 것 이외는, 상기 절연막(1a)의 에칭조건과 동일하다.
이어서, 포토레지스트막(3c) 및 반사방지막(21c)을 애싱처리에 의해 도 30에 나타내는 바와 같이 제거한 후, 도 31에 나타내는 바와 같이, 절연막(1d) 및 스루홀(4b3)에서 노출하는 층간절연막(17e)상에 유기절연막(2c) 및 절연막(5c)을 하층에서 차례대로 퇴적하여 층간절연막(17f)을 형성한다. 유기절연막(2c) 및 절연막(5c)의 구조(형성방법, 재료, 두께 및 기능 등)는, 각각 상기 유기절연막(2a) 및 절연막(5a)의 구조(형성방법, 재료, 두께 및 기능 등)와 동일하다.
계속해서, 층간절연막(17f)상에, 도 32에 나타내는 바와 같이,, 반사방지막(21d)을 도포한다. 반사방지막(21d)의 두께는, 상기 반사방지막(21a)과 동일하다. 그 후, 그 반사방지막(21d)상에, 포토레지스트막(마스킹층)(3d)을 형성한다. 이 포토레지스트막(3d)은, 배선홈 형성용의 마스크 패턴으로서, 배선 형성영역이 노출되고, 또 그 이외의 영역이 덮여지도록 패터닝 되어 있다. 그 후, 이 포토레지스트막(3d)을 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21d) 및 층간절연막(17f, 17e)을 플라즈마 드라이 에칭처리에 의해 차례대로 제거한다. 이것에 의해, 도 33에 나타내는 바와 같이, 층간절연막(17f)에 홈(4a2)을 형성하고, 또 층간절연막(17e)에 스루홀(4b3)을 형성한다. 즉, 1 에칭공정으로 홈(4a2) 및 스루홀(4b3) 양쪽을 형성할 수 있다. 이 홈(4a2) 및 스루홀(4b3)의 바닥면에는, 각각 질화실리콘막으로 이루어지는 절연막(1d, 1c)이 남겨져 있다. 상기 반사방지막(21d)의 에칭조건은, 상기 반사방지막(21a)의 에칭조건과 동일하다. 또, 층간절연막(17f, 17e)의 에칭처리에서는, 절연막(1c, 1d)을 에칭 스톱퍼로서 기능시킨다. 그 에칭조건은 상기 층간절연막(17c)의 에칭조건과 동일하다.
이어서, 포토레지스트막(3d) 및 반사방지막(21d)을 애싱처리에 의해 도 34에 나타내는 바와 같이 제거한 후, 홈(4a2) 및 스루홀(4b3)의 바닥면에서 노출하는 절연막(1d, 1c)을 플라즈마 드라이 에칭처리에 의해 도 35에 나타내는 바와 같이 제거한다. 이 에칭처리에서는, 질화실리콘막을 선택적으로 에칭 제거한다. 이것에 의해, 홈(4a2)의 바닥면에서 층간절연막(17e)의 상면이 노출되고, 스루홀(4b3)의 바닥면에서 제2층배선(18L2) 및 접속부(18PL2)의 상면이 노출된다. 이때의 에칭조건은, 상기 절연막(1a)의 에칭조건과 동일하다.
계속해서, 동의 확산억제 기능 및 절연막과의 밀착성 향상 기능을 가지는 질화 티탄(TiN), 탄탈(Ta) 또는 질화 탄탈(TaN) 등으로 이루어지는 배리어 도체막을, 층간절연막(17f)상, 홈(4a2) 및 스루홀(4b3)내에 스퍼터링법에 의해 퇴적한 후, 그배리어 도체막상에, 예컨대 동(銅)으로 이루어지는 얇은 시드(Seed) 도체막을 스퍼터링법에 의해 퇴적하고, 또 그 위에 예컨대 동으로 이루어지는 주 도체막을 도금 법에 의해 퇴적한다. 그 후, 그 주 도체막, 시드 도체막 및 배리어 도체막의 불필요한 부분을 CMP법 등에 의해 연마하여 제거함으로써, 도 36에 나타내는 바와 같이, 홈(4a2)내에 제3층배선(18L3)을 형성하고, 동시에 스루홀(4b3)내에 그 제3층배선(18L3)과 일체적으로 구성되는 접속부(18PL3)를 형성한다. 이 제3층배선(18L3)은, 스루홀(4b3)내의 접속부(18PL3)를 통해서 제2층배선(18L2) 및 접속부(18PL2)와 전기적으로 접속되어 있다. 즉, 제3층배선(18L3)은, 제2층배선(18L2)와 접속부(18PL2)를 전기적으로 접속하고 있다. 도 14에 나타낸 반도체 집적회로장치에 있어서는, 상술의 배선 형성방법을 제6층배선(18L6)까지 반복함으로써, 그 배선층을 형성한다. 또한, 제7층배선(18L7)은, 층간절연막(17n)상에 배선형성용의 도체막을 퇴적한 후, 그 도체막을 통상의 포토리소그래피 기술 및 드라이 에칭기술에 의해 패터닝 하는 것으로 형성한다.
이와 같은 본 실시형태 1에 의하면, 이하의 효과를 얻는 것이 가능해진다.
(1). 유기절연막(2, 2a~2c)에 홈이나 홀 등과 같은 오목(凹)부(4)를 형성할 때, 그 오목(凹)부(4)의 바닥면 외주에 서브 트렌치(55)가 형성되어 버리는 것을 억제하는 것이 가능해진다.
(2). 상기 (1)에 의해, 반도체 집적회로장치를 구성하는 배선층에서의 불량의 발생율을 저감할 수 있다. 따라서, 반도체 집적회로장치의 신뢰성 및 수율을 향상하는 것이 가능해진다.
(3). 상기 (1)에 의해, 유기절연막(2, 2a~2c)에 애스팩트비가 높은 홈이나 홀 등과 같은 오목(凹)부(4)를 형성하는 것이 가능해진다.
(4). 상기 (3)에 의해, 반도체 집적회로장치를 구성하는 배선의 미세화가 가능해지고, 반도체 집적회로장치의 고집적화가 가능해진다.
(5). 유기절연막(2, 2a~2c)에 홈이나 홀 등과 같은 오목(凹)부(4)를 형성할 때, 질화실리콘막으로 이루어지는 절연막(1, 1a~1k)에 대한 에칭 선택비를 높게 할 수 있다. 따라서, 오목(凹)부(4)의 형성시에 절연막(1, 1a~1k)의 관통 불량을 억제하는 것이 가능해진다.
(6). 상기 (5)에 의해, 절연막(1, 1a~1k)을 얇게 할 수 있으므로, 반도체 집적회로장치의 배선의 종합적인 유전율을 내릴수 있다. 따라서, 반도체 집적회로장치의 동작 속도를 향상시키는 것이 가능해진다.
(실시형태 2)
본 실시형태 2는, 상기 실시형태 1의 변형예를 설명하는 것으로서, 본 발명의 기술사상을 상기 실시형태 1에서 설명한 듀얼 대머신법과는 다른 듀얼 대머신법에 적용한 경우에 대해서 설명하는 것이다. 본 실시형태 2의 반도체 집적회로장치의 제조방법을 도 37에서 도 42에 의해 설명한다. 또한, 도 37에서 도 42의 각 도면에 있어서, (a)는 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도이다.
우선, 도 27에 나타낸 절연막(1d)상에, 도 37에 나타내는 바와 같이, 층간절연막(17f)을 형성한다. 본 실시형태 2에 있어서는, 절연막(1d)의 재료로서는 상기 실시형태 1과 같이 질화실리콘막을 이용하고 있지만, 이것 대신에, 예컨대 TEOS 가스를 이용한 플라즈마 CVD법으로 형성된 두께 100㎚ 정도의 산화실리콘막이라도 된 다. 이 층간절연막(17f)은, 상기한 바와 같이 유기절연막(2c)상에 절연막(5c)이 퇴적되게 된다.
계속해서, 도 38에 나타내는 바와 같이, 층간절연막(17f)상에, 상기 반사방지막(21a) 등과 동일한 두께의 반사방지막(21e)을 도포한다. 그 후, 그 반사방지막(21e)상에, 상기 포토레지스트막(마스킹층)(3c)을 형성한 후, 이 포토레지스트막(3c)을 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21e), 층간절연막(17f)을 플라즈마 드라이 에칭처리에 의해 차례대로 제거한다. 이것에 의해, 도 39에 나타내는 바와 같이, 층간절연막(17f), 절연막(1d), 층간절연막(17e)에 스루홀(4b3)을 형성한다. 이 스루홀(4b3)의 바닥면에서는 절연막(1c)이 노출되어 있다. 스루홀(4b3)의 직경은, 예컨대 0.25㎛ 정도이다. 이 반사방지막(21e)의 에칭조건은, 상기 반사방지막(21a)의 에칭조건과 동일하다. 또, 층간절연막(17f), 절연막(1d) 및 층간절연막(17e)의 에칭처리는, 예컨대 3단계로 나누어 에칭처리를 행한다. 즉, 제1 에칭처리에서는, 산화실리콘막의 쪽이 질화실리콘막보다도 에칭 제거되기 쉬운 조건에서 에칭 처리하는 것으로 절연막(1d)을 에칭 스톱퍼로 하여 층간절연막(17f)을 에칭 제거한다. 계속해서, 제2 에칭처리에서는, 질화실리콘막의 쪽이 산화실리콘막보다도 에칭 제거되기 쉬운 조건에서 에칭 처리하는 것으로 절연막(1d)을 에칭 제거한다. 그 후, 제3 에칭처리에서는, 상기 제1 에칭처리와 동일한 조건에서 절연막(1d)을 에칭 스톱퍼로 하여 층간절연막(17e)을 에칭 제거한다. 층간절연막(17f, 17e)의 에칭처리에서는, 본 발명의 기술사상을 적용한다. 그 에칭조건은, 상기 층간절연막(17c)의 에칭조건과 동일하다. 질화실리콘막 등으로 이루어 지는 절연막(1d)의 에칭조건은, 상기 절연막(1a~1d)의 에칭조건과 동일하다.
이어서, 포토레지스트막(3c) 및 반사방지막(21e)을 애싱처리에 의해 도 40에 나타내는 바와 같이 제거한 후, 도 41에 나타내는 바와 같이, 층간절연막(17f)상 및 스루홀(4b3)내에 반사방지막(21f)을 도포한다. 반사방지막(21f)의 두께는 스루홀(4b3)을 매립하는 것이므로 상기 반사방지막(21a)보다도 두껍고, 예컨대 240㎚ 정도이다. 계속해서, 그 반사방지막(21f)상에 상기 포토레지스트막(3d)을 형성한 후, 이 포토레지스트막(3d)을 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21f)및 층간절연막(17f)을 플라즈마 드라이 에칭처리에 의해 차례대로 제거한다. 이것에 의해, 도 42에 나타내는 바와 같이, 층간절연막(17f)에 홈(4a2)을 형성한다. 또한, 에칭처리 후에 있어서는 스루홀(4b3)의 바닥부에 반사방지막(21f)이 남겨져 있다. 또, 홈(4a2)의 바닥면에는 질화실리콘막으로 이루어지는 절연막(1d)이 남겨져 있다.
상기 반사방지막(21f)의 에칭조건은, 다음과 같다. 즉, 처리가스는, 예컨대 N2/O2를 이용하고, 그 유량비는, 예컨대 35/50sccm 정도이다. 처리실내의 압력은, 예컨대 10mTorr 정도, 고주파전력은, 예컨대 500/140W 정도, 하부전극 온도는, 예컨대 -20℃ 정도이다. 에칭장치로서는, 예컨대 평행평판형 협전극 RIE 장치를 이용하였다. 또, 층간절연막(17f)의 에칭처리는, 본 발명의 기술사상을 이용하고 있고, 절연막(1d)을 에칭 스톱퍼로 기능시킨다. 그 에칭조건은, 상기 층간절연막(17c)의 에칭조건과 동일하다.
이어서, 포토레지스트막(3d) 및 반사방지막(21f)을 애싱처리에 의해 제거하고, 상기 실시형태 1에서 이용한 도 34와 동일한 구조를 얻는다. 이것 이후의 제조공정은, 상기 실시형태 1의 도 35 및 도 36에서 설명한 공정과 동일한 것이므로 설명을 생략한다.
이상과 같은 실시형태 2에 있어서는, 상기 실시형태 1에서 얻어진 효과와 같은 효과를 얻는 것이 가능해진다. 특히, 애스팩트비가 높은 스루홀(4b3)을 그 단면 형상에 불량을 발생시키지 않고, 질화실리콘막에 대한 높은 에칭 선택비를 확보한 상태 그대로 형성할 수 있다.
(실시형태 3)
본 실시형태 3은, 상기 실시형태 1, 2의 변형예를 설명하는 것으로서, 본 발명의 기술사상을 상기 실시형태 1, 2에서 설명한 듀얼 대머신법과는 다른 듀얼 대머신법에 적용한 경우에 대해서 설명하는 것이다. 본 실시형태 3의 반도체 집적회로장치의 제조방법을 도 43에서 도 50에 의해 설명한다. 또한, 도 43에서 도 50의 각 도면에 있어서, (a)는 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도이다.
우선, 도 37에 나타낸 층간절연막(17f)상에, 도 43에 나타내는 바와 같이, 예컨대 질화실리콘막으로 이루어지는 절연막(22)을 형성한다. 이 절연막(22)은 홈이나 홀 형성시의 에칭 마스크용의 부재이고, 그 두께는, 예컨대 150㎚ 정도이다. 단, 절연막(22)은 질화실리콘막에 한정되는 것은 아니고 여러가지 변경 가능하며, 예컨대 질화 티탄, 탄탈, 질화 탄탈, 폴리실리콘 또는 이들 절연막(22)으로서 사용 할 수 있는 막중, 적어도 1종류를 포함하는 막을 이용하여도 된다.
계속해서, 도 44에 나타내는 바와 같이, 절연막(22)상에, 반사방지막(21e)을 도포한다. 그 후, 그 반사방지막(21e)상에, 상기 포토레지스트막(마스킹층)(3d)을 형성한 후, 이 포토레지스트막(3d)을 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21e) 및 절연막(22)을 플라즈마 드라이 에칭처리에 의해 차례대로 제거한다. 이것에 의해, 절연막(22)에 층간절연막(17f)의 상면이 노출되는 것과 같은 개구부(23)를 형성한다. 상기 반사방지막(21e)의 에칭조건은 상기 반사방지막(21a)의 에칭조건과 동일하다. 또, 절연막(22)의 에칭조건은 상기 절연막(1d)의 에칭조건과 동일하다.
이어서, 포토레지스트막(3d)을 애싱처리에 의해 도 46에 나타내는 바와 같이 제거한 후, 도 47에 나타내는 바와 같이, 절연막(22)상 및 개구부(23)내에 상기 반사방지막(21a)과 동일한 두께의 반사방지막(21g)을 도포한다. 계속해서, 그 반사방지막(21g)상에, 상기 포토레지스트막(3c)를 형성한 후, 이 포토레지스트막(3c)를 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21g), 층간절연막(17f), 절연막(1d) 및 층간절연막(17e)을 플라즈마 드라이 에칭처리에 의해 차례대로 제거한다. 이것에 의해, 도 48에 나타내는 바와 같이, 층간절연막(17f), 절연막(1d) 및 층간절연막(17e)에 스루홀(4b3)을 형성한다. 스루홀(4b3)의 바닥면에는 층간절연막(17e)이 남겨져 있다.
상기 반사방지막(21g)의 에칭조건은, 반사방지막(21a)의 에칭조건과 동일하다. 또, 층간절연막(17f), 절연막(1d) 및 층간절연막(17e)의 에칭조건은, 다음과 같다. 즉, 처리가스는, 예컨대 CHF3/O2/Ar을 이용하고, 그 유량비는, 예컨대 50/10/500sccm 정도이다. 처리실내의 압력은, 예컨대 50mTorr 정도, 고주파전력은, 예컨대 2200/1400W 정도, 하부전극 온도는, 예컨대 -20℃ 정도이다. 에칭장치로서는, 예컨대 평행평판형 협전극 RIE 장치를 이용하였다. 에칭종점은 에칭시간의 설정에 의해 행해지고 있다.
이어서, 포토레지스트막(3c) 및 반사방지막(21f)을 애싱처리에 의해 도 49에 나타내는 바와 같이 제거한 후, 남겨진 절연막(22)을 에칭 마스크로 하며, 또 절연막(1c, 1d)을 에칭 스톱퍼로 하여 개구부(23) 및 스루홀(4b3)의 바닥면에서 노출하는 층간절연막(17e)을 플라즈마 드라이 에칭처리에 의해 도 50에 나타내는 바와 같이 제거한다. 이것에 의해, 홈(4a2) 및 스루홀(4b3)을 형성한다. 이 홈(4a2)의 바닥면에서는 절연막(1d)의 상면이 노출되고, 스루홀(4b3)의 바닥면에서는 절연막(1c)의 상면이 노출된다. 이때의 에칭처리는, 본 발명의 기술사상을 이용하고 있고, 그 조건은, 상기 층간절연막(17c)의 에칭조건과 동일하다.
그 후, 절연막(1c, 1d, 22)을 플라즈마 드라이 에칭처리에 의해 제거한다. 이 에칭처리시에는, 질화실리콘막을 선택적으로 제거한다. 이 에칭조건은, 상기 절연막(1a)의 제조 조건과 동일하다. 이렇게 하여, 상기 실시형태 1에서 이용한 도 34와 동일한 구조를 얻는다. 이것 이후의 제조공정은, 상기 실시형태 1의 도 35 및 도 36에서 설명한 공정과 동일한 것이므로 설명을 생략한다.
이와 같은 본 실시형태 3에 있어서는, 상기 실시형태 1에서 얻어진 효과와 같은 효과를 얻는 것이 가능해진다.
(실시형태 4)
본 실시형태 4는, 상기 실시형태 1의 변형예를 설명하는 것으로서, 층간절연막의 중간층에, 질화실리콘막으로 이루어지고 에칭 스톱퍼로서 기능하는 절연막을 설치하지 않고 매립배선을 형성하는 듀얼 대머신법에 본 발명의 기술사상을 적용한 경우에 대해서 설명하는 것이다. 본 실시형태 4의 반도체 집적회로장치의 제조방법을 도 51에서 도 59에 의해 설명한다. 또한, 도 51에서 도 59의 각 도면에 있어서, (a)는 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도이다.
도 51에 나타내는 바와 같이, 상기 절연막(1c)상에는 층간절연막(17p)이 퇴적되어 있다. 층간절연막(17p)은, 유기절연막(2d) 및 절연막(5d)이 하층에서 차례대로 퇴적되어 이루어진다. 유기절연막(2d)은, 상기 유기절연막(2a~2c)과 동일한 재료 및 형성방법으로 이루어지지만, 그 두께가 상술한 것보다도 두껍고, 예컨대 650에서 800㎚ 정도이다. 또, 절연막(5d)은, 상기 절연막(5a~5c)과 동일한 재료, 동일한 두께, 형성방법 및 기능을 가지고 있다.
우선, 도 51에 나타낸 층간절연막(17p)상에, 도 52에 나타내는 바와 같이, 상기 반사방지막(21e)을 도포한 후, 상기 포토레지스트막(마스킹층)(3c)을 형성한다. 계속해서, 이 포토레지스트막(3c)을 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21e), 층간절연막(17p)을 플라즈마 드라이 에칭처리에 의해 제거한다. 이것에 의해, 도 53에 나타내는 바와 같이, 층간절연막(17p)에 스루홀(4b3)을 형성 한다. 이 스루홀(4b3)의 바닥면에서는 절연막(1c)이 노출되어 있다. 이 반사방지막(21e)의 에칭조건은, 상기 반사방지막(21a)의 에칭조건과 동일하다. 또, 층간절연막(17p)의 에칭처리는, 본 발명의 기술사상을 이용하고, 절연막(1c)을 에칭 스톱퍼로 하여 행해지고 있고, 그 에칭조건은, 상기 층간절연막(17c)의 에칭조건과 동일하다.
이어서, 포토레지스트막(3c)을 애싱처리에 의해 도 54에 나타내는 바와 같이 제거한 후, 도 55에 나타내는 바와 같이, 층간절연막(17p) 및 스루홀(4b3)내에 반사방지막(21f)을 도포한다. 계속해서, 그 반사방지막(21f)상에, 상기 포토레지스트막(3d)을 형성한 후, 이 포토레지스트막(3d)을 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21f) 및 층간절연막(17p)을 플라즈마 드라이 에칭처리에 의해 제거한다. 이것에 의해, 도 56에 나타내는 바와 같이, 층간절연막(17p)에 홈(4a2)을 형성한다.
상기 반사방지막(21f)의 에칭조건은, 다음과 같다. 즉, 처리가스는, 예컨대 N2/O2를 이용하고, 그 유량비는, 예컨대 35/50sccm 정도이다. 처리실내의 압력은, 예컨대 10mTorr 정도, 고주파전력은, 예컨대 500/140W 정도, 하부전극 온도는, 예컨대 -20℃ 정도이다. 에칭장치로서는, 예컨대 평행평판형 협전극 RIE 장치를 이용하였다. 이 에칭처리 후에 있어서는, 홈(4a2) 및 스루홀(4b3)내 반사방지막(21f)이 남겨져 있다.
또, 층간절연막(17p)의 에칭조건은, 상기 층간절연막(17c)의 에칭조건과 동 일하다. 단, 본 실시형태 4에 있어서는, 층간절연막(17p)의 두께 방향의 도중 위치에 질화실리콘 등으로 이루어지는 에칭 스톱퍼층을 설치하지 않으므로, 이 층간절연막(17p)의 에칭처리시에는, 그 에칭종점을 에칭시간에 의해 결정하고 있다. 즉, 홈(4a2)의 깊이를 에칭시간에 의해 결정하고 하고 있다.
이어서, 포토레지스트막(3d) 및 반사방지막(21f)을 애싱처리에 의해 도 57에 나타내는 바와 같이 제거한다. 계속해서, 스루홀(4b3)의 바닥부의 절연막(1c)을 도 58에 나타내는 바와 같이 상기 실시형태 1~3에서 설명한 바와 같이 선택적으로 에칭 제거함으로써, 스루홀(4b3)의 바닥면에서 제2층배선(18L2)의 일부를 노출시킨다. 그 후, 상기 실시형태 1~3과 같이 스루홀(4b3) 및 홈(4a2)내에 도체막을 매립함으로써, 도 59에 나타내는 바와 같이 제3층배선(18L3)을 형성한다.
본 실시형태 4에 있어서는, 상기 실시형태 1~3에서 얻어진 효과 이외에 이하의 효과를 얻는 것이 가능해진다. 즉, 층간절연막(17p)의 중간층에 질화실리콘막으로 이루어지는 절연막(상기 절연막(1d) 등)을 설치하지 않는 것에 의해, 반도체 집적회로장치의 배선의 종합적인 유전율을 내릴수 있으므로, 반도체 집적회로장치의 동작 속도를 더 향상시키는 것이 가능해진다.
(실시형태 5)
본 실시형태 5는, 본 발명의 다른 기술사상을 설명하는 것으로서, 유기절연막에 대해서, 플루오르 카본가스 및 산소가스를 포함한 가스분위기중에서 플라즈마 에칭처리를 시행함으로써, 그 유기절연막에 배선형성용의 홈이나 홀 등과 같은 오목(凹)부를 형성할 때, 그 에칭처리중에 에칭조건을 바꾸어 복수 단계로 나누어 처 리를 행하는 것이다.
본 발명자들은, 상기 유기절연막에 홈이나 홀 등과 같은 오목(凹)부를 형성하기 위한 에칭처리시에, 처리가스중의 산소량과 상기 서브 트렌치 및 질화실리콘막에 대한 에칭 선택비와의 관계에 대해서 검토하였다. 도 60은, 그 검토 결과를 나타내는 것이다. 또한, 하기의 어떤 에칭처리도 에칭장치는 상기 실시형태 1에서 설명한 평행평판형의 RIE 장치를 이용하였다. 또, 어떤 경우도, 고주파전력은, 예컨대 3~0.2kW 정도이다. 또, 어떤 경우도 피처리용의 반도체 집적회로 기판으로서, 예컨대 직경 8인치 정도의 반도체 웨이퍼를 이용하였다.
도 60의 좌측은, 상기 오목(凹)부(4)의 형상을 우선하여 에칭조건을 설정한 경우이다(형상우선 조건). 처리가스로서는, 예컨대 C4F8/O2/Ar 가스를 이용하고, 그 유량비는, 예컨대 100~5/90~0/1000~0sccm 정도이다. 단, 여기서는 C4F8 유량〉O2
유량으로 한다. 이 경우, 오목(凹)부(4)의 형상은 양호하지만, 에칭 선택비는 2 이하로 낮아진다.
한편, 도 60의 우측은, 상기 질화실리콘막에 대한 에칭 선택비를 우선으로 하여 에칭조건을 설정한 경우이다(고선택비 조건). 처리가스로서 예컨대 C4F8/O2
/Ar 가스를 이용하고, 그 유량비는, 예컨대 100~5/90~0/1000~0sccm 정도이다. 단, 여기서는 C4F8 유량 ≤ O2 유량으로 한다. 이 경우, 오목(凹)부(4)의 바닥에 서브 트렌치(55)가 형성되어 있지만, 에칭 선택비는 5까지 확보할 수 있다.
이와 같이 어느 한쪽의 에칭조건만으로 유기절연막(2)에 오목(凹)부(4)를 형 성하고자 하면 문제가 발생한다. 그래서, 본 발명의 기술사상에 있어서는, 상기 유기절연막에 상기 홈이나 홀 등과 같은 오목(凹)부를 형성할 때, 1회의 에칭처리로 형성하는 것은 아니고, 유기절연막의 도중의 깊이까지는 상기 형상우선 조건으로 에칭처리를 행하고, 그 후 나머지 유기절연막을 상기 고선택비 조건으로 에칭 제거하는 것이다.
본 발명의 기술사상을 상기 싱글 대머신법에 적용한 경우를 도 61에 따라 설명한다. 우선, 도 61의 (a)에 나타내는 바와 같이, 절연막(5)상에 포토레지스트막(3)을 형성한 후, 이 포토레지스트막(3)을 에칭 마스크로 하여 1회째의 에칭처리를 시행함으로써 절연막(5) 및 유기절연막(2)에 홈 또는 홀 등과 같은 오목(凹)부(4)를 형성한다. 이 1회째의 에칭처리에 있어서는, 에칭조건을 상기한 형상우선 조건(예컨대 C4F8 유량〉O2 유량)으로 하고, 질화실리콘막 등으로 이루어지는 절연막의 바로 위까지 에칭처리를 행한다. 즉, 이 처리 후에 있어서는, 오목(凹)부(4)의 바닥면에는, 유기절연막(2)이 남겨지고, 절연막(1)이 노출되지 않는다. 이 오목(凹)부(4)의 바닥부에 남겨져 있는 유기절연막(2)의 두께는, 에칭처리 전의 원래의 유기절연막(2)의 두께의 30% 이하 혹은 20% 이하 바람직하게는 15% 이하이다.
계속해서, 도 61의 (b)에 나타내는 바와 같이, 포토레지스트막(3)을 그대로 에칭 마스크로 하여 2회째의 에칭처리를 시행함으로써 포토레지스트막(3)에서 노출된 나머지 유기절연막(2)을 제거하여 오목(凹)부(4)를 완성시킨다. 이 2회째의 에 칭처리에 있어서는, 에칭조건을 상기한 고선택비 조건(예컨대 C4F8 유량 ≤ O2
유량)으로 한다. 이 때문에, 질화실리콘막에 대한 에칭 선택비를 높게 한 상태에서 에칭처리를 행하는 것이 가능하다. 또, 오목(凹)부(4)의 바닥부에 작은 서브 트렌치(55)가 발생하지만, 이것은 허용범위로서 절연막(1)의 상부의 일부가 깎이는 정도의 것이다. 이 처리 후에 있어서는, 오목(凹)부(4)의 바닥면에서 절연막(1)이 노출된다.
다음에, 본 발명의 기술사상을 듀얼대머신법에 적용한 경우를 도 62에 따라 설명한다. 또한, 도 62의 (a)의 절연막(1A, 1B)은, 예컨대 질화실리콘막으로 이루어지는 상기 절연막(1)에 대응하고, 유기절연막(2A, 2B)은, 상기한 유기절연막(2)에 대응하고 있다. 절연막(1B)은 유기절연막(2A, 2B)의 사이에 형성되고, 홀 형성용의 개구부(23)가 형성되어 있다.
우선, 도 62의 (a)에 나타내는 바와 같이, 절연막(5)상에 포토레지스트막(3)을 형성한 후, 이 포토레지스트막(3)을 에칭 마스크로 하여 1회째의 에칭처리를 시행함으로써, 도 62의 (b)에 나타내는 바와 같이, 절연막(5) 및 유기절연막(2B)에 홈 또는 홀 등과 같은 오목(凹)부(4A)를 형성한다. 이 1회째의 에칭처리에 있어서는, 에칭조건을 상기한 형상우선 조건(예컨대 C4F8 유량〉O2 유량)으로 하고, 절연막(1B)의 바로 위까지 에칭처리를 행한다. 즉, 이 처리 후에 있어서는, 오목(凹)부(4A)의 바닥면에는, 유기절연막(2B)이 남겨지고, 그 바닥면에서 절연막(1B)이 노출되지 않는다. 이 오목(凹)부(4A)의 바닥부에 남겨져 있는 유기절연막(2B)의 두 께는, 에칭처리 전의 원래의 유기절연막(2B)의 두께의 30% 이하 혹은 20% 이하 바람직하게는 15% 이하이다.
계속해서, 도 62의 (c)에 나타내는 바와 같이, 포토레지스트막(3)을 그대로 에칭 마스크로 하여 2회째의 에칭처리를 시행함으로써 포토레지스트막(3)에서 노출된 나머지 유기절연막(2B)을 제거한다. 그리고, 그대로 에칭처리를 진행함으로써, 절연막(1B)을 에칭 마스크로 하여 절연막(1B)에서 노출하는 유기절연막(2A)도 제거한다. 이것에 의해, 오목(凹)부(4A, 4B)를 완성시킨다. 이 2회째의 에칭처리에 있어서는, 에칭조건을 상기한 고선택비 조건(예컨대 C4F8 유량 ≤ O2 유량)으로 한다. 이 때문에, 질화실리콘막에 대한 에칭 선택비를 높게 한 상태에서 에칭처리를 행하는 것이 가능하다. 또, 오목(凹)부(4A)의 바닥부 외주에 상기와 같이 작은 서브 트렌치(55)가 발생하지만, 허용범위이다. 이 처리 후에 있어서는, 오목(凹)부(4B)의 바닥면에서 절연막(1A)이 노출된다.
다음에, 이와 같은 본 발명의 기술사상을 반도체 집적회로장치의 제조방법에 적용한 경우를 도 63에서 도 70에 따라 설명한다. 또한, 도 63에서 도 70의 각 도면에 있어서, (a)는 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도이다.
본 발명의 기술사상을 싱글 대머신법에 적용한 경우에 대해서 설명한다. 우선, 도 63에 나타내는 바와 같이, 상기 실시형태 1과 같이, 포토레지스트막(3a)을 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21a)을 플라즈마 드라이 에칭 처리에 의해 제거하여 절연막(5a)을 노출시킨다. 또한, 여기서의 유기절연막(2a)의 두께는, 예컨대 400㎚ 정도이다. 또, 포토레지스트막(3a)의 두꼐는, 예컨대 0.78㎛ 정도이다.
계속해서, 도 64에 나타내는 바와 같이, 포토레지스트막(3a)을 에칭 마스크로 하여, 그곳에서 노출하는 절연막(5a) 및 유기절연막(2a)을, 예컨대, C4F8/O2
/Ar 가스를 이용한 플라즈마 드라이 에칭처리에 의해 제거함으로써 스루홀(4b1)을 형성한다. 단, 이 에칭처리에서는, 에칭조건을 상기 형상우선 조건으로 하고, 유기절연막(2a)의 두께 방향의 도중의 위치(절연막(1a)의 바로 위)에서 에칭처리를 종료한다. 따라서, 이 처리 후의 스루홀(4b1)의 바닥면에는 서브 트렌치는 형성되지 않는다. 또, 스루홀(4b1)의 바닥면에서는 유기절연막(2a)이 노출되고, 절연막(1a)은 노출되지 않는다. 이때의 상세한 에칭조건은, 다음과 같다. 즉, C4F8/O2/Ar 가스의 유량비는, 예컨대 35/20/400sccm 정도이다. 처리실내의 압력은, 예컨대 25mTorr 정도, 고주파전력은, 예컨대 500/200W 정도, 하부전극 온도는, 예컨대 -20℃ 정도이다. 에칭장치로서는, 예컨대 평행평판형 협전극 RIE 장치를 이용하였다.
그 후, 스루홀(4b1)의 바닥부의 유기절연막(2a)을, 도 65에 나타내는 바와 같이, 예컨대 C4F8/O2/Ar 가스를 이용한 플라즈마 드라이 에칭처리에 의해 제거한다. 단, 이 에칭처리에서는, 에칭조건을 상기 고선택비 조건으로 하고, 절연막(1a)을 에칭 스톱퍼로 기능시켜, 절연막(1a)의 상면이 노출될 때까지 에칭처리를 행한다. 이때의 에칭조건은, 다음과 같다. 즉, C4F8/O2/Ar 가스의 유량비는, 예컨대 13/15/420sccm 정도이다. 처리실내의 압력은, 예컨대 30mTorr 정도이고, 고주파전력은, 예컨대 2200/1400W 정도, 하부전극 온도는, 예컨대 -20℃ 정도이다. 에칭장치로서는, 예컨대 평행평판형 협전극 RIE 장치를 이용하였다.
이어서, 상기 실시형태 1과 같이, 포토레지스트막(3a) 및 반사방지막(21a)을 애싱처리에 의해 제거한 후, 스루홀(4b1)의 바닥면에서 노출하는 절연막(1a)을, 예컨대 CHF3/O2를 이용한 플라즈마 드라이 에칭처리에 의해 도 66에 나타내는 바와 같이 제거함으로써, 제1층배선(18L1)의 상면의 일부를 노출시켜, 스루홀(4b1)을 완성시킨다. 이 에칭처리에서는, 질화실리콘막을 선택적으로 에칭 제거한다. 이때의 에칭조건은, 다음과 같다. 즉, CHF3/O2의 유량비는, 예컨대 20/20sccm 정도이다. 처리실내의 압력은, 예컨대 50mTorr 정도, 고주파전력은, 예컨대 1000/200W 정도, 하부전극 온도는, 예컨대 -10℃ 정도이다. 에칭장치로서는, 예컨대 평행평판형 협전극 RIE 장치를 이용하였다. 그 후, 상기 실시형태 1과 같이, 스루홀(4b1)내에 도체막을 매립하여, 접속부(18PL1)를 형성한다.
다음에, 본 발명의 기술사상을 듀얼 대머신법에 적용한 경우에 대해서 설명한다. 도 67은, 상기 실시형태 1의 도 27에서 도 32에서 설명한 공정을 거친 후의 본 실시형태 5의 반도체 집적회로장치의 제조공정중에서의 주요부를 나타내고 있다. 또한, 여기서의 유기절연막(2c)의 두께는, 예컨대 300㎚ 정도이다. 또, 포토레지스트막(3d)의 두께는, 예컨대 0.78㎛ 정도이다. 이 상태에서 상기 실시형태 1과 같이, 포토레지스트막(3d)을 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21d)을 플라즈마 드라이 에칭처리에 의해 제거하여 절연막(5c)을 노출시킨다.
계속해서, 도 68에 나타내는 바와 같이, 포토레지스트막(3d)을 에칭 마스크로 하여, 그곳에서 노출하는 절연막(5c) 및 유기절연막(2c)을, 예컨대, C4F8/O2
/Ar 가스를 이용한 플라즈마 드라이 에칭처리에 의해 제거함으로써 홈(4a2)을 형성한다. 단, 이 에칭처리에서는, 에칭조건을 상기 형상우선 조건으로 하고, 유기절연막(2c)의 두께 방향의 도중의 위치(절연막(1d)의 바로 위)에서 에칭처리를 종료한다. 따라서, 이 처리 후의 홈(4a2)의 바닥면에는 서브 트렌치는 형성되지 않는다. 또, 홈(4a2)의 바닥면에서는 유기절연막(2c)이 노출되고, 절연막(1c)은 노출되지 않는다. 이때의 에칭조건은, 예컨대 상기 실시형태 5의 도 64의 스루홀(4b1)을 형성할 때의 에칭조건과 동일하다.
그 후, 홈(4a2)의 바닥부의 유기절연막(2c) 및 절연막(1d)에서 노출하는 층간절연막(17e)을, 도 69에 나타내는 바와 같이, 예컨대 C4F8/O2/Ar 가스를 이용한 플라즈마 드라이 에칭처리에 의해 제거한다. 단, 이 에칭처리에서는, 에칭조건을 상기 고선택비 조건으로 하고, 절연막(1d, 1c)을 에칭 스톱퍼로 기능시켜, 절연막(1c)의 상면이 노출될 때까지 에칭처리를 행한다. 이것에 의해, 홈(4a2) 및 그 바닥부에서 하방으로 연장되는 스루홀(4b3)을 형성한다. 이 홈(4a2)의 바닥면에는 절연막(1d)이 남겨지고, 스루홀(4b3)의 바닥면에는 절연막(1d)이 남겨져 있다. 이때의 에칭조건은, 예컨대 본 실시형태 5의 도 65의 스루홀(4b1)을 형성할 때의 에칭조건과 동일하다.
이어서, 상기 실시형태 1과 같이, 포토레지스트막(3d) 및 반사방지막(21d)을 애싱처리에 의해 제거한 후, 홈(4a2) 및 스루홀(4b3)의 바닥면에서 노출하는 절연막(1d, 1c)을, 예컨대 CHF3/O2를 이용한 플라즈마 드라이 에칭처리에 의해 도 70에 나타내는 바와 같이 제거함으로써, 홈(4a2) 및 스루홀(4b3)을 완성시킨다. 이 처리 후의 홈(4a2)의 바닥면에서는 층간절연막(17e)의 상면이 노출되고, 스루홀(4b3)의 바닥면에서는 접속부(18PL2)의 상면 일부가 노출된다. 이때의 에칭조건은, 본 실시형태 5의 도 65, 도 66을 이용해서 설명한 절연막(1a)의 에칭조건과 동일하다. 그 후, 상기 실시형태 1과 같이, 홈(4a2) 및 스루홀(4b3)내에 도체막을 매립하고, 제3층배선(18L3) 및 접속부(18PL3)(도 14, 도 36 등 참조)를 형성한다. 이것 이후는 상기 실시형태 1과 동일한 것이므로 설명을 생략한다.
이와 같은 본 실시형태 5에 있어서는, 이하의 효과가 얻어진다.
(1). 유기절연막(2, 2a~2c)에 홈이나 홀 등과 같은 오목(凹)부(4)를 형성할 때, 그 오목(凹)부(4)의 바닥면에 서브 트렌치가 형성되지 않도록 혹은 형성되어도 허용치의 범위를 초과하지 않도록 그 오목(凹)부(4)를 형성하는 것이 가능해진다.
(2). 상기 (1)에 의해, 반도체 집적회로장치를 구성하는 배선층에서의 불량의 발생율을 저감할 수 있다. 따라서, 반도체 집적회로장치의 신뢰성 및 수율을 향상하는 것이 가능해진다.
(3). 상기 (1)에 의해, 유기절연막(2, 2a~2c)에 애스팩트비가 높은 홈이나 홀 등과 같은 오목(凹)부(4)를 형성하는 것이 가능해진다.
(4). 상기 (3)에 의해, 반도체 집적회로장치를 구성하는 배선의 미세화가 가능해지고, 반도체 집적회로장치의 고집적화가 가능해진다.
(5). 유기절연막(2, 2a~2c)에 홈이나 홀 등과 같은 오목(凹)부(4)를 형성할 때, 2회째의 에칭처리에서는 고선택비 조건으로 에칭처리를 행하므로, 질화실리콘막으로 이루어지는 절연막(1, 1a~1k)에 대한 에칭 선택비를 확보한 상태에서 에칭처리가 가능하다. 따라서, 오목(凹)부(4)의 형성시에 절연막(1, 1a~1k)의 관통 불량을 억제하는 것이 가능해진다.
(6). 상기 (5)에 의해, 절연막(1, 1a~1k)을 얇게 할 수 있으므로, 반도체 집적회로장치의 배선의 종합적인 유전율을 내릴수 있다. 따라서, 반도체 집적회로장치의 동작 속도를 향상시키는 것이 가능해진다.
(7). 상기 (1)에서 (6)의 효과를 종래에서의 환경, 예컨대 에칭장치나 가스 종류를 바꾸지 않고 얻는 것이 가능해진다.
(실시형태 6)
본 실시형태 6은, 상기 실시형태 5의 변형예를 설명하는 것으로서, 상기 반도체 집적회로장치의 배선을 상기 실시형태 5에서 설명한 듀얼 대머신법과는 다른 듀얼 대머신법으로 형성하는 경우에서의 본원 발명의 기술사상의 적용예를 설명하는 것이다.
이하, 본 실시형태 6의 반도체 집적회로장치의 제조방법을 도 71에서 도 78에 의해 설명한다. 또한, 도 71에서 도 78의 각 도면에 있어서, (a)는 도 14의 반 도체 집적회로장치의 제조공정중에서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도이다.
도 71은, 상기 실시형태 2의 도 37에서 도 38에서 설명한 공정을 거친 후의 반도체 집적회로장치의 제조공정중에서의 주요부를 나타내고 있다. 또한, 여기서의 유기절연막(2c)의 두께는, 예컨대 300㎚ 정도이다. 또, 포토레지스트막(3c)의 두께는, 예컨대 0.78㎛ 정도이다. 이 상태에서 상기 실시형태 2와 같이, 포토레지스트막(3c)을 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21e)을 플라즈마 드라이 에칭처리에 의해 제거하여 절연막(5c)을 노출시킨다.
계속해서, 도 72에 나타내는 바와 같이, 포토레지스트막(3c)을 에칭 마스크로 하여, 그곳에서 노출하는 절연막(5c), 유기절연막(2c), 절연막(1d) 및 층간절연막(17e)을, 예컨대, C4F8/O2/Ar 가스를 이용한 플라즈마 드라이 에칭처리에 의해 순차적으로 제거함으로써 스루홀(4b3)을 형성한다. 단, 이 에칭처리에서는, 에칭조건을 상기 형상우선 조건으로 하고, 유기절연막으로 이루어지는 층간절연막(17e)의 두께 방향의 도중의 위치(절연막(1c)의 바로 위)에서 에칭처리를 종료한다. 따라서, 이 처리 후의 스루홀(4b3)의 바닥면에는 서브 트렌치는 형성되지 않는다. 또, 스루홀(4b3)의 바닥면에서는 층간절연막(17e)이 노출되고, 절연막(1c)은 노출되지 않는다. 이때의 에칭조건은, 예컨대 상기실시형태 5의 도 64의 스루홀(4b1)의 형성시의 에칭조건과 동일하다.
그 후, 스루홀(4b3)의 바닥부의 층간절연막(17e)을, 도 73에 나타내는 바와 같이, 예컨대 C4F8/O2/Ar 가스를 이용한 플라즈마 드라이 에칭처리에 의해 제거한다. 단, 이 에칭처리에서는, 에칭조건을 상기 고선택비 조건으로 하고, 절연막(1c)을 에칭 스톱퍼로 기능시켜, 절연막(1c)의 상면이 노출될 때까지 에칭처리를 행한다. 이때의 에칭조건은, 예컨대 본 실시형태 5의 도 65의 스루홀(4b1)의 형성시의 에칭조건과 동일하다.
이어서, 상기 실시형태 2와 같이, 포토레지스트막(3c) 및 반사방지막(21e)을 애싱처리에 의해 제거한 후, 도 74에 나타내는 바와 같이, 층간절연막(17f)상 및 스루홀(4b3)내에 반사방지막(21f)을 도포한다. 계속해서, 그 반사방지막(21f)상에, 상기 포토레지스트막(3d)를 형성한 후, 이 포토레지스트막(3d)을 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21f)을, 예컨대 상기 실시형태 2와 동일한 조건에서 도 75에 나타내는 바와 같이 제거한다. 그 후, 그 포토레지스트막(3d)을 에칭 마스크로 하여, 그곳에서 노출하는 층간절연막(17f)을 플라즈마 드라이 에칭처리에 의해 제거함으로써, 도 76에 나타내는 바와 같이, 층간절연막(17f)에 홈(4a2)을 형성한다. 단, 이때의 에칭조건은, 상기 형상우선 조건으로 하고, 그 에칭처리를 유기절연막(2c)의 두께 방향의 도중 위치(절연막(1d)의 바로 위)에서 종료한다. 따라서, 이 처리 후의 홈(4a2)의 바닥면에는, 서브 트렌치는 형성되지 않는다. 또, 홈(4a2)의 바닥면에서는 유기절연막(2c)이 노출되고, 절연막(1c)은 노출되지 않는다. 또, 이 경우, 스루홀(4b3)내에 반사방지막(21f)이 남겨져 있다. 이때의 에칭조건은, 예컨대 상기 실시형태 5의 도 64의 스루홀(4b1)의 형성시의 에칭조건과 동일 하다.
이어서, 홈(4a2)의 바닥부의 유기절연막(2c)을, 도 77에 나타내는 바와 같이, 예컨대 C4F8/O2/Ar 가스를 이용한 플라즈마 드라이 에칭처리에 의해 제거한다. 단, 이때에는 에칭조건을 상기 고선택비 조건으로 하고, 절연막(1d)을 에칭 스톱퍼로 기능시켜, 절연막(1d)의 상면이 노출될 때까지 에칭처리를 행한다. 이것에 의해, 홈(4a2)의 바닥면에서 절연막(1d)을 노출시킨다. 또한, 스루홀(4b3)의 바닥면내에는 반사방지막(21f)이 남겨져 있다. 이때의 에칭조건은, 예컨대 상기 실시형태 5의 도 65의 스루홀(4b1)의 형성시의 에칭조건과 동일하다.
이어서, 상기 실시형태 2과 같이, 포토레지스트막(3d) 및 반사방지막(21f)을 애싱처리에 의해 제거한 후, 스루홀(4b3) 및 홈(4a2)의 바닥면에서 노출하는 절연막(1c, 1d)을, 예컨대 CHF3/O2를 이용한 플라즈마 드라이 에칭처리에 의해 도 78에 나타내는 바와 같이 제거함으로써, 제1층배선(18L1)의 상면 일부를 노출시켜, 스루홀(4b3) 및 홈(4a2)을 완성시킨다. 이 에칭조건은, 상기 실시형태 5의 도 65, 도 66을 이용해서 설명한 절연막(1a)의 에칭조건과 동일하다. 이것 이후는 상기 실시형태 1~5와 동일한 것이므로 설명을 생략한다.
이와 같은 본 실시형태 6에 있어서도 상기 실시형태 5와 같은 효과를 얻는 것이 가능해진다. 특히, 애스팩트비가 높은 스루홀(4b3)을, 그 단면 형상에 불량을 발생시키지 않고 혹은 발생시켜도 허용범위내에서, 질화실리콘막에 대한 높은 에칭 선택비를 확보한 상태 그대로 형성할 수 있다.
(실시형태 7)
본 실시형태 7은, 상기 실시형태 5의 변형예를 설명하는 것으로서, 상기 반도체 집적회로장치의 배선을 상기 실시형태 5, 6에서 설명한 듀얼 대머신법과는 또 다른 듀얼 대머신법으로 형성하는 경우에서의 본원 발명의 기술사상의 적용예를 설명하는 것이다.
이하, 본 실시형태 7의 반도체 집적회로장치의 제조방법을 도 79에서 도 84에 의해 설명한다. 또한, 도 79에서 도 84의 각 도면에 있어서, (a)는 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도이다.
도 79는, 상기 실시형태 3의 도 43에서 도 47에서 설명한 공정을 거친 후의 반도체 집적회로장치의 제조공정중에서의 주요부를 나타내고 있다. 또한, 여기서의 유기절연막(2c)의 두께 및 포토레지스트막(3c)의 두께는, 예컨대 상기 실시형태 5, 6과 동일하다. 이 상태에서 상기 실시형태 3과 같이, 포토레지스트막(3c)을 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21g)을 플라즈마 드라이 에칭처리에 의해 제거하여 절연막(5c)을 노출시킨다.
계속해서, 도 80에 나타내는 바와 같이, 포토레지스트막(3c)을 에칭 마스크로 하여, 그곳에서 노출하는 절연막(5c) 및 유기절연막(2c)을, 예컨대, C4F8/O2
/Ar 가스를 이용하고, 또 상기 실시형태 6과 같이 형상우선 조건으로 설정한 플라즈마 드라이 에칭처리에 의해 순차적으로 제거함으로써 스루홀(4b3)을 형성한다. 이 처 리 후의 스루홀(4b3)의 바닥면에는 유기절연막(2c)이 남겨지고, 절연막(1c)은 노출되지 않는다.
그 후, 스루홀(4b3)의 바닥부의 유기절연막(2c)을, 도 81에 나타내는 바와 같이, 예컨대 C4F8/O2/Ar 가스를 이용하고, 또 상기 실시형태 6과 같이 고선택비 조건으로 설정한 플라즈마 드라이 에칭처리에 의해 제거한다. 이것에 의해, 이 처리 후의 스루홀(4b3)의 바닥면에서는 절연막(1d)이 노출된다.
이어서, 포토레지스트막(3c)을 마스크로 하여, 스루홀(4b3)의 바닥면에서 노출하는 절연막(1d)을, C4F8/O2/Ar 가스를 이용한 플라즈마 드라이 에칭처리에 의해 도 82에 나타내는 바와 같이 제거함으로써, 스루홀(4b3)의 바닥면에서 층간절연막(17e)의 상면을 노출시킨다. 이 에칭조건은, 상기 실시형태 5의 도 65, 도 66을 이용해서 설명한 절연막(1a)의 에칭조건과 동일하다.
계속해서, 상기 실시형태 3과 같이, 포토레지스트막(3c) 및 반사방지막(21g)을 애싱처리에 의해 도 83에 나타내는 바와 같이 제거한 후, 남겨진 절연막(22)을 에칭 마스크로 하고, 또 절연막(1c, 1d)을 에칭 스톱퍼로 하여, 개구부(23) 및 스루홀(4b3)의 바닥면에서 노출하는 층간절연막(17f, 17e)을 플라즈마 드라이 에칭처리에 의해 제거한다. 이것에 의해, 도 84에 나타내는 바와 같이, 홈(4a2) 및 그 바닥면에서 하방으로 연장되는 스루홀(4b3)을 형성한다. 이 홈(4a2)의 바닥면에서는, 절연막(1d)의 상면이 노출되고, 스루홀(4b3)의 바닥면에서는 절연막(1c)의 상면이 노출된다. 이때의 에칭조건은, 다음과 같다. 즉, 처리가스는, 예컨대 C4F8/O2
/Ar 가 스를 이용하고, 그 유량비는, 예컨대 18/15/420sccm 정도이다. 처리실내의 압력은, 예컨대 30mTorr 정도, 고주파전력은, 예컨대 2200/1400W 정도, 하부전극 온도는, 예컨대 -20℃ 정도이다. 에칭장치로서는, 예컨대 평행평판형 협전극 RIE 장치를 이용하였다.
이것 이후의 제조공정은, 상기 실시형태 3의 도 50에서 설명한 공정 및 상기 실시형태 1의 도 35 및 도 36에서 설명한 공정과 동일한 것이므로 설명을 생략한다.
이와 같은 본 실시형태 7에 있어서는, 상기 실시형태 5에서 얻어진 효과 이외에 이하의 효과를 얻는 것이 가능해진다. 즉, 스루홀(4b3)의 가공에 있어서 층간절연막에 질화실리콘막으로 이루어지는 에칭 스톱퍼가 설치되어 있으므로, 스루홀(4b3)의 가공 정밀도(깊이의 정밀도)를 향상시키는 것이 가능해진다.
(실시형태 8)
본 실시형태 8은, 상기 실시형태 5의 변형예를 설명하는 것으로서, 상기 반도체 집적회로장치의 배선을 상기 실시형태 5~7에서 설명한 듀얼 대머신법과는 또 다른 듀얼 대머신법으로 형성하는 경우에서의 본원 발명의 기술사상의 적용예를 설명하는 것이다.
이하, 본 실시형태 8의 반도체 집적회로장치의 제조방법을 도 85에서 도 90에 의해 설명한다. 또한, 도 85에서 도 90의 각 도면에 있어서, (a)는 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도이다.
도 85는, 상기 실시형태 4의 도 51, 도 52에서 설명한 공정을 거친 후의 반도체 집적회로장치의 제조공정중에서의 주요부를 나타내고 있다. 또한, 여기서의 유기절연막(2d)의 두께는, 예컨대 800㎚ 정도이다. 또, 포토레지스트막(3c)의 두께는, 예컨대 실시형태 5~7과 동일하다. 이 상태에서 상기 실시형태 4와 같이, 포토레지스트막(3c)을 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21e)을 플라즈마 드라이 에칭처리에 의해 제거하여 절연막(5d)을 노출시킨다.
계속해서, 도 86에 나타내는 바와 같이, 포토레지스트막(3c)을 에칭 마스크로 하여, 그곳에서 노출하는 절연막(5d) 및 유기절연막(2d)을, 예컨대, C4F8/O2
/Ar 가스를 이용하고, 또 상기 실시형태 6, 7과 같이 형상우선 조건으로 설정한 플라즈마 드라이 에칭처리에 의해 순차적으로 제거함으로써 스루홀(4b3)을 형성한다. 이 처리 후의 스루홀(4b3)의 바닥면에는 유기절연막(2c)이 남겨지고, 절연막(1c)은 노출되지 않는다.
그 후, 스루홀(4b3)의 바닥부의 유기절연막(2c)을, 도 87에 나타내는 바와 같이, 예컨대 C4F8/O2/Ar 가스를 이용하고, 또 상기 실시형태 6, 7과 같이 고선택비 조건으로 설정한 플라즈마 드라이 에칭처리에 의해 제거한다. 이것에 의해, 스루홀(4b3)의 바닥면에서 절연막(1c)은 노출된다.
이어서, 상기 실시형태 4와 같이, 포토레지스트막(3c) 및 반사방지막(21e)을 애싱처리에 의해 제거한 후, 도 88에 나타내는 바와 같이, 층간절연막(17p)상 및 스루홀(4b3)내에 반사방지막(21f)을 도포한다. 계속해서, 그 반사방지막(21f)상에, 상기 포토레지스트막(3d)을 형성한 후, 이 포토레지스트막(3d)을 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21f)을, 예컨대 상기 실시형태 4와 동일한 에칭조건으로 제거한다.
그 후, 그 포토레지스트막(3d)을 에칭 마스크로 하여, 그곳에서 노출하는 절연막(5d) 및 유기절연막(2d)을, 예컨대 상기 실시형태 6, 7과 같이 형상우선 조건으로 설정한 플라즈마 드라이 에칭처리에 의해 순차적으로 제거함으로써, 도 89에 나타내는 바와 같이, 층간절연막(17p)에 홈(4a2)을 형성한다. 이 에칭처리에서는, 에칭시간에 의해 홈(4a2)의 깊이를 제어하고 있다. 이 홈(4a2)의 바닥면에서는, 유기절연막(2d)이 노출되고, 절연막(1c)은 노출되지 않는다. 또, 이 경우, 스루홀(4b3)내에 반사방지막(21f)이 남겨져 있다.
이어서, 포토레지스트막(3d) 및 반사방지막(21f)을 애싱처리에 의해 도 90에 나타내는 바와 같이 제거한다. 이렇게 하여, 층간절연막(17p)에 홈(4a2) 및 그 바닥면에서 하방으로 연장되는 스루홀(4b3)을 형성한다. 이것 이후의 제조공정은, 상기 실시형태 4의 도 58, 도 59에서 설명한 공정과 동일한 것이므로 설명을 생략한다.
이와 같은 본 실시형태 8에 있어서는, 상기 실시형태 5, 6에서 얻어진 효과이외에, 이하의 효과를 얻는 것이 가능해진다. 즉, 층간절연막(17p)의 중간층에 질화실리콘막으로 이루어지는 절연막(상기 절연막(1d) 등)을 설치하지 않는 것에 의해, 반도체 집적회로장치의 배선의 종합적인 유전율을 내릴수 있으므로, 반도체 집적회로장치의 동작속도를 더 향상시키는 것이 가능해진다.
(실시형태 9)
본 실시형태 9는, 본 발명의 다른 기술사상을 설명하는 것으로서, 상기 유기절연막의 에칭형상(상기 오목(凹)부의 형상)을, 처리가스중의 산소 유량과 CF계 가스 유량과의 비를 적당한 값으로 하는 것으로 제어하는 것이다.
도 91의 (a)는, 평행평판형 협전극 RIE 장치에서, 예컨대 유기 SOG막에 의해 형성된 유기절연막과, 질화실리콘막을 에칭 제거한 때의 처리가스중에서의 산소 유량과 CF계의 가스(예컨대 C4F8) 유량과의 비와, 각 막의 에칭속도와의 관계를 나타내고 있다. 이때의 에칭조건은, 다음과 같다. 즉, 처리가스는, 예컨대 C4F8/O2
/Ar 가스를 이용하고, 그 유량비는, 예컨대 8~43/15/400sccm 정도, 처리시의 처리실내의 압력은, 예컨대 4.0Pa 정도, 고주파전력 밀도는, 예컨대 4.5W/㎠ 정도이다. 상기 유기절연막의 에칭속도는, 처리가스중의 산소와 C4F8와의 비가 1 근방에서 극대치를 취하고 있다.
도 91의 (b)는, 상기 에칭조건에서 유기절연막의 홈 패턴(오목(凹)부(4))을 가공한 때의 에칭형상을 관측한 결과를 모식적으로 나타내고 있다. 에칭속도가 극대치가 되는 처리가스중의 산소와 C4F8와의 비 이상에서는, 상기 서브 트렌치라 불리는 이상 형상이 발생하고, 산소의 비율이 증가하면 서브 트렌치는 깊어진다. 그 모양을 서브 트렌치의 깊이의 에칭 깊이에 대한 비로서 나타낸 것이 도 91의 (c)이다. 이 도 91의 (c)에서 처리가스중의 산소와 C4F8와의 비를 변화시킴으로써, 유기 절연막의 에칭 형상을 제어할 수 있는 것으로 안다.
첫번째로, 처리가스중에서의 산소의 비율이 0.3 이상, 0.5 이하의 범위에서는, 유기절연막의 오목(凹)부(4)의 단면 형상을 직사각형으로 형성할 수 있다. 이것을 산소의 탄소에 대한 비로서 나타내면, 0.15 이상, 0.25 이하의 범위가 된다. 두번째로, 처리가스중에서의 산소의 비율이 0 이상, 0.5 이하의 범위에서는, 도 91의 (b)에 나타내는 바와 같이, 오목(凹)부(4)의 측면에 테이퍼각이 생겨 버리므로, 에칭하는 패턴의 폭과 깊이에 따라서는 에칭 형상이 쐐기형이 된다. 그러나, 서브 트렌치(이상 형상)는 발생하지 않으므로, 에칭하는 패턴의 폭 및 깊이를 고려하면, 유기절연막의 에칭에 사용할 수 있다. 이 범위는 산소의 탄소에 대한 비로서 나타내면, 0 이상, 0.25 이하의 범위가 된다. 세번째로, 처리가스중의 산소의 비율이 0.3 이상, 0.7 이하의 범위에서는, 도 91의 (b)에 나타내는 바와 같이, 테이퍼각은 생기지 않으면서, 에칭 깊이에 대한 서브 트렌치의 깊이가 0.3 이하의 서브 트렌치가 발생한다. 그러나, 서브 트렌치의 깊이는 그 만큼 깊지 않으므로, 예컨대 배선형성용의 홈으로서 사용 가능하다. 이것을 산소의 탄소에 대한 비로서 나타내면, 0.15 이상, 0.35 이하의 범위가 된다.
대머신법에 의한 배선구조 등에서 에칭 스톱퍼막 혹은 배선재료에 동을 사용한 경우에는 동의 확산을 억제하는 막으로서 사용되는 질화실리콘막과 유기절연막과의 에칭 선택비도, 처리가스중의 산소 유량과 CF계의 가스(예컨대 C4F8) 유량의 비가 0 이상, 0.7 이하의 범위에서는, 도 91의 (a)에서 알 수 있는 바와 같이, 3 정도이므로, 질화실리콘막상에서 에칭을 정지시키는 것도 가능하다.
이와 같은 효과는, 상기한 스루홀이나 콘택트 홀 등과 같은 홀 패턴에 대해서도 같은 효과가 얻어진다. 또, 상기 에칭조건은, 고주파전력 밀도가 4.5W/㎠에서의 결과이지만, 그 값이, 예컨대 3W/㎠ 이상, 6W/㎠ 이하의 범위에서는 같은 효과를 얻을 수 있다. 또, 상기 에칭조건은, 일예이고, C4F8 유량, 산소 유량의 절대치를 바꾸어도 고주파전력 밀도가 상기의 범위에 있고, 산소 유량의 CF 유량에 대한 비가 0 이상, 0.7 이하, 산소의 탄소에 대한 비로서 나타내면, 0 이상, 0.35 이하라면, 상기의 효과가 얻어진다.
(실시형태 10)
본 실시형태 10은, 상기 실시형태 9의 변형예를 설명하는 것으로서, 상기 고주파전력 밀도의 범위를 상기 실시형태 9에 나타낸 범위보다도 작게 한 경우를 설명하는 것이다.
도 92의 (a)는, 평행평판형 협전극 RIE 장치의 고주파전력 밀도의 범위를 상기 실시형태 9에 나타낸 범위보다도 작게 한 때의 처리가스중에서의 산소 유량과 CF계의 가스(예컨대 C4F8) 유량과의 비에 대한 상기 절연막 및 질화실리콘막의 에칭속도의 관계를 나타내고 있다. 이때의 에칭조건은, 다음과 같다. 즉, 처리가스는, 예컨대 C4F8/O2/Ar 가스를 이용하고, 그 유량비는, 예컨대 25/0~50/400sccm 정도, 처리시의 처리실내의 압력은, 예컨대 4.0Pa 정도, 고주파전력 밀도는, 예컨대 0.6W/㎠ 정도이다. 이 경우도, 상기 유기절연막의 에칭속도는, 처리가스중의 산소와 C4F8
와의 비가 1 근방에서 극대치를 취하고 있다.
도 92의 (b)는, 상기 에칭조건에서 유기절연막의 홈 패턴(오목(凹)부(4))을 가공한 때의 에칭형상의 관측결과를 모식적으로 나타내고 있다. 에칭속도가 극대치가 되는 처리가스중의 산소와 C4F8와의 비 이상에서는, 상기 서브 트렌치(이상 형상)가 발생하고, 산소의 비율이 증가하면 서브 트렌치는 깊어진다. 그 모양을 서브 트렌치의 깊이의 에칭 깊이에 대한 비로서 나타낸 것이 도 92의 (c)이다. 이 경우도 이 도 92의 (c)에서 처리가스중의 C4F8와의 비를 변화시킴으로써, 유기절연막의 에칭 형상을 제어할 수 있는 것을 안다.
첫번째로, 처리가스중에서의 산소의 비율이 0.3 이상, 0.5 이하의 범위에서는, 유기절연막의 오목(凹)부(4)의 단면 형상을 직사각형으로 형성할 수 있다. 이것을 산소의 탄소에 대한 비로서 나타내면, 0.15 이상, 0.25 이하의 범위가 된다. 두번째로, 처리가스중에서의 산소의 비율이 0 이상, 0.5 이하의 범위에서는, 도 92의 (b)에 나타내는 바와 같이, 오목(凹)부(4)의 측면에 테이퍼각이 생겨 버리므로, 에칭하는 패턴의 폭과 깊이에 따라서는 에칭 형상이 쐐기형이 된다. 그러나, 서브 트렌치(이상 형상)는 발생하지 않으므로, 에칭하는 패턴의 폭 및 깊이를 고려하면, 유기절연막의 에칭에 사용할 수 있다. 이 범위는 산소의 탄소에 대한 비로서 나타내면, 0 이상, 0.25 이하의 범위가 된다. 세번째로, 처리가스중의 산소의 비율이 0.3 이상, 0.9 이하의 범위에서는, 도 91의 (b)에 나타내는 바와 같이, 테이퍼각은 생기지 않으면서, 에칭 깊이에 대한 서브 트렌치의 깊이가 0.3 이하의 서브 트렌치 가 발생한다. 그러나, 이 서브 트렌치의 깊이는 그 만큼 깊지 않으므로, 예컨대 배선형성용의 홈이나 홀로서 사용 가능하다. 이것을 산소의 탄소에 대한 비로서 나타내면, 0.15 이상, 0.45 이하의 범위가 된다. 네번째로, 처리가스중의 산소의 비율이 0 이상, 0.9 이하에서는 테이퍼가 붙어, 에칭 깊이에 대한 서브 트렌치 깊이가 0.3 이하의 서브 트렌치가 발생한다. 그러나, 서브 트렌치의 깊이는, 그 만큼 깊지 않으므로, 에칭하는 패턴의 폭과 깊이를 고려하면, 예컨대 배선형성용의 홈이나 홀로서 사용 가능하다. 이 범위는 산소의 탄소에 대한 비로서 나타내면, 0 이상, 0.45 이하의 범위가 된다.
본 실시형태 10에 있어서도, 대머신법에 의한 배선구조 등에서 에칭 스톱퍼막 혹은 배선재료에 동을 사용한 경우에는 동의 확산을 억제하는 막으로서 사용되는 질화실리콘막과 유기절연막과의 에칭 선택비는, 처리가스중의 산소 유량과 CF계의 가스(예컨대 C4F8) 유량의 비가 0 이상, 0.9 이하(산소의 탄소에 대한 비로서 나타내면 0 이상, 0.45 이하)의 범위에서는, 도 92의 (a)에서 알 수 있는 바와 같이, 3 정도이므로, 질화실리콘막상에서 에칭을 정지시키는 것도 가능하다.
이와 같은 효과는, 상기한 스루홀이나 콘택트 홀 등과 같은 홀 패턴에 대해서도 같은 효과가 얻어진다. 또, 상기 에칭조건은, 고주파전력 밀도가 0.6W/㎠에서의 결과이지만, 그 값이, 예컨대 0.3W/㎠ 이상에서 3W/㎠의 범위에서는 같은 효과를 얻을 수 있다. 또, 상기 에칭조건은, 일예이고, C4F8 유량, 산소 유량의 절대치를 바꾸어도 고주파전력 밀도가 상기의 범위에 있고, 산소 유량의 CF 유량에 대한 비가 0 이상, 0.9 이하, 즉 산소의 탄소에 대한 비로서 나타내면, 0 이상, 0.45 이하라면, 상기의 효과가 얻어진다.
(실시형태 11)
본 실시형태 11은, 상기 실시형태 9, 10에서 설명한 발명을, 반도체 집적회로장치의 배선의 형성방법에 구체적으로 적용한 경우를 설명하는 것이다. 또한, 본 실시형태 11은, 상기 실시형태 1(싱글 대머신법)과 에칭 조건 이외는 동일한 것이므로, 본 실시형태 11의 설명에 있어서는, 상기 실시형태 1과는 다른 개소를 빼내서 설명한다.
우선, 도 17의 스루홀(4b1) 및 도 23의 배선형성용 홈(4a1)의 형성을 위한 에칭조건은, 다음과 같다. 즉, 에칭장치는 상기 실시형태 1과 같이, 평행평판형 협전극 RIE 장치를 이용하고, 처리시의 처리실내의 압력은, 예컨대 4.0Pa 정도, 처리가스는, 예컨대 C4F8/O2/Ar 가스를 이용하며, 그 유량비는, 예컨대 25/10/400sccm 정도, 고주파전력 밀도는, 예컨대 0.6W/㎠ 정도이다.
단, 상기한 유기절연막에 대한 에칭처리시의 조건은, 상기한 것에 한정되는 것은 아니고, 상기 실시형태 9, 10에 기술한 범위내에서 여러가지 변경 가능하다.
이와 같은 본 실시형태 11에 있어서도, 상기 실시형태 5와 같은 효과를 얻는 것이 가능해진다.
(실시형태 12)
본 실시형태 12는, 상기 실시형태 9, 10에서 설명한 발명을, 반도체 집적회 로장치의 배선 형성방법(듀얼 대머신법)에 적용한 경우를 설명하는 것이다. 또한, 본 실시형태 12의 설명에서 이용하는 도 93에서 도 96의 (a)는 도 14의 반도체 집적회로장치의 제조공정중에서의 주요부 평면도, (b)는 (a)의 A-A선의 단면도이다.
도 93은, 상기 실시형태 1의 도 27에서 도 32에서 설명한 공정을 거친 후 본 실시형태 12의 반도체 집적회로장치의 제조공정중에서의 주요부를 나타내고 있다. 이 상태에서 상기 실시형태 1과 같이, 포토레지스트막(3d)을 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21d)을 에칭 제거하여 절연막(5c)을 노출시킨 후, 도 94에 나타내는 바와 같이, 포토레지스트막(3d)을 에칭 마스크로 하여, 그곳에서 노출하는 절연막(5c) 및 유기절연막(2c)을, 절연막(1d)의 상면이 노출할 때까지 플라즈마 드라이 에칭처리에 의해 순차 제거함으로써 홈(4a2)을 형성한다. 이때의 에칭조건은, 다음과 같다. 즉, 에칭장치는, 상기 실시형태 1과 같이, 예컨대 평행평판형 협전극 RIE 장치를 이용하고, 처리시의 처리실내의 압력은, 예컨대 4.0Pa 정도, 처리가스는, 예컨대 C4F8/O2/Ar 가스를 이용하며, 그 유량비는, 예컨대 43/15/400sccm 정도, 고주파전력 밀도는, 예컨대 4.0W/㎠ 정도이다. 이것에 의해, 이 처리 후의 홈(4a2)의 바닥면에는, 서브 트렌치는 형성되지 않고 또는 형성되어도 작아 허용 범위이다. 또, 절연막(1d)을 에칭 스톱퍼로서 기능시킬수 있다.
계속해서, 포토레지스트막(3d)을 마스크로 하고, 또 절연막(1d, 1c)을 에칭 스톱퍼로 하여, 절연막(1d)에서 노출하는 유기절연막(2c) 및 스루홀(4b3)에서 노출되는 층간절연막(17e)을 도 95에 나타내는 바와 같이 플라즈마 드라이 에칭처리에 의해 차례대로 에칭 제거함으로써, 홈(4a2)의 바닥부에서 하방으로 연장되는 스루홀(4b3)을 형성한다. 이때의 에칭조건은, 다음과 같다. 즉, 에칭장치는, 상기 실시형태 1과 같이, 예컨대 평행평판형 협전극 RIE 장치를 이용하고, 처리시의 처리실내의 압력은, 예컨대 4.0Pa 정도, 처리가스는, 예컨대 C4F8/O2/Ar 가스를 이용하며, 그 유량비는, 예컨대 25/10/400sccm 정도, 고주파전력 밀도는, 예컨대 0.6W/㎠ 정도이다. 이것에 의해, 이 처리 후의 홈(4a2) 및 스루홀(4b3)의 바닥면에는, 서브 트렌치는 형성되지 않고 또는 형성되어도 작아 허용 범위이다. 또, 절연막(1c, 1d)을 에칭 스톱퍼로서 기능시킬수 있다. 단, 에칭 선택비가 3 정도의 조건으로 한 경우는, 미리 상기 유기절연막으로 이루어지는 층간절연막(17e)의 두께를, 에칭 스톱퍼로서 기능하는 절연막(1d)의 두께의 3배 이하로 해놓을 필요가 있다. 이 조건을 만족하지 않으면, 층간절연막(17e)에 스루홀(4b3)을 형성하고 있을 때, 절연막(1d)이 소실하여 버리기 때문이다. 또한, 이 처리 후의 홈(4a2) 및 스루홀(4b3)의 바닥면에는 절연막(1d, 1c)이 남겨져 있다.
그 후, 상기 실시형태 1과 같이, 포토레지스트막(3d) 및 반사방지막(21d)을 애싱처리에 의해 제거한 후, 홈(4a2) 및 스루홀(4b3)의 바닥면에서 노출하는 절연막(1d, 1c)을 에칭처리에 의해 도 96에 나타내는 바와 같이 제거함으로써, 홈(4a2) 및 스루홀(4b3)을 완성시킨다. 이 처리 후의 홈(4a2)의 바닥면에서는 층간절연막(17e)의 상면이 노출되고, 스루홀(4b3)의 바닥면에서는 접속부(18PL2)의 상면 일부가 노출한다. 이때의 에칭조건은, 상기 실시형태 1과 동일하여도 된다.
이것 이후는 상기 실시형태 1과 동일한 것이므로 설명을 생략한다. 단, 상기한 유기절연막에 대한 에칭처리시의 조건은, 상기한 것에 한정되는 것은 아니고, 상기 실시형태 9, 10에 기술한 범위내에서 여러가지 변경 가능하다.
이와 같은 본 실시형태 12에 있어서도 상기 실시형태 5와 같은 효과를 얻는 것이 가능해진다.
(실시형태 13)
본 실시형태 13은, 상기 실시형태 9, 10에서 설명한 발명을, 반도체 집적회로장치의 배선 형성방법에 구체적으로 적용한 경우를 설명하는 것으로서, 상기 실시형태 12와는 다른 듀얼 대머신법을 이용한 배선 형성방법을 설명하는 것이다. 또한, 본 실시형태 13은 상기 실시형태 2(듀얼 대머신법)와 에칭조건 이외는 동일하여도 되므로, 본 실시형태 13의 설명에 있어서는 상기 실시형태 2와 다른 개소를 빼내 설명한다.
본 실시형태 13에 있어서는, 도 39의 스루홀(4b3)을, 다음과 같이 형성한다. 우선, 포토레지스트막(3c)을 에칭 마스크로 하여, 그곳에서 노출하는 절연막(5c), 유기절연막(2c)을 플라즈마 드라이 에칭처리에 의해 차례대로 제거한다. 이때의 에칭조건은, 다음과 같다. 즉, 에칭장치는, 상기 실시형태 1과 같이, 예컨대 평행평판형 협전극 RIE 장치를 이용하고, 처리시의 처리실내의 압력은, 예컨대 4.0Pa 정도, 처리가스는, 예컨대 C4F8/O2/Ar 가스를 이용하며, 그 유량비는, 예컨대 25/10/400sccm 정도, 고주파전력 밀도는, 예컨대 0.6W/㎠ 정도이다.
계속해서, 포토레지스트막(3c)을 마스크로 하고, 질화실리콘막 등으로 이루어지는 절연막(1d)을 플라즈마 드라이 에칭처리에 의해 제거한다. 이때의 에칭조건은, 다음과 같다. 즉, 에칭장치는, 통상의 RIE 장치를 이용하고, 처리시의 처리실내의 압력은, 예컨대 6.5Pa 정도, 처리가스는, 예컨대 C4F8/O2/Ar 가스를 이용하며, 그 유량비는, 예컨대 20/20/400sccm 정도, 고주파전력 밀도는, 예컨대 0.6W/㎠ 정도이다.
더 계속해서, 포토레지스트막(3c)을 마스크로 하고, 또 절연막(1c)을 에칭 스톱퍼로 하여 유기절연막 등으로 이루어지는 층간절연막(17e)을 플라즈마 드라이 에칭처리에 의해 제거한다. 이것에 의해, 바닥면에서 절연막(1c)이 노출하는 것과 같은 스루홀(4b3)을 형성한다. 그때의 에칭조건은, 다음과 같다. 즉, 에칭장치는, 상기 실시형태 1과 같이, 예컨대 평행평판형 협전극 RIE 장치를 이용하고, 처리시의 처리실내의 압력은, 예컨대 4.0Pa 정도, 처리가스는, 예컨대 C4F8/O2/Ar 가스를 이용하며, 그 유량비는, 예컨대 43/18/400sccm 정도, 고주파전력 밀도는, 예컨대 4.5W/㎠ 정도이다.
또, 본 실시형태 13에 있어서는, 도 42의 홈(4a2)의 형성을 위한 에칭조건은, 다음과 같다. 즉, 에칭장치는, 상기 실시형태 1과 같이, 예컨대 평행평판형 협전극 RIE 장치를 이용하고, 처리시의 처리실내의 압력은, 예컨대 4.0Pa 정도, 처리가스는, 예컨대 C4F8/O2/Ar 가스를 이용하며, 그 유량비는, 예컨대 45/15/400sccm 정도, 고주파전력 밀도는, 예컨대 4.0W/㎠ 정도이다.
단, 상기한 유기절연막에 대한 에칭조건은, 상기한 것에 한정되는 것은 아니고, 상기 실시형태 9, 10에 상술한 범위내에서 여러가지 변경 가능하다.
이와 같은 본 실시형태 13에 있어서도 상기 실시형태 5, 6과 같은 효과를 얻는 것이 가능해진다.
(실시형태 14)
본 실시형태 14는, 상기 실시형태 9, 10에서 설명한 발명을 반도체 집적회로장치의 배선 형성방법에 적용한 경우를 설명하는 것으로서, 상기 실시형태 12, 13과는 다른 듀얼 대머신법을 이용한 배선 형성방법을 설명하는 것이다. 또한, 본 실시형태 14의 설명에서 이용하는 도 97에서 도 101의 (a)는 도 14의 반도체 집적회로장치의 제조공정중의 주요부 평면도이고, (b)는 (a)의 A-A선의 단면도이다.
도 97은 상기 실시형태3의 도 43에서 도 47에서 설명한 공정을 거친 후의 반도체 집적회로장치의 제조공정중에서의 주요부를 나타내고 있다. 또한, 절연막(22)의 개구부(23)의 형성시의 에칭조건은, 상기 실시형태 3에서 설명한 것과 동일하여도 된다.
이 상태에서 상기 실시형태 3과 같이, 포토레지스트막(3c)을 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21g)을 플라즈마 드라이 에칭처리에 의해 제거하여 절연막(5c)을 노출시킨 후, 포토레지스트막(3c)을 에칭마스크로 하고, 또 절연막(1d)을 에칭 스톱퍼로 하여, 절연막(5c) 및 유기절연막(2c)을 플라즈마 드라이 에칭처리에 의해 차례대로 제거함으로써, 도 98에 나타내는 바와 같이 스루홀(4b3)을 형성한다. 이때의 에칭조건은, 다음과 같다. 즉, 에칭장치는, 상기 실시형태 1과 같이, 예컨대 평행평판형 협전극 RIE 장치를 이용하고, 처리시의 처리실내의 압력은, 예컨대 4.0Pa 정도, 처리가스는, 예컨대 C4F8/O2/Ar 가스를 이용하며, 그 유량비는, 예컨대 43/15/400sccm 정도, 고주파전력 밀도는, 예컨대 4.0W/㎠ 정도이다. 이 처리 후의 스루홀(4b3)의 바닥면에서는 절연막(1d)이 노출되어 있다.
계속해서, 포토레지스트막(3c)을 마스크로 하고, 스루홀(4b3)의 바닥부에서 노출하는 절연막(1d)을 플라즈마 드라이 에칭처리에 의해 도 99에 나타내는 바와 같이 제거함으로써, 스루홀(4b3)의 바닥면에서 층간절연막(17e)의 상면을 노출시킨다. 이 에칭조건은 다음과 같다. 즉, 에칭장치는, 통상의 RIE 장치를 이용하고, 처리시의 처리실내의 압력은, 예컨대 6.5Pa 정도, 처리가스는, 예컨대 C4F8/O2/Ar 가스를 이용하며, 그 유량비는, 예컨대 20/20/400sccm 정도, 고주파전력 밀도는, 예컨대 0.6W/㎠ 정도이다.
그 후, 상기 실시형태 3과 같이, 포토레지스트막(3c) 및 반사방지막(21g)을 애싱처리에 의해 도 100에 나타내는 바와 같이 제거한 후, 남겨진 절연막(22)을 에칭 마스크로 하고, 또 절연막(1c, 1d)을 에칭 스톱퍼로 하여, 개구부(23) 및 스루홀(4b3)의 바닥면에서 노출하는 층간절연막(17f, 17e)을 플라즈마 드라이 에칭처리에 의해 제거한다. 이때의 에칭조건은, 예컨대 상기 도 98의 스루홀(4b3)의 형성시의 에칭조건과 동일하다. 이것에 의해, 도 101에 나타내는 바와 같이, 홈(4a2) 및 스루홀(4b3)을 형성한다. 이 홈(4a2)의 바닥면에서는, 절연막(1d)의 상면이 노출되고, 스루홀(4b3)의 바닥면에서는 절연막(1c)의 상면이 노출된다.
단, 상기 에칭 마스크가 되는 절연막(22)에 대한, 유기절연막으로 이루어지는 상기 절연막(2c)의 에칭 선택비가 3 정도인 조건으로 한 경우는, 상기 절연막(22)의 막 두께에 대해서, 상기 절연막(2c)의 막 두께를 미리 3배 이하로 해놓을 필요가 있다. 또, 상기 홈(4a2)을 형성할 때, 상기 절연막(17e)도 에칭되어, 스루홀(4b3)을 형성하므로, 상기 절연막(17e)의 막 두께도 상기 절연막(22)의 막 두께의 3배 이하로 해놓을 필요가 있다. 이 조건을 만족하지 않으면, 상기 홈(4a2), 상기 스루홀(4b3)을 가공중에, 상기 절연막(22)이 소실되어 버리기 때문이다.
또, 상기 절연막(2c, 17)의 막 두께는, 상기 절연막(1d, 1c)의 막 두께에 의해서도 제한된다. 만일, 절연막(2c)의 막 두께가 절연막(17e)의 막 두께보다도 두꺼운 경우는, 그 차이가 절연막(1c)의 막 두께의 3배 이하일 필요가 있다. 반대로, 절연막(17e)의 막 두께가 절연막(2c)의 막 두께보다도 두꺼운 경우는, 그 차이가 절연막(1d)의 막 두께의 3배 이하일 필요가 있다. 이 조건을 만족하지 않으면, 상기 홈(4a2), 상기 스루홀(4b3)을 가공중에, 상기 절연막(1d, 1)의 어느 쪽인가가 소실되어 버리기 때문이다.
그 후, 홈(4a2) 및 스루홀(4b3)의 바닥면에서 노출하는 절연막(1d, 1c)을 에칭 제거한다. 그 때의 에칭조건은, 상기 실시형태 3과 동일하다.
이것 이후의 제조공정은, 상기 실시형태 3의 도 50에서 설명한 공정 및 상기 실시형태 1의 도 35 및 도 36에서 설명한 공정과 동일한 것이므로 설명을 생략한다. 단, 상기한 유기절연막에 대한 에칭조건은, 상기한 것에 한정되는 것은 아니 고, 상기 실시형태 9, 10에 기술한 범위내에서 여러가지 변경 가능하다.
이와 같은 본 실시형태 14에 있어서도 상기 실시형태 5, 7과 같은 효과를 얻는 것이 가능해진다.
(실시형태 15)
본 실시형태 15는, 상기 실시형태 9, 10에서 설명한 발명을, 반도체 집적회로장치의 배선 형성방법에 적용한 경우를 설명하는 것으로서, 상기 실시형태 14와는 또 다른 듀얼 대머신법을 이용한 배선 형성방법을 설명하는 것이다. 또한, 본 실시형태 15는 상기 실시형태 4(듀얼 대머신법)와 에칭조건 이외는 동일한 것이므로, 본 실시형태 15의 설명에 있어서는 상기 실시형태 4와 다른 개소를 빼내 설명한다.
본 실시형태 15에 있어서는, 도 53의 스루홀(4b3)을 형성하기 위한 에칭조건은, 다음과 같다. 즉, 에칭장치는, 상기 실시형태 1과 같이, 예컨대 평행평판형 협전극 RIE 장치를 이용하고, 처리시의 처리실내의 압력은, 예컨대 4.0Pa 정도, 처리가스는, 예컨대 C4F8/O2/Ar 가스를 이용하며, 그 유량비는, 예컨대 25/10/400sccm 정도, 고주파전력 밀도는, 예컨대 0.6W/㎠ 정도이다.
다음에, 도 56의 홈(4a2)을 형성하기 위한 에친조건은, 다음과 같다. 즉, 에칭장치는, 상기 실시형태 1과 같이, 평행평판형 협전극 RIE 장치를 이용하고, 처리시의 처리실내의 압력은, 예컨대 6.5Pa 정도, 처리가스는, 예컨대 C4F8/O2/Ar 가스를 이용하며, 그 유량비는, 예컨대 45/15/400sccm 정도, 고주파전력 밀도는, 예컨대 4.0W/㎠ 정도이다.
단, 상기한 유기절연막에 대한 에칭조건은, 상기한 것에 한정되는 것은 아니고, 상기 실시형태 9, 10에 상술한 범위내에서 여러가지 변경 가능하다.
이와 같은 본 실시형태 15에 있어서도 상기 실시형태 5, 8과 같은 효과를 얻는 것이 가능해진다.
(실시형태 16)
본 실시형태 16은, 본 발명의 또 다른 기술사상을 설명하는 것으로서, 층간절연막을 구성하는 유기절연막에 홈이나 홀 등과 같은 오목(凹)부를 형성할 때 에칭 스톱퍼로서 이용한 절연막을, 층간절연막을 구성하는 유기절연막보다도 유기량(탄소의 함유량)이 많은 유기절연막에 의해 구성하는 것이다.
본 발명자들은 상기 실시형태 1~15에서 설명한 발명을 검토중에, 동일한 유기절연막에서도, 그것에 함유되는 유기량에 의해 에칭 레이트가 바뀌는 것을 발견하였다.
도 102는, 본 발명자들이 행한 실험결과에 의한 유기량비와 에칭 레이트와의 관계를 나타내고 있다. 이 도 102에서 유기량의 증가에 의해 에칭 레이트가 저하하는 것으로 안다. 이때의 에칭조건은, 다음과 같다. 즉, 에칭장치는, 예컨대 평행평판형 협전극 RIE 장치를 이용하고, 처리시의 처리실내의 압력은, 예컨대 30mTorr 정도, 처리가스는, 예컨대 C4F8/O2/Ar 가스를 이용하며, 그 유량비는, 예컨대 13/15/420sccm 정도, 상부/하부전극 전력은, 예컨대 2200/1400W 정도, 하부전극의 온도는, 예컨대 -20℃ 정도이다. 또한, 유기량비는, (상대적으로 유기량이 많은 유기절연막의 유기함유량)/(상대적으로 유기량이 적은 유기절연막의 유기함유량)으로 나타낸다.
또, 102의 에칭 레이트를 층간절연막을 구성하는 유기절연막에 대한 에칭 선택비로서 나타낸 것이, 도 103의 (a), (b) 및 도 104이다. 도 103의 (a)는 반도체 웨이퍼의 주면상 전면에, 상대적으로 유기량이 많은 유기절연막을 퇴적하고, 그 위에 상대적으로 유기량이 적은 유기절연막을 퇴적한 상태에서 상층에서 에칭처리를 진행한 경우에 있어서, 상대적으로 유기량이 적은 유기절연막에 대한 상대적으로 유기량이 많은 절연막의 에칭 선택비를 측정한 결과이다. 도 103의 (b)는 반도체 웨이퍼의 주면상 전면에, 상대적으로 유기량이 많은 유기절연막을 퇴적하고, 그 위에 상대적으로 유기량이 적은 유기절연막을 퇴적한 상태에서, 상대적으로 유기량이 적은 유기절연막에, 예컨대 평면 치수가 1㎛ 정도의 홈을 에칭처리에 의해 형성한 경우에 있어서, 상대적으로 유기량이 적은 유기절연막에 대한 상대적으로 유기량이 많은 절연막의 에칭 선택비를 측정한 결과이다. 또, 도 104의 (a)는, 상기 도 103의 (a), (b)의 측정 결과를 1개의 그래프내에 나타낸 것이고, (b)는 각 유기량비에서의 유기절연막의 화학 구조예를 모식적으로 나타내고 있다.
이들 도면에서 유기량의 증가에 의해 에칭 선택비가 증가하고 있는 것으로 안다. 특히, 도 103의 (b)와 같이, 미세한 홈의 가공에 있어서는, 유기량의 증가에 의해, 예컨대 층간절연막으로서 사용하는 유기절연막(상대적으로 유기량이 적은 유기절연막)의 유기량의 약 2배의 유기량으로 하는 것으로, 에칭 스톱퍼막에 필요한 에칭 선택비 5가 얻어지고 있다. 즉, 유기량의 증가에 따라 유기절연막을 에칭 스톱퍼로서 사용할 수 있는 것으로 안다. 또한, 여기서 말하는 에칭 선택비는, (상대적으로 유기량이 적은 유기절연막의 에칭 레이트)/(에칭 스톱퍼막의 에칭 레이트)로 나타낼 수 있다.
또, 도 105 및 도 106은, 유기절연막에 홈이나 홀 등과 같은 오목(凹)부를 형성할 때, 에칭 스톱퍼로서 질화실리콘막을 이용한 경우와, 상대적으로 유기량이 많은 유기절연막을 이용한 경우에서, 오목(凹)부의 치수와 에칭 선택비와의 관계를 측정한 결과를 나타내는 그래프이다. 에칭조건은, 도 103 및 도 104에서 설명한 것과 동일하다. 홈의 폭이나 홀의 직경이 작아지게 되면, 상대적으로 유기량이 많은 유기절연막의 쪽이, 질화실리콘막보다도 에칭 선택비가 급격하게 높아지는 것으로 안다.
또, 도 107은, 본 발명자들에 의해 얻어진 각종 절연막의 특성(접착성, 에칭 선택비, 동의 핵산억제능, 유전율)을 정리한 도면이다. 또한, 에칭 선택비는, 상대적으로 유기량이 적은 유기절연막을 층간절연막으로 이용한 경우에서의 그 층간절연막에 대한 각 막의 에칭 선택비이다. 또, 에칭 스톱퍼막은, 본 발명의 기술사상이 상대적으로 유기량이 많은 유기절연막이고, 유전율은 2.5에서 4.0이 얻어졌다. Blok는, 어플라이드 머터리얼스 주식회사의 상품명으로서 유기계의 절연막이다. 본 발명의 기술사상의 새로운 유기절연막에 의하면, 질화실리콘막과 동등한 정도의 에칭 선택비를 확보한 상태 그대로, 유전율을 질화실리콘막의 절반 이하로 하는 것이 가능하다.
본 발명자들의 실험결과에 의하면, 예컨대 에칭 스톱퍼의 유기막의 유기량비를 2배로 한 유기절연막(유기절연막(2배)으로 약칭한다)은, 원래의 유기절연막에 비해 에칭 레이트가 1/3이 된다. 또, 상기와 같이 홈이나 홀에서 실험을 행하면, 마이크로 로딩효과 등에 의해 에칭 레이트는 더 지연되고, 원래의 유기절연막의 1/6이 된다. 이 현상은, 반대로 말하면, 유기절연막(2배)은 원래의 유기절연막에 대해서 에칭 선택비가 6이라고 말할 수 있다. 더구나, 이 유기절연막(2배)의 유전율은, 예컨대 2.7 정도이고, 질화실리콘막의 유전율 7보다도 매우 낮다. 그래서, 이 유기절연막(2배)을 에칭 스톱퍼로 하여 배선층에 개재시키는 것으로 배선층의 종합적인 유전율을 대폭 내릴수 있으므로, 반도체 집적회로장치의 동작속도를 대폭 향상시키는 것이 가능해진다. 물론, 예컨대 유기량을 100% 이상으로 한 유기절연막에 있어서도 같은 효과가 얻어진다.
이와 같이 상대적으로 유기량이 많은 유기절연막이, 상대적으로 유기량이 적은 유기절연막에 대해서 에칭 선택비를 높일 수 있는 이유로서는, 예컨대 다음의 것을 생각할 수 있다. 즉, 도 108의 (a)에 나타내는 바와 같이, 유기량이 많은 유기절연막에 있어서는, 산화실리콘(siO)의 함유량이 적기 때문에, 산화실리콘의 에천트(etchant)인 CF 래디컬의 소비량이 적다. 따라서, CF 래디컬의 퇴적량이 많고, 에칭 레이트가 느리다. 또, 도 108의 (b)에 나타내는 바와 같이, 에칭하지 않으면 안되는 탄소(C)의 밀도가 크고, 에천트의 산소(O) 래디컬이 부족하다. 따라서, 에칭 레이트가 느리다. 이들 이유에 의해, 상대적으로 유기량이 적은 유기절연막에 대해서, 상대적으로 유기량이 많은 유기절연막의 에칭 선택비가 크게 된다.
또, 이와 같은 유기량이 상대적으로 많은 유기절연막은, 층간절연막의 유기절연막 재료로서, 예컨대 SiLK(다우케미컬사의 상품명), 블랙다이아몬드(어플라이드 머터리얼사의 상품명), Blok(어플라이드 머터리얼사의 상품명), BCB(벤조시크로브텐), FLARE(어플라이드 머터리얼사의 상품명) 등을 이용한 경우도 에칭 스톱퍼로서 사용할 수 있다. 또, 유기량이 상대적으로 많은 유기절연막은, 층간절연막을 유기절연막 이외의 절연막, 예컨대 TEOS 가스를 이용한 플라즈마 CVD법 등에 의해 형성된 산화실리콘막 또는 SiOF로 구성한 경우도 에칭 스톱퍼로서 사용할 수 있다. 또, 이 에칭 스톱퍼로서 사용하는 유기절연막에는, 유기실록산계 스톱퍼막, 유기계 스톱퍼막도 포함한다.
다음에, 본 발명의 기술사상을 이용한 반도체 집적회로장치의 구조예를 도 109에서 도 111에 나타낸다. 도 109에서 도 111은, 도 14의 제3층배선(18L3)과 제4층배선(18L4) 부분을 빼내서 나타내고 있다.
도 109에 나타내는 본 실시형태 16에 있어서는, 절연막(1d, 1f)이 층간절연막(17e~17h)에서의 유기절연막보다도 유기량이 많은 유기절연막으로 구성되어 있다. 절연막(1e, 1c)은, 상기 실시형태 1~15와 같이, 예컨대 질화실리콘막으로 이루어진다. 또한, 층간절연막(17e~17h)의 구조(재료, 두께, 기능 및 형성방법 등)는 상기 실시형태 1~15에서 설명한 것과 동일하다.
또, 도 110은, 도 109의 변형예이다. 절연막(1d, 1f)을, 예컨대 질화실리콘막(1d1, 1f1)상에, 상기 층간절연막(17e~17h)에서의 유기절연막보다도 유기량이 많은 유기절연막(1d2, 1f2)을 퇴적하는 것으로 구성한 것이다. 이 경우, 절연막(1d, 1f)중의 질화실리콘막(1d1, 1f1)의 두께를 얇게 할 수 있으므로, 반도체 집적회로장치에서의 배선의 종합적인 유전율을 내릴수 있다.
또한, 도 111은, 도 110의 변형예이다. 절연막(1d, 1f)을, 상기 층간절연막(17e~17h)에서의 유기절연막보다도 유기량이 많은 유기절연막(1d2, 1f2)상에, 예컨대 질화실리콘막(1d1, 1f2)을 퇴적하는 것으로 구성하고, 또 제3층배선(18L3) 및 제4층배선(18L4)하의 질화실리콘막(1d1, 1f1)을 제거한 것이다. 이 경우, 배선하의 질화실리콘막을 제거하고 있으므로, 도 110의 경우보다도 더 반도체 집적회로장치에서의 배선의 종합적인 유전율을 내릴수 있다.
다음에, 본 발명의 기술사상을 반도체 집적회로장치의 제조방법에 적용한 경우에 대해서 설명한다. 상기와 같은 새로운 유기절연막을 에칭 스톱퍼로 이용하는 본 발명의 기술사상은, 상기 실시형태 1~15의 전체에 적용할 수 있다. 이 경우, 도 14의 절연막(1b, 1d, 1f, 1h)을 상대적으로 유기량이 많은 유기절연막으로 구성하면 된다. 그 구체적인 일예를 다음에 기재한다.
본 발명의 기술사상을, 예컨대 상기 실시형태 5의 듀얼 대머신법에 적용한 경우는 다음과 같다. 또한, 여기서는 상기 실시형태 5에서 설명한 것과 다른 개소에 대해서 설명한다.
우선, 도 67 등에 있어서 절연막(1d)은, 상대적으로 유기량이 많은 새로운 유기절연막을 이용하고, 그 두께는 100㎚ 정도이다. 이 절연막(1d)에 대해서 에칭처리를 시행함으로써, 스루홀(4b3)을 형성할 때의 에칭조건은, 다음과 같다. 즉, 에칭장치는, 예컨대 평행평판형 협전극 RIE 장치를 이용하고, 처리시의 처리실내의 압력은, 예컨대 25mTorr 정도, 처리가스는, 예컨대 C4F8/O2/Ar 가스를 이용하며, 그 유량비는, 예컨대 35/20/400sccm 정도, 상부/하부전극 고주파전력은, 예컨대 500/200W 정도, 하부전극의 온도는, 예컨대 -20℃이다.
또, 도 68 및 도 69의 공정을 거친 후, 상기 실시형태 5에서는 홈(4a2)의 바닥의 질화실리콘막으로 이루어지는 절연막(1d)을 제거하고 있었지만, 본 실시형태 16에서는 새로운 유기절연막으로 이루어지는 절연막(1d)을 제거하지 않고, 스루홀(4b3)의 바닥면에 남는 질화실리콘 등으로 이루어지는 절연막(1c)을 에칭 제거한다. 에칭조건은, 상기 실시형태 5와 동일하다. 그 후, 상기 실시형태 1 등과 같이 하여 홈(4a3) 및 스루홀(4b3)내에 도체막을 매립하고, 도 109에 나타낸 배선구조를 형성한다.
또한, 본 발명의 기술사상을, 예컨대 상기 실시형태 6의 듀얼 대머신법에 적용한 경우는, 상기 실시형태 6과 에칭조건 등 모두 동일하다.
이와 같이, 본 실시형태 16에 의하면, 상기 실시형태 1~15에서 얻어진 효과 이외에, 이하의 효과를 얻는 것이 가능해진다.
(1). 에칭 스톱퍼로서 유전율이 낮은 새로운 유기절연막을 이용함으로써, 반도체 집적회로장치의 배선의 종합적인 유전율을 내리는 것이 가능해진다.
(실시형태 17)
또, 상기 실시형태 16에서 설명한 본 발명의 기술사상을, 예컨대 상기 실시형태 7의 듀얼 대머신법에 적용한 경우는 다음과 같다.
도 112는, 상기 실시형태 3의 도 43에서 도 47까지 설명한 공정을 거친 후의 반도체 집적회로장치의 제조공정중에서의 주요부를 나타내고 있다. 또한, 절연막(1d)은, 층간절연막(17e, 17f)에서의 유기절연막보다도 유기량이 많은 유기절연막으로 이루어지고, 그 두께는, 예컨대 100㎚ 정도이다.
이 상태에서 상기 실시형태 3과 같이, 포토레지스트막(3c)을 에칭 마스크로 하여, 그곳에서 노출하는 반사방지막(21g)을 플라즈마 드라이 에칭처리에 의해 도 113에 나타내는 바와 같이 제거하여 절연막(5c)을 노출시킨다. 이때의 에칭조건은, 예컨대 상기 실시형태 1, 3 등과 같아도 되지만, 다음과 같이 하여도 된다. 즉, 에칭장치는, 예컨대 통상의 RIE 장치를 이용하고, 처리시의 처리실내의 압력은, 예컨대 750mTorr 정도, 처리가스는, 예컨대 CHF3/CF4/Ar 가스를 이용하며, 그 유량비는, 예컨대 10/90/950sccm 정도, 고주파전력은, 예컨대 900W 정도, 하부전극의 온도는, 예컨대 10℃이다.
계속해서, 포토레지스트막(3c)을 마스크로 하여, 유기절연막(2c) 및 절연막(1d)을 플라즈마 드라이 에칭처리에 의해 차례대로 제거함으로써, 도 114에 나타내는 바와 같이 스루홀(4b3)을 형성한다. 이 처리 후의 스루홀(4b3)의 바닥면에서는 층간절연막(17e)이 노출되어 있다. 이때의 에칭조건은, 다음과 같다. 즉, 에칭장치는, 상기 실시형태 1과 같이, 예컨대 평행평판형 협전극 RIE 장치를 이용하고, 처리시의 처리실내의 압력은, 예컨대 25mTorr 정도, 처리가스는, 예컨대 C4F8/O2/Ar 가스를 이용하며, 그 유량비는, 예컨대 35/20/400sccm 정도, 고주파전력 밀도는, 예컨대 500/200W 정도, 하부전극 온도는, 예컨대 -20℃이다.
그 후, 상기 실시형태 3과 같이, 포토레지스트막(3c) 및 반사방지막(21g)을 애싱처리에 의해 도 115에 나타내는 바와 같이 제거한 후, 남겨진 절연막(22)을 에칭 마스크로 하여, 개구부(23) 및 스루홀(4b3)의 바닥면에서 노출하는 층간절연막(17f, 17e)을 플라즈마 드라이 에칭처리에 의해 제거한다. 여기서는 유기절연막으로 이루어지는 층간절연막(17e, 17f)의 도중의 깊이까지 홈(4a2) 및 스루홀(4b3)을 형성한다. 이것에 의해, 도 116에 나타내는 바와 같이, 홈(4a2) 및 스루홀(4b3)을 형성한다. 이 홈(4a2)의 바닥면에는, 유기절연막(2c)이 남겨지고, 스루홀(4b3)의 바닥면에는 층간절연막(17e)이 남겨져 있다. 이 남겨져 있는 절연막(2c, 17e)의 두께는, 원래의 절연막(2c, 17e)의 두께의 30% 이하 혹은 20% 이하, 바람직하게는 15% 이하이다. 이때의 에칭조건은, 예컨대 상기 도 114의 스루홀(4b3)의 형성시의 에칭조건과 동일하다.
이어서, 절연막(22)을 에칭 마스크로 하여, 남겨진 층간절연막(17e, 17f)을 플라즈마 드라이 에칭처리에 의해 제거한다. 여기서는 절연막(1c) 및 유기절연막으로 이루어지는 절연막(1d)을 에칭 스톱퍼로 하여, 에칭처리를 시행한다. 이것에 의해, 도 117에 나타내는 바와 같이, 홈(4a2) 및 스루홀(4b3)을 형성한다. 이 홈(4a2)의 바닥면에서는 절연막(1d)이 노출되고, 스루홀(4b3)의 바닥면에서는 절연막(1c)이 노출되어 있다. 이때의 에칭조건은, 다음과 같다. 즉, 에칭장치는, 상기 실시형태 1과 같이, 예컨대 평행평판형 협전극 RIE 장치를 이용하고, 처리시의 처 리실내의 압력은, 예컨대 30mTorr 정도, 처리가스는, 예컨대 C4F8/O2/Ar 가스를 이용하며, 그 유량비는, 예컨대 13/15/420sccm 정도, 고주파전력 밀도는, 예컨대 2200/1400W 정도, 하부전극 온도는, 예컨대 -20℃ 정도이다.
계속해서, 스루홀(4b3)의 바닥면에서 노출하는 절연막(1c)을 상기 실시형태 1, 3과 같이 제거함으로써, 그 바닥면에서 제2층배선(18L2)의 상면 일부를 노출시킨다. 이것 이후의 제조공정은, 상기 실시형태 1의 도 36에서 설명한 공정과 동일한 것이므로 설명을 생략한다. 단, 상기한 유기절연막에 대한 에칭조건은, 상기한 것에 한정되는 것은 아니고, 상기 실시형태 9, 10에 기술한 범위내에서 여러가지 변경 가능하다.
이와 같이 본 실시형태 17에 있어서도 상기 실시형태 5, 7, 16과 같은 효과를 얻는 것이 가능해진다.
이상, 본 발명자들에 의해 이루어진 발명을 실시형태에 의거해서 구체적으로 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러가지 변경 가능한 것은 말할 필요도 없다.
예컨대, 상기 실시형태 5~8, 16, 17에 있어서는, 유기절연막을 에칭할 때의 처리가스를 CxFy/산소/아르곤으로 하였지만, 이것에 한정되는 것은 아니고, 예컨대 그 산소 대신에 NO, NO2 또는 CO를 이용하는 것도 가능하다.
또, 예컨대 상기 실시형태 1~17에 있어서는, 배선이나 접속부를 구성하는 주 도체막의 형성방법을 도금법으로 설명하였지만, 이것에 한정되는 것은 아니고, 여 러가지 변경 가능하며, 예컨대 CVD법 또는 스퍼터링법을 이용하여도 된다. 이 경우는 배리어 도체막상에 시드 도체막을 설치할 필요가 없다. 또, 주 도체막의 재료는, 동(銅)에 한정되는 것은 아니고 여러가지 변경 가능하며, 예컨대 알루미늄, 금 또는 은을 이용하여도 된다. 이 경우는, 주 도체막의 원자가 확산하는 것을 억제하기 위해 질화실리콘 등으로 이루어지는 절연막을 설치하지 않아도 된다.
또, 예컨대 상기 실시형태 1~17에 있어서는, 제1, 제7층배선을 통상의 배선구조로 한 경우에 대해서 설명하였지만, 이것에 한정되는 것은 아니고, 예컨대 제1, 제7층배선을 대머신법 또는 듀얼 대머신법에 의해 형성하여도 된다.
또, 예컨대 상기 실시형태 1~17에 있어서는, 반도체 집적회로 기판으로서 반도체 단체로 이루어지는 반도체 기판을 이용한 경우에 대해서 설명하였지만, 이것에 한정되는 것은 아니고, 예컨대 절연층상에 얇은 반도체층을 설치하게 되는 SOI(Silicon On Insulator) 기판, 반도체 기판상에 에피택셜층을 설치하게 되는 에피택셜 기판을 이용하여도 된다.
이상의 설명에서는 주로 본 발명자들에 의해 이루어진 발명을 그 배경이 된 이용분야인 CMIS 회로를 가지는 반도체 집적회로장치에 적용한 경우에 대해서 설명하였지만, 그것에 한정되는 것은 아니고, 예컨대 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 또는 플래쉬 메모리(EEPROM;Electric Erasable Programmable Read Only Memory) 등과 같은 메모리 회로를 가지는 반도체 집적회로장치, 마이크로 프로세서 등과 같은 논리회로를 가지는 반도체 집적회로장치 혹은 상기 메모리 회로와 논리회로를 동일한 반도체 기판에 설치하고 있는 혼재 형의 반도체 집적회로장치에도 적용할 수 있다.
또, 본 발명의 기술사상은, 반도체 집적회로장치의 제조방법에 적용되는 것에 한정되는 것은 아니고, 예컨대 액정 기판이나 자기 헤드 등과 같은 다른 전자장치(전자회로 장치) 등의 제조방법에도 적용할 수 있다.
본원에 의해 개시되는 발명중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 이하와 같다.
(1). 유기실록산을 주성분으로 하는 절연막에 홈이나 홀 등과 같은 오목(凹)부를 에칭처리에 의해 형성할 때, 그 오목(凹)부의 바닥면 외주에 이상형상(서브 트렌치)이 형성되어 버리는 것을 억제 또는 방지하는 것이 가능해진다.
(2). 유기실록산을 주성분으로 하는 절연막에 홈이나 홀 등과 같은 오목(凹)부를 에칭처리에 의해 형성할 때, 에칭 스톱퍼로서 기능하는 질화실리콘막에 대해서 에칭 선택비를 확보하면서, 또 그 오목(凹)부의 바닥에 이상형상이 발생하는 것을 억제 또는 방지한 상태에서 오목(凹)부를 형성하는 것이 가능해진다.
(3). 상기 (1), (2)에 의해, 반도체 집적회로장치를 구성하는 배선층에서의 불량의 발생율을 저감할 수 있다. 따라서, 반도체 집적회로장치의 신뢰성 및 수율을 향상시키는 것이 가능해진다.
(4). 상기 (1), (2), (3)에 의해, 유기실록산을 주성분으로 하는 절연막에 애스팩트비가 높은 홈이나 홀 등과 같은 오목(凹)부를 형성하는 것이 가능해진다.
(5). 상기 (4)에 의해, 반도체 집적회로장치를 구성하는 배선의 미세화가 가능해지고, 반도체 집적회로장치의 고집적화가 가능해진다.
(6). 유기실록산을 주성분으로 하는 절연막에 홈이나 홀 등과 같은 오목(凹)부를 형성할 때, 에칭 스톱퍼로서 기능하는 질화실리콘막에 대한 에칭 선택비를 높게 할 수 있다. 이 때문에, 오목(凹)부의 형성시에, 그 질화실리콘막의 관통 불량을 억제할 수 있다. 따라서, 에칭 스톱퍼로서 기능시키는 질화실리콘막을 얇게 하는 것이 가능해진다.
(7). 유기실록산을 주성분으로 하는 절연막이라도 함유되는 탄소량에 따라 에칭선택비를 바꿀 수 있다. 따라서, 유전율이 낮은 유기실록산을 주성분으로 하는 절연막을 에칭 스톱퍼로 사용하는 것이 가능해진다.
(8). 상기 (6), (7)에 의해, 반도체 집적회로장치의 배선의 종합적인 유전율을 내릴수 있다. 따라서, 반도체 집적회로장치의 동작속도를 향상시키는 것이 가능해진다.
이상과 같이, 본 발명에 관한 반도체 집적회로장치의 제조방법 및 반도체 집적회로장치 기술은, 특히 유기실록산을 주성분으로 하는 절연막을 이용하는 반도체 집적회로장치의 제조방법 및 반도체 집적회로장치에 적용하여 유효하다.
Claims (46)
- (a) 반도체 집적회로기판의 제1주면상에, 유기실록산을 주성분으로 하는 제1 절연막을 형성하는 공정;(b) 상기 제1 절연막상에, 패터닝된 제1 마스킹층을 형성하는 공정;(c) 상기 제1 마스킹층이 있는 상태에서, 퍼플루오르 카본 가스(perfluorocarbon gas)를 포함하는 에칭가스 및 질소가스를 포함하는 가스 분위기로서, 상기 제1 절연막에 대하여 플라즈마 에칭처리를 시행함으로써, 상기 제1 절연막에 제1 스루홀 형성하는 공정;(d) 상기 공정(c) 후, 상기 제1 절연막에 상기 스루홀 연결하는 홈(溝)을 형성하는 공정;(e) 상기 공정(d) 후, 상기 스루홀 및 상기 홈내에 도전부재를 매립함으로써 매립배선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로 장치의 제조방법.
- 삭제
- 제1 항에 있어서,상기 가스분위기는 산소가스를 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제1 항에 있어서,상기 가스분위기는 산소가스를 실질적으로 포함하지 않는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 삭제
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- 제1항에 있어서,상기 가스 분위기는, 그 가스 분위기중 최대의 가스성분은 아르곤 가스인 반도체 집적회로장치의 제조방법.
- 제3항에 있어서,상기 가스분위기는 그 가스 분위기중 최대의 가스성분은 아르곤 가스인 반도체 집적회로장치의 제조방법.
- 제4항에 있어서,상기 가스분위기는 그 가스 분위기중 최대의 가스성분은 아르곤 가스인 반도체 집적회로장치의 제조방법.
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|---|---|---|---|
| JPJP-P-1999-00178080 | 1999-06-24 | ||
| JP17808099 | 1999-06-24 |
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