JPH0590293A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＮｉＳｉを使ってサリサイド化することによ
り、高温な熱処理が不要となるため、低温プロセスに適
し、かつ接合を浅くできるので微細構造を可能賭する。 【構成】 素子分離領域３を有するシリコン基板１と、
このシリコン基板１の表面にゲート絶縁膜４を介して形
成されたポリシリコンゲート電極５と、このポリシリコ
ンゲート電極５に接した酸化膜６と、この酸化膜６に接
して設けられた側壁７と、ポリシリコンゲート電極５に
対して自己整合的に設けられたソース・ドレイン領域８
とを備え、これらソース・ドレイン領域８およびポリシ
リコンゲート電極５上に遷移８族の金属であるＮｉを用
いてモノシリサイドを形成する。 【効果】 低温プロセスに適しており、浅い接合が可能
なため、微細構造とすることができる。這い上がり現象
が起こらないため、ゲート・ソース間あるいはゲート・
ドレイン間のショート不良が生じない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は接合が浅く、微細構造
の半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】従来のＭＯＳＦＥＴの製造方法を図１
１，１２を用いて説明する。

【０００３】まず、ｎ型基板１０１の表面にｐウエル１
０２及び素子分離領域１０３を形成する（図１１
（ａ））。次に、ゲート電極をパターニングし、ポリシ
リコン１０４の表面に酸化膜１０５を形成する（図１１
（ｂ））。さらに、Ｎ^- 層をイオン注入で形成した後、
窒化膜の側壁１０６をＲＩＥで形成する。この後、Ｎ⁺
層をイオン注入で形成する（図１１（ｃ））。

【０００４】以下、サリサイド工程に入る。

【０００５】希ＨＦ溶液を用い、ゲート電極および高濃
度（Ｎ⁺ ）のソース・ドレイン領域１０７上の酸化膜１
０５を除去する（図１２（ａ））。次に、Ｔｉなどの高
融点金属１０８をスパッタする（図１２（ｂ））。７３
０℃で２０秒間アニールし、ゲート電極１０４上および
ソース・ドレイン領域１０７上のＴｉをシリサイド化さ
せる。Ｈ₂ Ｏ₂ とＨ₂ ＳＯ₄ の混合液で側壁１０６上の
未反応のＴｉを除去する。さらに、組成をＴｉＳｉ
₂ （図中、付番１０９）とするために９００℃の高温で
熱処理を行なう（図１２（ｃ））。

【０００６】この後、層間膜形成工程、コンタクト開
孔、Ａｌ電極配線、Ｐａｄの形成を経てＭＯＳＦＥＴは
完成する。

【０００７】一方、従来の素子分離は主にＬＯＣＯＳ法
に基づき、基板領域の選択的酸化により、素子領域間を
分離していた。このＬＯＣＯＳ法では、酸化に伴う体積
膨脹によって素子領域と素子分離領域の境界に段差が生
じる。このため、その後のゲート電極形成工程、ゲート
側壁形成工程等の、物質堆積及びその異方性エッチング
の一連の工程に於いて、この段差に堆積した物質を完全
にエッチングしてしまうのにかなりのオーバーエッチン
グを必要としている。

【０００８】これに対し、素子の高度集積化に伴い、Ｍ
ＯＳトランジスタでは、ゲート絶縁膜の膜厚は減少し、
ゲート電極形成工程に伴う異方性エッチングに対して、
可能なオーバーエッチングの量は制限され、上記境界段
差の残滓を十分エッチングしようとする要求とあい入れ
なくなってきている。

【０００９】この段差近傍では、ゲート絶縁膜の形成が
不安定で、ゲート電極と基板が短絡し、多くのゲート電
流が流れるなどの不良が発生しやすい。また、この段差
が、後の配線工程までに十分緩和されなければ配線の断
線等の不良も誘発する恐れがある。

【００１０】さらに、近年、素子の寄生抵抗を低減する
ための必須技術であるシリサイデーションの工程に於い
て、ソース・ドレイン領域上の酸化膜などを除去するに
あたり、上記素子分離領域が後退してしまい素子間が短
絡してしまったり、あるいは上記境界領域ではシリサイ
デーションの過程が不安定で、シリサイドが素子分離領
域の下にもぐりこんだり、ポリシリコンゲート電極形成
時にこの境界段差にポリシリコンが残っているときは、
シリサイドが素子分離領域上にはいあがり、素子が密集
している領域では、他の素子領域と短絡してしまうなど
の不良が発生する。

【００１１】

【発明が解決しようとする課題】以上のように、従来は
高融点金属としてＴｉを使用し、ＴｉＳｉ₂ でサリサイ
ド化していた。しかしながら、組成をＴｉＳｉ₂ とする
ためには９００℃以上の高温での熱処理が必要である。
熱処理を低温で行うとシリサイド層が不安定となるた
め、低温プロセスには不向きである。

【００１２】また、ＴｉＳｉ₂ を用いてサリサイド化す
る際には、ソース・ドレイン領域のＳｉがゲート電極の
側壁を這い上がる現象が起こるため、ゲート・ソース間
あるいはゲート・ドレイン間のショート不良が生じやす
くなる。

【００１３】さらに、従来の製造方法では、図１２
（ｃ）から分かるように、側壁下部に酸化膜が形成され
る。この方法をスケーリングされた素子に適用すると、
Ｎ^- 層の寄生抵抗がチャネルの抵抗と比較できるほど大
きくなるため、素子の駆動力の上昇が頭うちになりやす
かった。

【００１４】これを解決するために、側壁幅を狭くする
と、ゲート・ソース間あるいはゲート・ドレイン間のブ
リッジングによるショート不良が生じやすくなる。さら
に、微細になるにつれて、サリサイドトランジスタのド
レインまわりのプロファイルの設計が非常に難しくな
る。側壁を狭くすることにより、ゲート電極の下部に高
濃度領域をオーバーラップさせ、高駆動、高信頼性を得
ることと、ショート不良のないトランジスタを安定に作
ることとを、共に満足させることができなかった。

【００１５】一方、従来の素子分離方法では、素子分離
領域と素子領域の境界に存する段差により、この境界近
傍に堆積した物質を異方性エッチングするのに多大のオ
ーバーエッチングを必要としていた。このオーバーエッ
チングがたりないと、境界部分に不必要な物質が残り不
良の原因となってしまう。

【００１６】本発明は、このような課題を解決するため
になされたものであり、第１の発明のの目的は、ＮｉＳ
ｉを使ってサリサイド化することにより、高温な熱処理
が不要となるため、低温プロセスに適し、かつ接合を浅
くできるので微細構造が可能な半導体装置およびその製
造方法を提供することにある。

【００１７】また、第１の発明の目的には、側壁下部の
ソース・ドレイン領域の一部分もシリサイド化すること
により、ブリッジングによるショート不良が少なく、ホ
ットキャリア信頼性が高く、さらに寄生抵抗が小さい半
導体装置およびその製造方法を提供することもある。

【００１８】さらに、第２の発明の目的は、この境界部
分の段差を緩和するとともに、この部分に発生しやすい
ゲート絶縁膜の不良を補完し、この後のシリサイデーシ
ョン工程に於ける、素子分離領域の後退、シリサイドの
素子分離領域への這い上がりによる短絡、段差による直
上の配線の断線等の不良を抑制することができる。ま
た、多大のオーバーエッチングを不用にすることによ
り、プロセスマージンを拡大することによって高い歩留
を得ることができる半導体装置およびその製造方法を提
供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、素子分離領域を有する半導体基板
と、この半導体基板表面にゲート絶縁膜を介して形成さ
れたポリシリコンゲート電極と、このポリシリコンゲー
ト電極に接した酸化膜と、この酸化膜に接して設けられ
た側壁と、前記ポリシリコンゲート電極に対して自己整
合的に設けられたソース・ドレイン領域とを備え、これ
らソース・ドレイン領域およびポリシリコンゲート電極
上に遷移８族の金属のモノシリサイドを形成した構造と
なっている。

【００２０】また、第２の発明は、素子分離領域を有す
る半導体基板と、この半導体基板表面に堆積させた、少
なくとも表面的に絶縁膜に変質可能な物質あるいは絶縁
膜と、前記物質あるいは絶縁膜の異方性エッチングによ
って素子領域と素子分離領域の境界部に形成され、少な
くとも表面部を絶縁膜に変質させた前記物質あるいは絶
縁膜による側壁とを備えた構造となっている。

【００２１】

【作用】上記構造を実現するため、第１の発明は、素子
分離領域を有する半導体基板上にゲート電極をパターニ
ングし、素子領域に酸化膜を形成し、エッチバック法に
よって前記ゲート電極の側部に絶縁膜の側壁を形成し、
前記酸化膜をシリコン基板表面が露出するまでエッチン
グ除去し、エッチング除去されたシリコン基板のソース
・ドレイン領域および前記ゲート電極上に遷移８族の金
属を形成し、前記遷移８族の金属をモノシリサイド化さ
せ、前記酸化膜上の未反応の遷移８族の金属を除去して
いる。

【００２２】また、第２の発明は、従来の素子分離工程
後に、少なくとも表面的に絶縁膜に変質可能な物質或い
は絶縁膜そのものを、素子領域と素子分離領域の境界部
分に選択的に付着させる。或いは、少なくとも表面的に
絶縁膜に変質可能な物質或いは絶縁膜そのものを、これ
らの堆積後の異方性エッチング過程を通じて境界部分を
含む領域に選択的に残存させ、これを少なくとも表面的
に絶縁膜に変質させるのに必要な工程を行っている。

【００２３】

【実施例】以下、図面を参照しながらこの発明の実施例
を説明する。

【００２４】第１の発明 第１実施例 図１および図２は、第１の発明の第１実施例によるＭＩ
Ｓトランジスタの製造工程を示す断面構造図である。

【００２５】まず、ｎ型単結晶シリコン基板１の表面に
ｐウエル領域２及び素子分離用のフィールド酸化膜３を
形成する（図１（ａ））。

【００２６】次に、シリコン基板１上に例えば５ｎｍの
ゲート絶縁膜４を成長させる。さらに、ポリシリコンを
厚さ３５０ｎｍで全面に堆積した後、ＰＯＣｌ₃ を用い
てポリシリコンに高濃度のリンを拡散する。この後、異
方性エッチングを用いて、ゲート絶縁膜４およびＮ⁺ 化
されたポリシリコン５を加工する。ドライ酸素雰囲気中
８５０℃の条件で、ソース・ドレイン上で約１３ｎｍの
酸化膜６を形成する（図１（ｂ））。このときゲート電
極５上には５００Åの酸化膜６が形成される。

【００２７】次に、ゲート電極５をマスクにＮ型の不純
物例えばＰｈｏｓ（リン）をドーズ量７Ｅ１３，加速電
圧４０ｋｅＶの条件で基板１に打ち込み、ゲートと自己
整合的にＬＤＤＮ^- 層を形成する。その後、シリコン窒
化膜をＬＰＣＶＤ法で１００ｎｍ堆積し、異方性エッチ
ングによってシリコン窒化膜をゲートの側部にのみ残置
させる。これにより、側壁７が形成される（図１
（ｃ））。

【００２８】次に、ゲート電極５および側壁７をマスク
に、例えばＡｓ（ヒソ）をドーズ量３Ｅ１５，加速電圧
５０ｋｅＶの条件でイオン注入し、１０００℃２０″の
ランプ加熱によって活性化したソース・ドレイン領域８
を形成する。この後、例えば１００：３の希ＨＦのエッ
チング液を用いて、ソース・ドレイン領域８およびゲー
ト電極５上で、シリコン基板１、ゲートポリシリコン５
の表面を露出させる（図２（ａ））。

【００２９】さらに、例えばＣＶＤ法により、遷移８族
の金属であるＮｉ（図中、付番９）を例えば２００Å堆
積させる（図２（ｂ））。

【００３０】次に、５８０℃ １分の熱処理を施し、ゲ
ート電極５、およびソース・ドレイン領域８上のＮｉ膜
９をシリコンと反応させて約７００ÅのＮｉＳｉ（図
中、付番１０）を形成する。この後、ＨＣｌ：Ｈ
₂ Ｏ₂ ：Ｈ₂ Ｏ＝１：１：２の混合比の溶液で１５分の
選択エッチングを行い、側壁７上の未反応Ｎｉを除去す
る（図２（ｃ））。

【００３１】同図（ｃ）の後は、ＣＶＤ−ＳｉＯ₂ 膜、
ＢＰＳＧ膜をそれぞれ、２０００Å，９０００Å堆積さ
せ、レジストエッチバック法によって平坦化させる。こ
のとき、高温での熱処理は不要である。最後に、コンタ
クトホールの開孔、Ａｌ配線パターンの形成、４５０℃
フォーミングガスでの熱処理、ｐａｄの開孔など通常の
工程を経て、ＮｉＳｉサリサイドトランジスタは完成す
る。

【００３２】以上のように、第１実施例では高融点金属
としてＮｉを用いて、ＮｉＳｉによるサリサイド化を行
った。ＮｉＳｉによるサリサイド化の際には４００〜７
００℃の低温で熱処理できるため、低温プロセスに適し
ている。また、低温で安定なシリサイド膜が形成できる
ため、不純物の拡散が少なくなり、浅い接合が可能であ
る。これにより、微細構造の半導体装置を製造すること
ができる。

【００３３】ＮｉＳｉは、従来用いられていたＴｉＳｉ
₂ と違い、這い上がり現象が起こらないため、ゲート・
ソース間あるいはゲート・ドレイン間のショート不良は
生じない。さらに、ＮｉＳｉはＴｉＳｉ₂ に比べて膜ス
トレスがほぼ半分であり、ＴｉＳｉ₂ の膜ストレスを
１．２×１０¹⁰（dyn/cm）とすると、ＮｉＳｉのそれは
６×１０⁹ （dyn/cm）である。

【００３４】このＮｉＳｉによるサリサイドトランジス
タのＶＤ−ＩＤ特性を図３に示す。このグラフは、ゲー
ト電圧Ｖｇをパラメータとしたときのドレイン電圧−ド
レイン電流を表している。

【００３５】なお、第１実施例では遷移８族の金属とし
てＮｉを用いたが、これに限らずＣｏを用いても同様に
シリサイド化することができる。但し、このＣｏは、Ｃ
ｏＳｉにシリサイド化する際にＮｉＳｉと同様に低温処
理できるが、５００℃以上になると組成が変わってしま
うという欠点がある。

【００３６】第２実施例 第１実施例では、ＮｉＳｉを用いたサリサイド化の例を
示したが、この例では図２（ｃ）から分かるように側壁
７の下部には酸化膜６が形成されており、シリサイド化
がなされていない。このため、従来と同様にＮ^- 層の寄
生抵抗が大きくなったり、ブリッジングによるショート
不良が生じやすい。これを解決するための製造方法を、
図４を参照しながら説明する。図４に示す製造工程以前
の工程は、図１に示したものと同様であるのでここでは
省略する。

【００３７】ソース・ドレイン領域８を形成した後、例
えば１００：３の希ＨＦのエッチング液を用いて、ソー
ス・ドレイン領域８およびゲート電極５上で、シリコン
基板１とゲートポリシリコンの表面を露出させる。さら
にエッチングを追加し、側壁７の下部に空洞１１を例え
ば４００Åの幅で形成する（図４（ａ））。

【００３８】次に例えばＣＶＤ法により、Ｎｉ（付番
９）を例えば２００Å堆積させる（図４（ｂ））。これ
により、空洞１１内のシリコン上にもＮｉが堆積する。

【００３９】この後、５８０℃ １分の熱処理を施し、
ゲート電極５およびソース・ドレイン領域８上のＮｉを
シリコンと反応させ、約７００ÅのＮｉＳｉ（付番１
０）を形成する。最後に、ＨＣｌ：Ｈ₂ Ｏ₂ ：Ｈ₂ Ｏ＝
１：１：２の混合比の溶液で１５分の選択エッチングを
行い、側壁７上の未反応Ｎｉを除去する（図４
（ｃ））。

【００４０】これ以後の工程は、第１実施例のときと同
様である。

【００４１】このように、側壁７の下部もシリサイド化
することによって寄生抵抗を小さくし、ショート不良を
減少させることができる。

【００４２】ホットキャリア信頼性の面でも、側壁下の
シリサイド層に注入したキャリアは速やかにソース・ド
レイン電極に流れていくため、トラップ起因のデバイス
劣化を従来に比べ抑えることができる。

【００４３】なお、第２実施例では、空洞１１のＮｉＳ
ｉの形成に、選択性のない（通常の）ＣＶＤ法を用いた
が、図５に示すように、ＷＦ₆ を用いたＷ（タングステ
ン、図中付番１２）等の選択ＣＶＤ法を用いてもよい。
この場合には、選択エッチング以降の工程は不要とな
る。

【００４４】また、第２実施例では、ゲート電極５はポ
リシリコン単層であったが、ポリシリコンと高融点金属
との多層膜、例えばタングステンポリサイドであっても
よい。但しこの場合、図４（ｃ）に示すようなゲート電
極５の側面のシリサイド膜１３の形成はなされない。さ
らに、第２実施例ではゲート電極５上もシリサイド化し
たが、ゲート電極５をパターニングする前に十分厚い絶
縁膜を堆積しておき、ゲート電極５上にはシリサイドを
形成しない構成としてもよい。

【００４５】第３実施例 第２実施例ではゲート電極５の側部に酸化膜６を設けて
いる。このため、図４（ａ）で示したように空洞１１を
形成する際に、エッチングが過剰に行われてゲート電極
５までエッチされてしまい、ゲート電極５とＮｉＳｉ膜
１０がショートしてしまう恐れがある。

【００４６】この欠点を解決するため、エッチングが過
剰に行われてもゲート電極５までエッチされず、必ずゲ
ート電極５の手前でエッチングを止めることができる製
造方法を以下に説明する。図６は、この方法によって製
造された半導体装置の断面構造図である。

【００４７】第１実施例と同様にしてゲート電極５を加
工した後、窒化膜１４をＬＰＣＶＤ法で２００Å堆積す
る。

【００４８】次にＲＩＥで、ゲート電極５上およびシリ
コン基板１表面の窒化膜を除去する。次に８５０℃ Ｄ
ｒｙ中で４５分の酸化を行ない、選択的に酸化膜を形成
する。この後の工程は、基本的には図１（ｃ）および図
４（ａ）〜（ｃ）と同様である。

【００４９】ここで、空洞１１の幅は、側壁７の最大幅
をＸ、側壁７のエッヂからゲート電極５方向に測った空
洞１１の幅をＹとすると、０．１≦Ｙ／Ｘ≦０．９の関
係が満たされるようにする。この空洞１１の幅は２回の
窒化膜デポ厚によってのみ決まる。このようなプロセス
で製造すると、ゲート電極５の側部に設けた、うすい窒
化膜１４によってＨＦのエッチングをストップさせるこ
とができ、再現性よく、空洞１１の幅を制御できる。

【００５０】以上の第１〜第３実施例では、Ｎｃｈトラ
ンジスタについて説明したが、この発明はこれに限るこ
となく、もちろん通常のＣＭＯＳ構造であってもかまわ
ない。また、ゲート電極はイオン注入で形成してもよい
し、側壁形成後、ソース・ドレイン表面を酸化する工程
を加えてもよい。さらに、特にＤｕａｌ−Ｇａｔｅ構造
による場合、ボロンの突きぬけを抑制するために、ゲー
ト酸化膜に、窒素を導入する工程を追加してもよいもの
である。

【００５１】第２の発明 第１実施例 図７，８は、第２の発明の第１実施例によるＣ−ＭＯＳ
トランジスタの製造工程を示す断面構造図である。第１
実施例では、ゲート電極の構成物質として、少なくとも
表面的に絶縁膜に変質可能な物質を用いた場合を示す。

【００５２】まず、Ｃ−ＭＯＳトランジスタの素子分離
としては、ｐ型シリコン基板に、リソグラフィーを用い
て、ｎ型及びｐ型不純物を選択的にイオン注入し、ｐ型
ｗｅｌｌ領域２１及びｎ型ｗｅｌｌ領域２１′を形成し
た後、通常のＬＯＣＯＳ法にのっとり選択的に基板を酸
化し、素子分離領域に例えば５０００Å程度の厚いフィ
ールド酸化膜２２を形成する（図７（ａ））。

【００５３】その後、各ｗｅｌｌ領域２１，２１´に、
目途とする素子特性により要求される濃度の不純物を選
択的にイオン注入し、Ｓｉ表面を酸化し、例えば７０Å
程度の薄いゲート絶縁膜２３を形成する。さらにゲート
電極を形成するべくポリシリコンを低圧化学気相成長法
により、例えば２０００Å程度堆積させ、同成長法によ
り酸化膜２４を例えば１０００Å程度堆積差せる。

【００５４】その後、ｐ型ｗｅｌｌ領域２１上にＡｓを
４０keV ，３×１０¹⁵cm^-2程度に選択的にイオン注入
し、ｎ型ｗｅｌｌ領域２１´上に、ＢＦ₂ を３５keV ，
１×１０¹⁵cm^-2程度に選択的にイオン注入して、ｎ⁺ -
ポリシリコン領域２５，ｐ⁺ -ポリシリコン領域２６を
形成する。但し、この工程は、後のソース・ドレイン領
域のイオン注入時に同時に行うこともできる。さらに、
リソグラフィーにより、ゲート電極となるべき領域上に
レジストマスク２７を形成する（図７（ｂ））。

【００５５】これをマスクとして、酸化膜２４を異方性
エッチングにより選択的に除去し、残った酸化膜をマス
クとしてポリシリコンゲート電極２８，２９を異方性エ
ッチングにて形成する。この際、フィールドエッヂ（境
界部分）のポリシリコンをすべて除去せずに、この部分
にポリシリコン３０，３１を残存させる（図７
（ｃ））。

【００５６】フィールドエッヂのポリシリコンを完全に
除去する必要がないため、過度のオーバーエッチングを
する必要もなく、ゲート絶縁膜との選択比が高くなくて
も、安定的にエッチングをゲート絶縁膜までで止めるこ
とができる。

【００５７】次いで、窒化膜を低圧化学気相成長法によ
り例えば１０００Å程度堆積し、ひきつづき異方性エッ
チングすることによりゲート側壁３４，３５を形成す
る。

【００５８】その後、フィールドエッヂに残存するポリ
シリコン３０，３１をアンモニアガス中で例えば１１０
０℃程度に加熱した状態で、高周波を印加し、直接窒化
し、少なくとも表面的には窒化膜３６，３７に変質させ
る。

【００５９】以上の工程までで、本発明の提案するフィ
ールドエッヂ近傍の少なくとも表面的には絶縁膜である
ような物質が構成される。次に、ソース・ドレイン領域
にそれぞれ不純物をイオン注入し、ｎ⁺ 型ソース・ドレ
イン領域３２，ｐ⁺ 型ソース・ドレイン領域３３を形成
する（図８（ａ））。このとき、ゲート電極のイオン注
入をこのソース・ドレインのイオン注入で兼ねることも
できる。この場合、前記のポリシリコン電極は、アンド
ープのままエッチングできる。

【００６０】その後、ソース・ドレイン・ゲート中の不
純物をＲＴＡ法により活性化し、さらに、ゲート電極、
及びソース・ドレイン上の酸化膜をエッチングし、シリ
サイデーション用に例えばＮｉ３８を、３００Å程度ス
パッタする（図８（ｂ））。次いで例えば６００℃、３
０秒程度で熱処理することにより、シリサイデーション
がソース・ドレイン・ゲート上で選択的に進行し、Ｎｉ
Ｓｉ３９，３９′，４０，４０′が形成される。その
後、窒化膜３４〜３７上の未反応のＮｉをＨＣｌとＨ₂
Ｏ₂ の混合液を用いて除去し、サリサイドを達成する
（図８（ｃ））。この後、シリサイドを変質させるよう
な熱処理を避けつつ、配線を形成する。

【００６１】第２実施例 図９，１０は、第２の発明の第２実施例によるＣ−ＭＯ
Ｓトランジスタの製造工程を示す断面構造図である。

【００６２】まず第１実施例と同様に、ｐ型ｗｅｌｌ領
域２１，ｎ型ｗｅｌｌ領域２１′，フィールド酸化膜２
２、及びダミーゲート絶縁膜２３′を形成した後、例え
ば窒化シリコン膜を２０００Å程度、低圧化学気相成長
法により堆積する。次に異方性エッチングにより、Ｓｉ
Ｎ膜をエッチングするが、その際過度のオーバーエッチ
ングをかけることなく、フィールドエッヂにＳｉＮ膜４
１，４１′を選択的に残存させる（図９（ａ））。

【００６３】過度のオーバーエッチングを必要としない
ので、ＳｉＮ膜とダミーゲート絶縁膜２３′との高い選
択比への要求を緩和することができる。

【００６４】以上の工程までで本発明の提案する構造が
得られる。

【００６５】次いで、ゲート電極を形成すべく、ダミー
ゲート絶縁膜をエッチングし、さらに真のゲート絶縁膜
２３を所望の厚さに形成し、その後、ポリシリコンを低
圧化学気相成長法により、例えば２０００Å程度堆積さ
せ、その後、Ａｓを４０keV，３×１０¹⁵cm^-2程度、Ｂ
Ｆ₂ を３５keV ，１×１０¹⁵cm^-2程度選択的にイオン注
入し、ｎ⁺ - ポリシリコンゲート領域２５，ｐ⁺- ポリ
シリコンゲート領域２６を形成する。リソグラフィーに
よりゲート電極となるべき領域上に、レジストマスク２
７を形成する（図９（ｂ））。これをマスクとしてポリ
シリコンを異方性エッチングする。

【００６６】フィールドエッヂの段差が緩和されている
ために、過度のオーバーエッチングを必要とせず、薄い
ゲート絶縁膜のＭＯＳＦＥＴでも安定して製造でき、さ
らにゲート絶縁膜のフィールドエッヂの不良を補完でき
る。

【００６７】このようにして、ゲート電極２８，２９が
形成され、これをマスクとしてセルフアラインでｎ^- 及
びｐ^- ソース・ドレイン領域３２，３３を、イオン注入
により形成する（図９（ｃ））。

【００６８】次いで窒化膜を堆積した後、ひきつづき異
方性エッチングすることにより、ゲート側壁３４，３５
を形成する。さらにソース・ドレイン領域にそれぞれ不
純物をイオン注入し、ｎ⁺ 型ソース・ドレイン領域３
２′，ｐ⁺ 型ソース・ドレイン領域３３′を形成し、Ｒ
ＴＡ法により活性化することでＬＤＤ構造を達成する。

【００６９】その後、ソース・ドレイン上及び、ゲート
電極上の酸化膜をエッチングし、シリサイデーション用
に例えばＮｉ３８を３００Å程度スパッタする（図１０
（ａ））。次いで、例えば６００℃３０秒程度で熱処理
することにより、シリサイデーションがソース・ドレイ
ン・ゲート上で選択的に進行し、ＮｉＳｉ３９，３
９′，４０，４０′が形成され、サリサイドを達成する
（図１０（ｂ））。

【００７０】この後、シリサイドを変質させるような熱
処理を避けつつ、配線を形成する。

【００７１】第１実施例のように、素子分離工程後に、
少なくとも表面的に絶縁膜に変質可能な物質を素子領域
と素子分離領域の境界部分に選択的に構成してやること
により、この部分の段差が緩和され、後の堆積及び異方
性エッチングを含む一連の工程に於いて、この部分から
堆積した物質をエッチングするために必要とするオーバ
ーエッチングの量を低減することができる。さらに段差
が緩和されているために後の配線形成工程に於いて、表
面が平坦化されやすいので、断線等の不良発生が抑制さ
れる。

【００７２】さらに、第１実施例のように、ゲート電極
構成物質が、少なくとも表面的に絶縁膜に変質可能なも
のであれば、ゲート電極形成と同時に境界部分にゲート
構成物質を残存させることができるので、特別に新たな
工程を追加することなく必要な構造を形成することが可
能となる。そのうえゲート構成物質を残存させるため、
従来のゲートエッチングに必要とされた多大のオーバー
エッチングの必要性をも緩和し、よりひろいプロセスマ
ージンで、非常に薄いゲート絶縁膜のＭＯＳＦＥＴでも
安定した製造を行うことができる。

【００７３】また、第２実施例のように、表面的に絶縁
膜に変質可能な物質を構成すれば、ゲート絶縁膜がフィ
ールド境界部分で薄くなり、直上に構成されるゲート電
極と短絡するという不良現象を抑制することができる。
その上、サリサイド工程も必須である。ソース・ドレイ
ン領域上の酸化膜除去の過程で、このフィールド領域が
後退することも防げる。

【００７４】さらに段差が緩和されているために、後の
ゲート電極形成用の異方性エッチングに於いて、この境
界部分から電極物質を除去するに要するオーバーエッチ
ングの量を低減できるので、集積化に伴って薄くなるゲ
ート絶縁膜を残すためにプロセスに要求される高い選択
比への必要性を緩和し、よりひろいプロセスマージンで
安定したゲート電極形成が可能となる。

【００７５】第２の発明によれば、素子高速化に必須の
シリサイデーション工程に於いて、シリサイデーション
がＳｉに接触している表面で選択的に進行するため、少
なくとも表面が絶縁膜である物質でおおわれた境界部分
でシリサイデーションはおこらない。このために、従来
素子分離領域下にもぐりこんだり、あるいは素子分離領
域上にはいあがったり、不安定な振るまいをしていたこ
の部分のシリサイデーションによる不良を回避できる。
境界部分のシリサイデーションは、素子の動作スピード
特性にはほとんど影響がないので、この領域がシリサイ
ド化しないことによる素子特性への悪影響は皆無であ
る。

【００７６】

【発明の効果】以上述べたように第１の発明の半導体装
置およびその製造方法によれば、ＮｉＳｉによるサリサ
イド化を行ったので、低温プロセスに適しており、浅い
接合が可能なため、微細構造の半導体装置を製造するこ
とができる。さらに、這い上がり現象が起こらないた
め、ゲート・ソース間あるいはゲート・ドレイン間のシ
ョート不良が生じない。

【００７７】また、ゲート電極側壁下部の一部分にもシ
リサイド層を形成したことにより、Ｎ^- 層での寄生抵抗
を小さく、ホットキャリア信頼性を高くでき、かつブリ
ッジングによるショート不良を低減できるので、高性能
な半導体装置を製造することができる。

【００７８】また、第２の発明の半導体装置およびその
製造方法によれば、少なくとも表面的に絶縁膜に変質可
能な物質あるいは絶縁膜そのものを、素子領域と素子分
離領域の境界部分に形成したので、この部分の段差が緩
和されるとともに、後の異方性エッチングに於いて過度
のオーバーエッチングを行わずにすむ。これにより、平
坦化も容易となり、ゲート絶縁膜の境界部分の不良やこ
の領域でのシリサイデーションを抑制できる。

【図面の簡単な説明】

【図１】第１の発明におけるサリサイド化の際にＮｉＳ
ｉを用いた製造工程を示す断面構造図である。

【図２】図１に続いて行われる製造工程を示す断面構造
図である。

【図３】第１の発明におけるＮｉＳｉを用いたサリサイ
ドトランジスタの特性を示すグラフである。

【図４】第１の発明におけるゲート電極の側壁下部の一
部分にもシリサイド膜を形成する製造工程を示す断面構
造図である。

【図５】第１の発明における空洞部の形成の際に選択Ｃ
ＶＤ法を用いた半導体装置の断面構造図である。

【図６】第１の発明における側壁下部の空洞幅を制御す
ることができる半導体装置の断面構造図である。

【図７】第２の発明の第１実施例によるＣ−ＭＯＳトラ
ンジスタの製造工程を示した断面構造図である。

【図８】図７に続いて行われるＣ−ＭＯＳトランジスタ
の製造工程を示した断面構造図である。

【図９】第２の発明の第２実施例によるＣ−ＭＯＳトラ
ンジスタの製造工程を示した断面構造図である。

【図１０】図９に続いて行われるＣ−ＭＯＳトランジス
タの製造工程を示した断面構造図である。

【図１１】従来のＴｉＳｉ₂ を用いたＭＯＳＦＥＴの製
造工程を示す断面構造図である。

【図１２】図１１に続いて行われる従来の製造工程を示
す断面構造図である。

【符号の説明】

１ シリコン基板 ２ ｐウエル ３ 素子分離領域 ４ ゲート絶縁膜 ５ ポリシリコン ６ 酸化膜 ７ 側壁 ８ ソース・ドレイン領域 ９ 遷移８族の金属膜 １０ シリサイド膜 １１ 空洞 １２ タングステン膜 １３ ゲート電極側面のシリサイド膜 １４ 窒化膜 ２１ ｐ型ウェル領域 ２１′ ｎ型ウェル領域 ２２ フィールド酸化膜 ２３ ゲート絶縁膜 ２３′ ダミーゲート絶縁膜 ２４ 酸化膜 ２５ ｎ⁺ 型ポリシリコン ２６ ｐ⁺ 型ポリシリコン ２７ レジストマスク ２８ ｎ⁺ 型ポリシリコンゲート電極 ２９ ｐ⁺ 型ポリシリコンゲート電極 ３０，３１ ポリシリコン ３２ ｎ⁺ 型ソース・ドレイン領域 ３２′ ｎ^- 型ソース・ドレイン領域 ３３ ｐ⁺ 型ソース・ドレイン領域 ３３′ ｐ^- 型ソース・ドレイン領域 ３４，３５ 窒化膜ゲート側壁 ３６，３７ 窒化ポリシリコン ３８ Ｎｉ ３９，３９′，４０，４０′ ＮｉＳｉ ４１，４１′ ＳｉＮ

フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/46 Ｓ 7738−4Ｍ 8225−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｘ (72)発明者 小野 瑞城 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝総合研究所内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 素子分離領域を有する半導体基板と、こ
   の半導体基板表面にゲート絶縁膜を介して形成されたポ
   リシリコンゲート電極と、このポリシリコンゲート電極
   に接した酸化膜と、この酸化膜に接して設けられた側壁
   と、前記ポリシリコンゲート電極に対して自己整合的に
   設けられたソース・ドレイン領域とを備え、これらソー
   ス・ドレイン領域およびポリシリコンゲート電極上に遷
   移８族の金属のモノシリサイドを形成したことを特徴と
   する半導体装置。
2. 【請求項２】 素子分離領域を有する半導体基板上にゲ
   ート電極をパターニングする工程と、素子領域に酸化膜
   を形成する工程と、エッチバック法によって前記ゲート
   電極の側部に絶縁膜の側壁を形成する工程と、前記酸化
   膜をシリコン基板表面が露出するまでエッチング除去す
   る工程と、エッチング除去されたシリコン基板のソース
   ・ドレイン領域および前記ゲート電極上に遷移８族の金
   属を形成する工程と、前記遷移８族の金属をモノシリサ
   イド化させる工程と、前記酸化膜上の未反応の遷移８族
   の金属を除去する工程とからなることを特徴とする半導
   体装置の製造方法。
3. 【請求項３】 素子分離領域を有する半導体基板と、こ
   の半導体基板表面に堆積させた、少なくとも表面的に絶
   縁膜に変質可能な物質と、前記物質の異方性エッチング
   によって素子領域と素子分離領域の境界部に形成され、
   少なくとも表面部を絶縁膜に変質させた、前記物質によ
   る側壁とを備えたことを特徴とする半導体装置。
4. 【請求項４】 素子分離領域を有する半導体基板上に、
   少なくとも表面的に絶縁膜に変質可能な物質を堆積する
   工程と、前記物質の異方性エッチングにより、素子領域
   と素子分離領域の境界部に前記物質による側壁を形成す
   る工程と、前記側壁の少なくとも表面部を絶縁膜に変質
   させる工程とからなることを特徴とする半導体装置の製
   造方法。
5. 【請求項５】 素子分離領域を有する半導体基板と、こ
   の半導体基板表面に堆積させた絶縁膜と、前記絶縁膜の
   異方性エッチングによって素子領域と素子分離領域の境
   界部に形成された前記絶縁膜による側壁とを備えたこと
   を特徴とする半導体装置。
6. 【請求項６】 素子分離領域を有する半導体基板上に絶
   縁膜を堆積する工程と、前記絶縁膜の異方性エッチング
   により、素子領域と素子分離領域の境界部に前記絶縁膜
   による側壁を形成する工程とからなることを特徴とする
   半導体装置の製造方法。