JP3408299B2 - 絶縁ゲート型電界効果トランジスタ及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体素子の形成方法
に関する。より詳しくは、絶縁ゲート型電界効果トラン
ジスタ（ＭＯＳＦＥＴ）の形成方法に関する。

【０００２】

【従来の技術】一般に、半導体集積回路には、半導体素
子として絶縁ゲート型電界効果トランジスタが含まれる
ことが多い。現在、普及している半導体集積回路では、
素子の微細化に伴って、ゲート長の変動による閾値電圧
のバラツキ, サブスレショルド特性の劣化によるリーク
電流の増加, パンチスルー等の短チャネル効果によるト
ランジスタ特性の劣化が問題となってきている。

【０００３】この問題を解決するためにはソース, ドレ
イン接合の浅接合化が有効であることが知られている。
そこで、従来より、浅接合化のためにソースドレイン
注入エネルギーの低減ランプ加熱等の急速熱処理を用
いた活性化アニールによる拡散の抑制リセス型積み上
げ拡散層構造トランジスタの形成ポリＳiはりつけソ
ースドレイン拡散層構造の形成局所積み上げソースド
レイン構造の形成等の方法が試みられている。

【０００４】例えば、図８は上記を採用して絶縁ゲート
型電界効果トランジスタを作製する工程を示している。
同図(a)に示すように、Ｓi基板８１の表面に通常工程に
よりゲート絶縁膜８０と、酸化膜マスク８５を持つゲー
ト電極８２とを形成し、この後、酸化膜の堆積及び異方
性エッチバックを行ってゲート電極８２の両側に酸化膜
サイドウォール８３，８３を形成する。次に、この上に
ポリＳi膜８６を堆積し、同図(b)に示すように、フォト
リソグラフィーを行って、ゲート電極８２の両側の活性
領域（ソースドレインを形成すべき領域）にレジストＲ
１，Ｒ１を設ける。同図(c)に示すように、レジストＲ
１，Ｒ１をマスクとしてエッチングを行って＋、上記活
性領域に、はりつけポリＳi膜８６ａ，８６ａを形成す
る。最後に、同図(d)に示すように、基板表面に略垂直
にイオン注入を行い、続いて活性化アニールを行ってソ
ースドレイン拡散層８７，８７′を形成している。

【０００５】また、図９は上記を採用して絶縁ゲート型
電界効果トランジスタを作製する工程を示している。同
図(a)に示すように、Ｓi基板９１上に通常工程によりゲ
ート絶縁膜９０と、ゲート電極９３とを形成し、この
後、酸化を行って、ゲート電極９３の両側の活性領域に
酸化膜９２，９２を形成するとともに、ゲート電極９３
の表面および両側面に、それぞれ酸化膜９５および９
４，９４を形成する。次に、フォトリソグラフィーを行
って、ゲート電極９３の両側の活性領域に、ゲート電極
９３から離間した状態にレジストＲ２，Ｒ２を設ける。
このレジストＲ２，Ｒ２及びゲート電極表面の酸化膜９
５をマスクとして酸化膜９２をエッチングして、ゲート
電極９２の両側に開口部Δ，Δ′を形成する。続いて、
同図(b)に示すように、レジストＲ２，Ｒ２を除去した
後、この上にドープドポリＳｉ（図示せず）を全面に堆
積し、上記ドープドポリＳｉに含まれた不純物を上記開
口部Δ，Δ′を通して熱処理により基板表面に拡散す
る。これにより、ゲート電極９３の両側の基板表面に、
電界緩和のための局所浅接合ソースドレイン拡散層９
６，９６′を形成する。この後、異方性エッチバックを
行って、ゲート電極９３（正確には酸化膜９４，９４）
の両側に、局所浅接合ソースドレイン拡散層９６，９
６′と電気的に接触した局所積み上げ層サイドウォール
９７，９７を形成する。次に、同図(c)に示すように、
ゲート電極９３及び局所積み上げ層サイドウォール９
７，９７をマスクとして、基板表面に略垂直に、上記局
所浅接合ソースドレイン拡散層９６，９６′の深さより
も深く不純物をイオン注入して、上記局所浅接合ソース
ドレイン拡散層９６，９６′の両側に連なるソースドレ
イン拡散層９８，９８′を形成する。最後に、同図(d)
に示すように、熱処理を行って、注入した不純物を活性
化している。

【０００６】

【発明が解決しようとする課題】ところで、単にソース
ドレイン接合の浅接合化を行うと、短チャネル効果を抑
制することはできるが、拡散層抵抗が増大して、素子の
性能が劣化する。さらに、上記〜の方法によるソースド
レイン接合の浅接合化には次のような問題もある。

【０００７】まず、上記の方法は、イオン注入エネルギ
ーで制御できるエネルギーに下限があり、しかも、低エ
ネルギーではチャネリング現象による不純物イオンの広
がりが問題となる。このため、拡散層深さは制限され、
所望の浅接合化を行うことができない。

【０００８】また、上記の方法は、拡散時間の短縮によ
る拡散の抑制には効果があるが、不純物注入にイオン注
入を用いた場合は、上記と同様に、チャネリングの影響
を避けることはできない。このため、拡散層深さは制限
され、所望の浅接合化を行うことができない。

【０００９】また、上記のリセス型積み上げ構造による
浅接合化は、チャネル面よりも上層に拡散層を形成し、
この拡散層のうちチャネル領域に存する部分をリセスエ
ッチングにより除去した後、ポリＳｉを全面に堆積し、
パターニングによりゲート電極を形成するため、チャネ
ル領域及び拡散層部とゲート電極とを自己整合的に形成
することができない。このため、アライメントマージン
による面積の増大、アライメントずれによる特性のバラ
ツキ等が問題となる。また、リセス構造であるがゆえ、
通常プロセスとの相違が大きい。さらに、チャネル部分
のエッチング損傷や活性領域の平坦性の劣化等の問題が
ある。

【００１０】また、上記の方法は、図８に示したよう
に、基板表面よりも上層にはりつけ、ポリＳｉ膜８６
ａ，８６ａを形成し、該ポリＳｉ膜８６ａ，８６ａから
の拡散により基板８１に不純物を導入してソースドレイ
ン拡散層８７，８７′を形成するため、イオン注入によ
り形成する場合と異なり、不純物導入時にチャネリング
の影響を受けず、浅接合化に極めて有効である。さら
に、ゲート電極８２の形成までは通常プロセスであるか
ら、上記の方法と異なり、リセス構造形成に起因する問
題も発生しない。しかし、ゲート形成後に全面に堆積し
たポリＳｉ膜８６を、フォトリソグラフィーを行ってパ
ターニングしているため、ゲート８２を微細化した際、
ソースドレインの分離解像限界及びアライメントずれに
より、はりつけポリＳｉ膜８６ａ，８６ａの形成が困難
になる。しかも、はりつけポリＳｉ膜８６ａ，８６ａと
ゲート８２（及び活性領域）とを自己接合的に形成して
いないため、アライメントずれによる特性のばらつき及
びアライメントマージンの必要性による集積度の劣化等
が問題となる。

【００１１】また、上記の方法は、図９に示したよう
に、基板表面よりも上層からの拡散でチャネル近傍の接
合９６，９６′を形成しているので、上記の方法と同様
に浅接合形成に有効である。しかも、上記の方法と異な
り、ゲート９３に対して自己接合的に局所積み上げ層サ
イドウォール９７，９７を形成しているので、アライメ
ントずれによる特性ばらつきも発生しない。しかし、図
９(b)に示したように局所積み上げ層サイドウォール９
７，９７の厚さ（基板表面に平行な方向の厚さ）を開口
部Δ，Δ′の幅より小さく設定した場合、異方性エッチ
バックによる局所積み上げ層サイドウォール９７，９７
形成時に、開口部Δ，Δ′を通してオーバーエッチによ
りＳｉ基板９１の表面をエッチングしてしまい、エッチ
ング損傷によるリークの発生，接合深さの増大等が問題
となる。また、最悪の場合には、浅接合を完全にエッチ
ングしてしまい、導通不良となる。一方、局所積み上げ
層サイドウォール９７，９７の厚さを開口部Δ，Δ′の
幅より大きく設定した場合、上記開口部Δ，Δ′の幅は
フォトリソグラフィーに伴うアライメントずれ等を考慮
してある程度広く設定されるため、局所積み上げ層サイ
ドウォール９７，９７の厚さを選択する自由度が減少す
る（厚くしなければならない）という問題がある。ま
た、浅接合と電気的に接触した局所積み上げ層サイドウ
ォール９７，９７は素子分離領域上のゲート電極（図示
せず）にも形成される。このため、素子分離領域上のサ
イドウォールを除去してソースドレインの絶縁性を確保
するために、フォトリソグラフィー及びエッチングが別
途必要である。この結果、上記の方法は、開口部Δ，
Δ′形成のためのフォトリソグラフィーと併せて、通常
プロセスに比べて２回のフォトリソグラフィーの増加が
あり、プロセスが複雑化し、コストが増大するという問
題がある。

【００１２】そこで、この発明の目的は、ゲート電極の
両側に局所浅接合ソースドレイン拡散層を持つ電界効果
トランジスタを、通常のＭＯＳＦＥＴプロセスと相違の
少ないプロセスで、工程数の増加を抑えて、自己整合的
に、かつエッチング損傷なく形成でき、しかも、拡散層
抵抗を増大させずに短チャネル効果を抑制でき、浅接合
化に起因する素子の電流駆動力減少を抑制できる半導体
素子の形成方法を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明の絶縁ゲート型電界効果トランジスタは、半
導体基板上に、ゲート絶縁膜を介して設けられたゲート
電極と、前記ゲート電極の両側面に設けられたサイドウ
ォール絶縁膜と、前記サイドウォール絶縁膜とこのサイ
ドウォール絶縁膜の上記ゲート電極と反対の側に存する
絶縁部との間に前記半導体基板の表面を露出させた開口
部を有し、前記絶縁部の端部に重なる態様で前記開口部
を覆う半導体サイドウォールと、前記半導体サイドウォ
ールの下の基板表面にその半導体サイドウォールからの
不純物拡散により形成されたソースドレイン拡散層を有
し、前記ソースドレイン拡散層の上記ゲート電極と反対
の側に連なり、前記絶縁部の下に、より深い接合深さの
ソースドレイン拡散層を有することを特徴としている。

【００１４】

【００１５】また、本発明の絶縁ゲート型電界効果トラ
ンジスタの製造方法は、半導体基板上に、ゲート絶縁膜
を介して設けられたゲート電極を形成する工程と、前記
ゲート電極の両側面にサイドウォール絶縁膜を形成する
工程と、前記サイドウォール絶縁膜とこのサイドウォー
ル絶縁膜の上記ゲート電極と反対の側に存する絶縁部と
の間に半導体基板表面を露出させた開口部を形成する工
程と、半導体膜を堆積し、エッチングすることで、前記
絶縁部の端部に重なる態様で前記開口部を覆うようにゲ
ート電極に半導体サイドウォールを形成する工程と、前
記半導体サイドウォールの下の基板表面にその半導体サ
イドウォールからの不純物拡散によりソースドレイン拡
散層を形成するとともに、ソースドレイン拡散層の上記
ゲート電極と反対の側に連なり、前記絶縁部の下に、よ
り深い接合深さのソースドレイン拡散層を形成する工程
とを順次行うことを特徴としている。

【００１６】また、上記絶縁ゲート型電界効果トランジ
スタの製造方法は、半導体基板上に、ゲート絶縁膜を介
して設けられたゲート電極を形成する工程と、前記ゲー
ト電極の両側面にサイドウォール絶縁膜を形成する工程
と、半導体膜を堆積し、前記 半導体膜をエッチングする
ことで、基板表面上に存する部分を薄厚にし、ゲート電
極の側面に接した部分を厚く残す工程と、酸化または窒
化により、基板表面上に存する部分の半導体膜を絶縁膜
に変化させる一方、ゲート電極の側面部分の半導体膜を
残して、半導体サイドウォールとなす工程と、を含むこ
とを特徴としている。

【００１７】また、本発明の絶縁ゲート型電界効果トラ
ンジスタの製造方法は、半導体基板上に、ゲート絶縁膜
を介して設けられたゲート電極を形成する工程と、前記
ゲート電極の両側面にサイドウォール絶縁膜を形成する
工程と、半導体膜を堆積する工程と、前記半導体膜上に
絶縁膜を堆積し、前記絶縁膜のエッチングを行うことに
よって、前記半導体膜を介してゲート電極の側面を覆う
第２のサイドウォール絶縁膜を形成する工程と、前記第
２のサイドウォール絶縁膜をマスクとした酸化を行っ
て、前記半導体膜の基板表面上に存する部分を絶縁膜に
変化させ、ゲート電極の側面の第１のサイドウオール絶
縁膜と第２のサイドウォール絶縁膜にはさまれた部分の
半導体膜を残すことで、半導体サイドウォールとなす工
程を含むことを特徴としている。

【００１８】また、上記絶縁ゲート型電界効果トランジ
スタの製造方法は、前記半導体サイドウォールを形成す
る工程後、前記半導体サイドウォールをマスクとして、
不純物がマスク内に留まる加速エネルギーでイオン注入
を行なう工程と、 熱処理を行なって半導体サイドウォー
ルに注入された不純物を基板表面に拡散して、ゲート電
極の両側にソースドレイン拡散層を形成することを特徴
としている。

【００１９】また、上記絶縁ゲート型電界効果トランジ
スタの製造方法は、前記半導体サイドウォールをマスク
としてイオン注入する際に、マスクの存しない、マスク
の両側の絶縁膜では、基板表面に達する加速エネルギー
でイオン注入することにより、ソースドレイン拡散層に
連なって、より深い接合深さのソースドレイン拡散層を
形成する工程を含むことを特徴としている。

【００２０】なお、本明細書において、高融点金属層と
はシリコンの融点よりも高い融点を持つ金属層を意味す
る。例えばＴｉである。

【００２１】また、本明細書において、急速熱処理と
は、いわゆるラピッド・サーマル・アニール（ＲＴＡ）
のことであり、電気炉を用いないで急速に行う熱処理を
意味する。例えばランプ加熱による熱処理をいう。

【００２２】

【作用】本発明の絶縁ゲート型電界効果トランジスタの
製造方法は、いずれもソースドレイン拡散層を、基板表
面より上層に形成された半導体サイドウォールすなわち
局所積み上げ層からの拡散により、ゲート電極の両側の
基板表面に不純物を導入して形成する。したがって、イ
オン注入により不純物を導入する場合と異なり、チャネ
リングの影響を受けない。しかも、基板表面より上層か
らの拡散で接合が形成されるので、浅接合化に極めて有
効で、この浅接合化により短チャネル効果（チャネル近
傍の接合深さで規定される）が抑制される。

【００２３】さらに、より深い接合深さのソースドレイ
ン拡散層は、通常の基板表面への注入拡散により形成さ
れるので、浅接合化されず、シート抵抗が増大すること
はない。さらに、半導体サイドウォールが存する領域で
は半導体サイドウォールが拡散層の一部として働くの
で、浅接合化による拡散層の抵抗増大は抑制される。

【００２４】また、イオン注入時に、ゲート電極近傍の
半導体サイドウォールを形成した領域では、半導体サイ
ドウォールの厚みによるオフセットの存在により、不純
物が基板に直接には注入されないので、チャネル近傍の
欠陥発生を抑制され、この欠陥発生に起因する逆短チャ
ネル効果が抑制される。また、ゲート電界により半導体
サイドウォールのゲート電極側の界面にキャリアが蓄積
する結果、相互コンダクタンスが増大する。これらの効
果により、浅接合化に起因する素子の電流駆動力減少が
抑制される。

【００２５】また、ゲート電極形成までは通常の絶縁ゲ
ート型電界効果トランジスタ形成プロセスと同様のプロ
セスであり、また、半導体サイドウォールが開口部全体
を覆うか若しくは半導体サイドウォールの箇所に開口部
を設けていないので、従来のリセス法を用いた場合（の
方法）や局所積み上げの場合（の方法）のようなエッチ
ング損傷等の問題は発生しない。さらに、ソースドレイ
ン拡散層およびそれに連なるより深い接合深さのソース
ドレイン拡散層はフォトリソグラフィを用いたパターニ
ングによらず、ゲート電極と自己接合的に形成されるの
で、従来のリセス法の場合（の方法）や張り付けポリＳ
ｉの場合（の方法）と異なり、アライメントマージンに
よる面積の拡大やアライメントずれによる特性のバラツ
キ等の問題は発生しない。また、通常のＭＯＳＦＥＴプ
ロセスに比べて１回のフォトリソグラフィーの増加でも
って、短チャネル構造の抑制と高電流駆動力化を同時に
実現する絶縁ゲート型電界効果トランジスタを形成でき
る。したがって、従来の局所積み上げの場合（の方法）
に比して工程の簡略化が図れる。

【００２６】また、上記基板に、基板の導電型とは異な
る導電型の不純物をイオン注入する工程において、基板
表面に対して斜め方向から所定の傾角で注入する工程
と、基板表面に対して略垂直方向から注入する工程とを
行う場合には、さらに、下記の効果が得られる。上記基
板表面に対して斜め方向から所定の傾角で注入する工程
では半導体サイドウォールの全体、特に基板表面に近接
した部分に効率良く不純物が注入される。この結果、半
導体サイドウォールが高濃度になって、素子の電流駆動
力が増大する。また、上記基板表面に対して略垂直方向
から注入する工程では、半導体サイドウォールの両側の
活性領域の基板表面に効率良く不純物が注入される。

【００２７】他に、上記活性領域上に上記ゲート電極材
料としての半導体薄膜堆積の後、電極加工工程の前に、
上記ゲート電極の表面上に層間絶縁膜を形成することに
よって、次工程以降に上記層間絶縁膜によってゲート電
極が保護される。

【００２８】また、上記合金層としてシリサイド層が形
成されるので、半導体サイドウォール及び深接合ソース
ドレイン拡散層のシート抵抗が低減され、さらに素子が
高性能化される。しかも、上記基板に、基板の導電型と
は異なる導電型の不純物を注入する工程で、シリサイド
層が基板表面に存在することにより、注入時の飛程が低
減され、かつ、チャネリングが抑制される。この結果、
深接合ソースドレイン拡散層がある程度浅接合化される
とともに、短チャネル効果が抑制される。このとき、上
記深接合ソースドレイン拡散層は、ある程度浅接合化さ
れたとしても、表面がシリサイド化されているので、シ
ート抵抗の増大、寄生抵抗の増大による素子性能の劣化
は発生しない。また、ゲート電極に近接した半導体サイ
ドウォールをシリサイド化することによりゲート電極近
傍までシリサイド層を近接させることができ、直列抵抗
値を減少させることができる。

【００２９】

【実施例】以下、本発明の半導体素子の形成方法を実施
例により詳細に説明する。

【００３０】図１は、本発明の第１の実施例の形成方法
により作製すべき絶縁ゲート型電界効果トランジスタの
断面構造を示している。図１で、Ｐ型単結晶Ｓｉ基板１
の表面は素子分離領域１５によって区画され、素子分離
領域１５，１５で囲まれた領域が活性領域となってい
る。２はゲート絶縁膜、３はゲート電極、４は第１のサ
イドウォール絶縁膜６は保護用絶縁膜、８は半導体サイ
ドウォール、１０，１０′は局所浅接合ソースドレイン
拡散層、１１，１１′は深接合ソースドレイン拡散層を
それぞれ示している。局所浅接合ソースドレイン拡散層
１０，１０′はゲート電極３の両側の活性領域の表面に
設けられている。深接合ソースドレイン拡散層１１，１
１′は、上記局所浅接合ソースドレイン拡散層１０，１
０′のゲート電極３と反対の側に連なり、上記局所浅接
合ソースドレイン拡散層１０，１０′の接合深さよりも
深い接合深さを持っている。

【００３１】図２は、本発明の第１の実施例としてのＮ
チャネル絶縁ゲート型電界効果トランジスタの形成工程
を示している。なお、本発明はＮチャネルにかぎらずＰ
チャネルにも同様に適用可能である。次に、図２にした
がって、上記絶縁ゲート型電界効果型トランジスタの形
成工程を説明する。

【００３２】図２(a)に示すように、まず、Ｐ型Ｓi基板
１上に通常のＭＯＳＦＥＴプロセスによりゲート電極３
形成までの工程を進める。すなわち、Ｓｉ基板１の表面
に、局所酸化法により素子分離領域１５を設けて、素子
分離領域１５の間の領域を活性領域として規定する。上
記活性領域にゲート絶縁膜２を形成した後、上記活性領
域の略中央に、層間絶縁膜１６と図示しないレジストと
をマスクとして、フォトリソグラフィおよびエッチング
により断面略矩形状のゲート電極３を形成する。ゲート
絶縁膜２はゲート電極３と同一パターンにする。層間絶
縁膜１６の材質は例えばＳｉＯ₂とする。この層間絶縁
膜１６を残しておくことにより、次工程以降においてゲ
ート電極３を保護することができる。

【００３３】この後、ＳiＯ₂等の絶縁膜を厚さ１００〜
５００Åの範囲で堆積し、エッチバックにより、ゲート
電極３の両側面にＳｉＯ₂等からなる第１のサイドウォ
ール絶縁膜４，４を形成する。

【００３４】次に、第１のサイドウォール絶縁膜４とは
ウェットエッチング等の等方性エッチングにおいて選択
性のある材質、例えばＳi₃Ｎ₄等を厚さ５００〜１５０
０Åの範囲で堆積し、エッチバックにより、上記第１の
サイドウォール絶縁膜４，４の露出している側面にＳｉ
₃Ｎ₄等からなる第２のサイドウォール絶縁膜５，５を形
成する。

【００３５】次に、スパッタ、常圧ＣＶＤ（化学気相成
長）、オゾンＴＥＯＳ（テトラ・エトキシ・シラン）常
圧ＣＶＤ等の段差被覆性が良くない堆積法を用いて、第
２のサイドウォール絶縁膜５および半導体膜７（同図
(d)）に対してエッチングにおいて選択性のあるＳiＯ₂
等からなる保護用絶縁膜６を堆積する。同図(a)に示す
ように、堆積法に起因して、絶縁膜６のうち平坦面を覆
う部分の厚さよりも段差すなわち第２のサイドウォール
絶縁膜５の側面を覆う部分の厚さが薄い状態となる。絶
縁膜６の厚さは平坦面上で２００〜２０００Åの範囲内
に設定する。

【００３６】次に、図２(b)に示すように、絶縁膜６に
対してウェットエッチング等の等方性エッチングを行っ
て、第２のサイドウォール絶縁膜５の側面を露出させる
一方、絶縁膜６のうちゲート電極３の表面上および基板
表面上に存する部分を若干の厚さで残すようにする。こ
のようにエッチングできるのは、前工程での堆積法に起
因して、絶縁膜６のうち第２のサイドウォール絶縁膜５
の側面を覆う部分の厚さが平坦面を覆う部分厚さよりも
薄い状態となっているからである。

【００３７】次に、図２(c)に示すように、第２のサイ
ドウォール絶縁膜５を第１のサイドウォール絶縁膜４お
よび平坦部に残っている絶縁膜６に対して選択的なリン
酸ボイル等のエッチングにより除去して、第１のサイド
ウォール絶縁膜４の両側に基板表面を露出させる開口部
δ，δを形成する。なお、このとき、開口部δ，δを通
して基板表面がエッチングされることはない。

【００３８】次に、図２(d)に示すように、ＬＰＣＶＤ
等の段差被覆性が良好な堆積法を用いて、半導体膜７を
略均一な厚さで、かつ、開口部δ，δを埋める状態に堆
積する。この例では、半導体膜７の材質は、ＣＶＤ法に
より形成するポリＳi、若しくはエピタキジャル成長に
より形成する単結晶Ｓｉなどとする。半導体膜７の厚さ
は７００〜２０００Åの範囲内とする。

【００３９】次に、フォトリソグラフィーとＲＩＥ等の
エッチングを用いたパターニングにより、素子分離領域
１５上の半導体膜７を除去する。これは、完成状態で、
素子毎にソースドレインの絶縁性を確保するためであ
る。

【００４０】次に、図２(e)に示すように、半導体膜７
に対してＲＩＥ等による異方性エッチバックを行って、
半導体膜７からなり、第１のサイドウォール絶縁膜４，
４に接し、かつ、開口部δ，δを覆う半導体サイドウォ
ール８を形成する。半導体サイドウォール７はゲート電
極３と自己整合的に形成される。ここで、オーバーエッ
チを行ったとしても、半導体サイドウォール８は開口部
δを覆っており、かつ、絶縁膜６はエッチングにおいて
半導体サイドウォール８（半導体膜７）と選択性がある
ことから、エッチングは絶縁膜６でストップされ、活性
領域の基板表面がエッチングされることはない。ゲート
電極３の表面は層間絶縁膜１６で保護される。半導体サ
イドウォール８の垂直方向膜厚はエッチバック量により
調節して１０００〜２０００Åの範囲内とする。

【００４１】次に、基板表面に対して略垂直方向から、
ゲート電極３、第１のサイドウォール絶縁膜４，４およ
び半導体サイドウォール８，８をマスクとして、⁷⁵Ａs⁺
イオンを、加速エネルギー４０keＶ〜２００keＶ, ドー
ズ量５〜５０×１０¹⁴cm^-2の条件で注入する。熱処理に
よりソースドレイン拡散層１０，１０′,１１，１１′
を形成する。加速エネルギーの設定値に応じて、マスク
３，４，４，８，８が存する領域では⁷⁵Ａs⁺イオンはマ
スク内に留まる一方、半導体サイドウォール８，８の両
側の活性領域では⁷⁵Ａs⁺イオンは絶縁膜６を貫通して基
板表面に達する。

【００４２】次に、熱処理を行って、半導体サイドウォ
ールに８，８に注入された⁷⁵Ａsを開口部δ，δを通し
て基板表面に拡散して、ゲート電極３の両側に局所浅接
合ソースドレイン拡散層１０，１０′を形成するととも
に、半導体サイドウォール８，８の両側の基板表面に注
入された⁷⁵Ａsを活性化して、局所浅接合ソースドレイ
ン拡散層１０，１０′のゲート電極３と反対の側に連な
り、局所浅接合ソースドレイン拡散層１０，１０′の接
合深さよりも深い接合深さを持つ深接合ソースドレイン
拡散層１１，１１′を形成する。

【００４３】このように、ゲート電極３近傍の半導体サ
イドウォール８を形成した領域では、基板表面よりも上
層（半導体サイドウォール８）からの拡散により基板表
面に不純物を導入して局所浅接合ソースドレイン拡散層
１０，１０′を形成しているので、通常のイオン注入に
より拡散層を形成する場合と異なり、イオン注入時にチ
ャネリングの影響を受けない。しかも、基板表面の上層
からの拡散により接合を形成しているので、極めて浅い
接合を形成でき、したがって、短チャネル効果を有効に
抑制することができる。

【００４４】また、半導体サイドウォール８，８の両側
の活性領域では、イオン注入時に、絶縁膜６を通して直
接基板に不純物を注入し、熱処理により拡散しているの
で、局所浅接合ソースドレイン拡散層１０，１０′の接
合深さよりも深い接合深さを持つソースドレイン拡散層
１１，１１′を形成できる。これにより、チャネル（ゲ
ート電極３直下）から離れた短チャネル効果に比較的影
響の少ない領域で、接合深さを深くできる。この結果、
シート抵抗を小さくして寄生抵抗の増加を抑制できる。
しかも、半導体サイドウォール８，８を形成した領域で
は半導体サイドウォール８，８が拡散層１０，１０′の
一部として働くので、浅接合化による抵抗増大を抑制す
ることができる。

【００４５】また、イオン注入時に、ゲート電極３近傍
の半導体サイドウォール８を形成した領域では、半導体
サイドウォール８の厚みによるオフセットの存在によ
り、不純物が基板に直接には注入されないので、チャネ
ル近傍の欠陥発生を抑制でき、この欠陥発生に起因する
逆短チャネル効果を抑制することができる。また、ゲー
ト電界により半導体サイドウォールのゲート電極側の界
面にキャリアが蓄積する結果、相互コンダクタンスを増
大させることができる。これらの効果により、浅接合化
に起因する素子の電流駆動力減少を抑制し、素子を高電
流駆動力化することができる。

【００４６】また、ゲート電極３形成までは通常の絶縁
ゲート型電界効果トランジスタ形成プロセスと同様のプ
ロセスであり、また、半導体サイドウォール８，８が開
口部δ，δ′を完全に覆っているので、従来のリセス法
を用いた場合（の方法）や局所積み上げの場合（の方
法）のようなエッチング損傷等の問題は発生しない。さ
らに、局所浅接合ソースドレイン拡散層１０，１０′お
よび深接合ソースドレイン拡散層１１，１１′はフォト
リソグラフィを用いたパターニングによらず、ゲート電
極３と自己接合的に形成されるので、従来のリセス法の
場合（の方法）や張り付けポリＳｉの場合（の方法）と
異なり、アライメントマージンによる面積の拡大やアラ
イメントずれによる特性のバラツキ等の問題は発生しな
い。

【００４７】また、通常のＭＯＳＦＥＴプロセスに比べ
て１回のフォトリソグラフィーの増加でもって、短チャ
ネル構造の抑制と高電流駆動力化を同時に実現するＭＯ
ＳＦＥＴを形成できる。したがって、従来の局所積み上
げの場合（の方法）に比して工程の簡略化が図れる。

【００４８】なお、上記イオン注入の工程で、上記基板
表面に対して略垂直方向からの注入に加えて、上記基板
表面に対して斜め方向から大傾角(３０〜９０度)でイオ
ン注入し熱処理を行っても良い。この斜め方向からのイ
オン注入の加速エネルギーは、不純物のイオン種が³¹Ｐ
⁺の場合４０〜１５０keＶ、不純物のイオン種が⁷⁵Ａs⁺
の場合１５０keＶ〜３００keＶが良い。注入量は１×１
０¹⁴cm^-2〜１×１０¹⁵cm^-2が良い。注入は、総注入量を
等分割（４乃至８分割）し、一分割量注入するごとに、
円周を上記分割と同じ分割した量だけ基板１を回転させ
る注入方式(ステップ注入)で行う。あるいは、一定速度
で基板を回転しつつ注入を行う注入方式(回転注入)で行
う。回転速度は２rps程度とする。このようにした場
合、半導体サイドウォール８の全体、特に基板表面に近
接した部分に効率良く不純物を注入できる。この結果、
半導体サイドウォール８を高濃度にn型化できると共
に、半導体サイドウォール８直下にも比較的高濃度のn
型領域を形成できる。通常のソースドレイン形成ではイ
オン注入時のチャネリングおよび注入損傷による増速拡
散により浅い接合を得ることが困難であるが、この工程
では熱拡散でＳi基板１中に比較的高濃度のｎ型領域を
形成しているので、実効的に浅い接合を得ることができ
る。また、イオン注入時に、ゲート電極３近傍の半導体
サイドウォール８を形成した領域では、半導体サイドウ
ォール８の厚みによるオフセットの存在により、不純物
が基板に直接には注入されないので、チャネル近傍の欠
陥発生を抑制でき、この欠陥発生に起因する逆短チャネ
ル効果を抑制することができる。なお、イオン注入の最
大傾角は、注入装置のファラデーカップ（ドーズ量をカ
ウントする）の構造から６０度程度に制限される場合が
ある。この場合は、上記斜め方向からの注入は最大傾角
６０度に設定する。また、イオン種は上記⁷⁵Ａs⁺と³¹Ｐ
⁺に限らず、¹²²Ｓb⁺でも良い。

【００４９】図３は、本発明の第２の実施例としてのＮ
チャネル絶縁ゲート型電界効果トランジスタの形成工程
を示している。なお、本発明はＮチャネルにかぎらずＰ
チャネルにも同様に適用可能である。次に、図３にした
がって、上記絶縁ゲート型電界効果型トランジスタの形
成工程を説明する。

【００５０】図３(a)に示すように、まず、Ｐ型Ｓi基板
１０１上に通常のＭＯＳＦＥＴプロセスによりゲート電
極１０３形成までの工程を進める。すなわち、Ｓｉ基板
１０１の表面に、局所酸化法により素子分離領域１１５
を設けて、素子分離領域１１５の間の領域を活性領域と
して規定する。上記活性領域にゲート絶縁膜１０２を形
成した後、図示しないレジストをマスクとして、フォト
リソグラフィおよびエッチングにより断面略矩形状のゲ
ート電極１０３(膜厚１０００〜２０００Å)を形成す
る。なお、ゲート絶縁膜１０２はゲート電極１０３と同
一パターンにする。

【００５１】この後、ＣＶＤ法によりＳiＯ₂，Ｓｉ₃Ｎ₄
等の絶縁膜を堆積し、異方性エッチングによりエッチバ
ックを行って、ゲート電極１０３の両側面にＳｉＯ₂，
Ｓｉ₃Ｎ₄等からなる第１のサイドウォール絶縁膜１０
４，１０４（厚さ３００〜１０００Å）を形成する。

【００５２】次に、図３(b)に示すように、ＬＰＣＶＤ
等の段差被覆性が良好な堆積法を用いて、半導体膜１０
７を略均一な厚さに堆積する。この例では、半導体膜１
０７の材質は、ＣＶＤ法により形成するポリＳi、若し
くはエピタキジャル成長により形成する単結晶Ｓｉなど
とする。半導体膜１０７の厚さは５００〜２０００Åの
範囲内とする。

【００５３】次に、フォトリソグラフィーとＲＩＥ等の
エッチングを用いたパターニングにより、素子分離領域
１１５上の半導体膜１０７を除去する。これは、完成状
態で、素子毎にソースドレインの絶縁性を確保するため
である。

【００５４】次に、図３(c)に示すように、半導体膜１
０７に対して異方性エッチングを行って、半導体膜１０
７のうちゲート電極１０３の表面上および活性領域の基
板表面上に存する部分を薄厚（数１００Å程度）にする
一方、半導体膜１０７のうちサイドウォール絶縁膜１０
４，１０４の側面に接した部分を厚く残す。活性領域の
基板表面を露出させないのは、基板表面に損傷を与えな
いためである。

【００５５】次に、図３(d)に示すように、半導体膜１
０７の露出面を数１００Å程度酸化または窒化して、半
導体膜１０７のうちゲート電極１０３の表面上および活
性領域の基板表面上に存する部分を完全に保護用絶縁膜
１０９に変化させる一方、半導体膜１０７のうちサイド
ウォール絶縁膜１０４，１０４の側面に接した部分を若
干の厚さで残して半導体サイドウォール１０８とする。
ここで、後のイオン注入工程のために、上記絶縁膜１０
９をエッチングして膜厚を１００〜３００Å程度として
おく。

【００５６】次に、図３(e)に示すように、ゲート電極
１０３、サイドウォール絶縁膜１０４，１０４および半
導体サイドウォール１０８，１０８をマスクとして、基
板表面に対して斜め方向から大傾角（３０〜９０度）
で、ｎ型不純物をイオン注入する。この斜め方向からの
イオン注入の加速エネルギーは、不純物のイオン種が³¹
Ｐ⁺の場合６０〜１５０keＶ、不純物のイオン種が⁷⁵Ａs
⁺の場合１５０keＶ〜２００keＶが良い。注入量は１×
１０¹⁴cm^-2〜１×１０¹⁵cm^-2が良い。加速エネルギーの
設定値に応じて、マスク１０３，１０４，１０４，１０
８，１０８が存する領域では不純物イオンはマスク内に
留まる一方、半導体サイドウォール１０８，１０８の両
側の活性領域では不純物イオンは絶縁膜１０９を貫通し
て基板表面に達する（図中、このとき不純物が注入され
た領域を１１０，１１０′で示している。）。注入は、
総注入量を等分割（４乃至８分割）し、一分割量注入す
るごとに、円周を上記分割と同じ分割した量だけ基板１
０１を回転させる注入方式(ステップ注入)で行う。ある
いは、一定速度で基板を回転しつつ注入を行う注入方式
(回転注入)で行う。回転速度は２rps程度とする。この
ようにした場合、半導体サイドウォール１０８の全体、
特に基板表面に近接した部分に効率良く不純物を注入で
きる。この結果、半導体サイドウォール１０８を高濃度
にn型化できると共に、半導体サイドウォール１０８直
下にも比較的高濃度のn型領域を形成できる。通常のソ
ースドレイン形成ではイオン注入時のチャネリングおよ
び注入損傷による増速拡散により浅い接合を得ることが
困難であるが、この工程では熱拡散でＳi基板１０１中
に比較的高濃度のｎ型領域を形成しているので、実効的
に浅い接合を得ることができる。また、イオン注入時
に、ゲート電極１０３近傍の半導体サイドウォール１０
８を形成した領域では、半導体サイドウォール１０８の
厚みによるオフセットの存在により、不純物が基板に直
接には注入されないので、チャネル近傍の欠陥発生を抑
制でき、この欠陥発生に起因する逆短チャネル効果を抑
制することができる。なお、イオン注入の最大傾角は、
注入装置のファラデーカップの構造から６０度程度に制
限される場合がある。この場合は、上記斜め方向からの
注入は最大傾角６０度に設定する。また、イオン種は上
記⁷⁵Ａs⁺と³¹Ｐ⁺に限らず、¹²²Ｓb⁺でも良い。

【００５７】続いて、図３(f)に示すように、ゲート電
極１０３、サイドウォール絶縁膜１０４，１０４および
半導体サイドウォール１０８，１０８をマスクとして、
基板表面に対して略垂直方向から、⁷⁵Ａs⁺をイオン注入
する。加速エネルギーは４０〜６０keＶ程度とする。斜
め方向から注入する場合と同様に、加速エネルギーの設
定値に応じて、マスク１０３，１０４，１０４，１０
８，１０８が存する領域では不純物イオンはマスク内に
留まる一方、半導体サイドウォール１０８，１０８の両
側の活性領域では不純物イオンは絶縁膜１０９を貫通し
て基板表面に達する（図中、このとき不純物が注入され
た領域を１１１，１１１′で示している。）。なお、イ
オン種は⁷⁵Ａs⁺に限らず、³¹Ｐ⁺, ¹²²Ｓb⁺でも良い。ま
た、斜め方向からの注入工程よりも垂直方向からの注入
工程を先に行っても良い。

【００５８】最後に、図３(g)に示すように、熱処理を
行って、半導体サイドウォールに１０８，１０８に注入
された⁷⁵Ａs等を基板表面に拡散して、ゲート電極１０
３の両側に局所浅接合ソースドレイン拡散層１１０，１
１０′を形成するとともに、半導体サイドウォール１０
８，１０８の両側の基板表面に注入された⁷⁵Ａsを活性
化して、局所浅接合ソースドレイン拡散層１１０，１１
０′のゲート電極１０３と反対の側に連なり、局所浅接
合ソースドレイン拡散層１１０，１１０′の接合深さよ
りも深い接合深さを持つ深接合ソースドレイン拡散層１
１１，１１１′を形成する。

【００５９】このように、ゲート電極１０３近傍の半導
体サイドウォール１０８を形成した領域では、基板表面
よりも上層（半導体サイドウォール１０８）からの拡散
により基板表面に不純物を導入して局所浅接合ソースド
レイン拡散層１１０，１１０′を形成しているので、通
常のイオン注入により拡散層を形成する場合と異なり、
イオン注入時にチャネリングの影響を受けない。しか
も、基板表面の上層からの拡散により接合を形成してい
るので、極めて浅い接合を形成でき、したがって、短チ
ャネル効果を有効に抑制することができる。

【００６０】また、半導体サイドウォール１０８，１０
８の両側の活性領域では、イオン注入時に、絶縁膜１０
９を通して直接基板に不純物を注入し、熱処理により拡
散しているので、局所浅接合ソースドレイン拡散層１１
０，１１０′の接合深さよりも深い接合深さを持つソー
スドレイン拡散層１１１，１１１′を形成できる。これ
により、チャネル（ゲート電極１０３直下）から離れた
短チャネル効果に比較的影響の少ない領域で、接合深さ
を深くできる。この結果、シート抵抗を小さくして寄生
抵抗の増加を抑制できる。しかも、半導体サイドウォー
ル１０８，１０８を形成した領域では半導体サイドウォ
ール１０８，１０８が拡散層１１０，１１０′の一部と
して働くので、浅接合化による抵抗増大を抑制すること
ができる。

【００６１】また、イオン注入時に、ゲート電極１０３
近傍の半導体サイドウォール１０８を形成した領域で
は、半導体サイドウォール１０８の厚みによるオフセッ
トの存在により、不純物が基板に直接には注入されない
ので、チャネル近傍の欠陥発生を抑制でき、この欠陥発
生に起因する逆短チャネル効果を抑制することができ
る。また、ゲート電界により半導体サイドウォールのゲ
ート電極側の界面にキャリアが蓄積する結果、相互コン
ダクタンスを増大させることができる。これらの効果に
より、浅接合化に起因する素子の電流駆動力減少を抑制
し、素子を高電流駆動力化することができる。

【００６２】また、ゲート電極１０３形成までは通常の
絶縁ゲート型電界効果トランジスタ形成プロセスと同様
のプロセスであり、また、半導体サイドウォール１０８
の箇所に開口部を設けていないので、従来のリセス法を
用いた場合（の方法）や局所積み上げの場合（の方法）
のようなエッチング損傷等の問題は発生しない。さら
に、局所浅接合ソースドレイン拡散層１１０，１１０′
および深接合ソースドレイン拡散層１１１，１１１′は
フォトリソグラフィを用いたパターニングによらず、ゲ
ート電極１０３と自己接合的に形成されるので、従来の
リセス法の場合（の方法）や張り付けポリＳｉの場合
（の方法）と異なり、アライメントマージンによる面積
の拡大やアライメントずれによる特性のバラツキ等の問
題は発生しない。

【００６３】また、通常のＭＯＳＦＥＴプロセスに比べ
て１回のフォトリソグラフィーの増加でもって、短チャ
ネル構造の抑制と高電流駆動力化を同時に実現するＭＯ
ＳＦＥＴを形成できる。したがって、従来の局所積み上
げの場合（の方法）に比して工程の簡略化が図れる。

【００６４】図４は、本発明の第３の実施例としてのＮ
チャネル絶縁ゲート型電界効果トランジスタの形成工程
を示している。なお、本発明はＮチャネルにかぎらずＰ
チャネルにも同様に適用可能である。次に、図４にした
がって、絶縁ゲート型電界効果型トランジスタの形成工
程を説明する。

【００６５】図４(a)に示すように、まず、Ｐ型Ｓi基板
２０１上に通常のＭＯＳＦＥＴプロセスによりゲート電
極２０３形成までの工程を進める。すなわち、Ｓｉ基板
２０１の表面に、局所酸化法により素子分離領域２１５
を設けて、素子分離領域２１５の間の領域を活性領域と
して規定する。上記活性領域にゲート絶縁膜２０２を形
成した後、上記活性領域の略中央に、フォトリソグラフ
ィおよびエッチングにより断面略矩形状のゲート電極２
０３(膜厚１０００〜２０００Å)を形成する。なお、ゲ
ート絶縁膜２０２はゲート電極２０３と同一パターンに
する。

【００６６】この後、ＣＶＤ法によりＳiＯ₂，Ｓｉ₃Ｎ₄
等の絶縁膜を堆積し、異方性エッチングによりエッチバ
ックを行って、ゲート電極２０３の両側面にＳｉＯ₂，
Ｓｉ₃Ｎ₄等からなる第１のサイドウォール絶縁膜２０
４，２０４（厚さ３００〜１０００Å）を形成する。

【００６７】次に、図４(b)に示すように、ＬＰＣＶＤ
等の段差被覆性が良好な堆積法を用いて、半導体膜２０
７を略均一な厚さに堆積する。この例では、半導体膜２
０７の材質は、ＣＶＤ法により形成するポリＳi、若し
くはエピタキジャル成長により形成する単結晶Ｓｉなど
とする。半導体膜２０７の厚さは５００〜１５００Åの
範囲内とする。

【００６８】次に、フォトリソグラフィーとＲＩＥ等の
エッチングを用いたパターニングにより、素子分離領域
２１５上の半導体膜２０７を除去する。これは、完成状
態で、素子毎にソースドレインの絶縁性を確保するため
である。

【００６９】次に、図４(c)に示すように、ＬＰＣＶＤ
等の段差被覆性が良好な堆積法を用いて、Ｓｉ₃Ｎ₄等の
酸化されない性質を持つ絶縁膜２０５を略均一な厚さ
(５００〜１０００Å)に堆積する。

【００７０】次に、図４(d)に示すように、この絶縁膜
２０５に対して異方性エッチングを行って、半導体膜２
０７を介してゲート電極２０３の側面を覆う第２のサイ
ドウォール絶縁膜２０５を形成する。

【００７１】次に、図４(e)に示すように、第２のサイ
ドウォール絶縁膜２０５をマスクとして例えば酸化を行
って、半導体膜２０７のうちゲート電極２０３の表面上
および活性領域の基板表面上に存する部分をＳｉＯ₂か
らなる保護用絶縁膜２０６に変化させる一方、半導体膜
２０７のうち第１のサイドウォール絶縁膜２０４と第２
のサイドウォール絶縁膜２０５とに挟まれた部分２０７
ａを残して半導体サイドウォール２０８とする。ここ
で、後のイオン注入工程のために、上記絶縁膜９をエッ
チングして膜厚を１００Å〜３００Å程度としておく。

【００７２】次に、図４(f)に示すように、ゲート電極
２０３、サイドウォール絶縁膜２０４，２０４および半
導体サイドウォール２０８，２０８をマスクとして、基
板表面に対して斜め方向から大傾角（３０〜９０度）
で、ｎ型不純物をイオン注入する。この斜め方向からの
イオン注入の加速エネルギーは、不純物のイオン種が³¹
Ｐ⁺の場合６０〜１５０keＶ、不純物のイオン種が⁷⁵Ａs
⁺の場合１５０keＶ〜２００keＶが良い。注入量は１×
１０¹⁴cm^-2〜１×１０¹⁵cm^-2が良い。加速エネルギーの
設定値に応じて、マスク２０３，２０４，２０４，２０
８，２０８が存する領域では不純物イオンはマスク内に
留まる一方、半導体サイドウォール２０８，２０８の両
側の活性領域では不純物イオンは絶縁膜２０６を貫通し
て基板表面に達する（図中、このとき不純物が注入され
た領域を２１０，２１０′で示している。）。注入は、
総注入量を等分割（４乃至８分割）し、一分割量注入す
るごとに、円周を上記分割と同じ分割した量だけ基板２
０１を回転させる注入方式(ステップ注入)で行う。ある
いは、一定速度で基板を回転しつつ注入を行う注入方式
(回転注入)で行う。回転速度は２rps程度とする。この
ようにした場合、半導体サイドウォール２０８の全体、
特に基板表面に近接した部分に効率良く不純物を注入で
きる。この結果、半導体サイドウォール２０８を高濃度
にn型化できると共に、半導体サイドウォール２０８直
下にも比較的高濃度のn型領域を形成できる。通常のソ
ースドレイン形成ではイオン注入時のチャネリングおよ
び注入損傷による増速拡散により浅い接合を得ることが
困難であるが、この工程では熱拡散でＳi基板２０１中
に比較的高濃度のｎ型領域を形成しているので、実効的
に浅い接合を得ることができる。また、イオン注入時
に、ゲート電極２０３近傍の半導体サイドウォール２０
８を形成した領域では、半導体サイドウォール２０８の
厚みによるオフセットの存在により、不純物が基板に直
接には注入されないので、チャネル近傍の欠陥発生を抑
制でき、この欠陥発生に起因する逆短チャネル効果を抑
制することができる。なお、イオン注入の最大傾角は、
注入装置のファラデーカップの構造から６０度程度に制
限される場合がある。この場合は、上記斜め方向からの
注入は最大傾角６０度に設定する。また、イオン種は上
記⁷⁵Ａsと³¹Ｐ⁺に限らず、¹²²Ｓb⁺でも良い。

【００７３】続いて、図４(g)に示すように、ゲート電
極２０３、サイドウォール絶縁膜２０４，２０４および
半導体サイドウォール２０８，２０８をマスクとして、
基板表面に対して略垂直方向から、⁷⁵Ａs⁺をイオン注入
する。加速エネルギーは４０〜２００keＶ程度とする。
斜め方向から注入する場合と同様に、加速エネルギーの
設定値に応じて、マスク２０３，２０４，２０４，２０
８，２０８が存する領域では不純物イオンはマスク内に
留まる一方、半導体サイドウォール２０８，２０８の両
側の活性領域では不純物イオンは絶縁膜２０６を貫通し
て基板表面に達する（図中、このとき不純物が注入され
た領域を２１１，２１１′で示している。）。なお、イ
オン種は⁷⁵Ａs⁺に限らず、³¹Ｐ⁺, ¹²²Ｓb⁺でも良い。ま
た、斜め方向からの注入工程よりも垂直方向からの注入
工程を先に行っても良い。

【００７４】最後に、図４(h)に示すように、熱処理を
行って、半導体サイドウォールに２０８，２０８に注入
された⁷⁵Ａs等を基板表面に拡散して、ゲート電極２０
３の両側に局所浅接合ソースドレイン拡散層２１０，２
１０′を形成するとともに、半導体サイドウォール２０
８，２０８の両側の基板表面に注入された⁷⁵Ａsを活性
化して、局所浅接合ソースドレイン拡散層２１０，２１
０′のゲート電極２０３と反対の側に連なり、局所浅接
合ソースドレイン拡散層２１０，２１０′の接合深さよ
りも深い接合深さを持つ深接合ソースドレイン拡散層２
１１，２１１′を形成する。

【００７５】このように、ゲート電極２０３近傍の半導
体サイドウォール２０８を形成した領域では、基板表面
よりも上層（半導体サイドウォール２０８）からの拡散
により基板表面に不純物を導入して局所浅接合ソースド
レイン拡散層２１０，２１０′を形成しているので、通
常のイオン注入により拡散層を形成する場合と異なり、
イオン注入時にチャネリングの影響を受けない。しか
も、基板表面の上層からの拡散により接合を形成してい
るので、極めて浅い接合を形成でき、したがって、短チ
ャネル効果を有効に抑制することができる。

【００７６】また、半導体サイドウォール２０８，２０
８の両側の活性領域では、イオン注入時に、絶縁膜２０
６を通して直接基板に不純物を注入し、熱処理により拡
散しているので、局所浅接合ソースドレイン拡散層２１
０，２１０′の接合深さよりも深い接合深さを持つソー
スドレイン拡散層２１１，２１１′を形成できる。これ
により、チャネル（ゲート電極２０３直下）から離れた
短チャネル効果に比較的影響の少ない領域で、接合深さ
を深くできる。この結果、シート抵抗を小さくして寄生
抵抗の増加を抑制できる。しかも、半導体サイドウォー
ル２０８，２０８を形成した領域では半導体サイドウォ
ール２０８，２０８が拡散層２１０，２１０′の一部と
して働くので、浅接合化による抵抗増大を抑制すること
ができる。

【００７７】また、イオン注入時に、ゲート電極２０３
近傍の半導体サイドウォール２０８を形成した領域で
は、半導体サイドウォール２０８の厚みによるオフセッ
トの存在により、不純物が基板に直接には注入されない
ので、チャネル近傍の欠陥発生を抑制でき、この欠陥発
生に起因する逆短チャネル効果を抑制することができ
る。また、ゲート電界により半導体サイドウォールのゲ
ート電極側の界面にキャリアが蓄積する結果、相互コン
ダクタンスを増大させることができる。これらの効果に
より、浅接合化に起因する素子の電流駆動力減少を抑制
し、素子を高電流駆動力化することができる。

【００７８】また、ゲート電極２０３形成までは通常の
絶縁ゲート型電界効果トランジスタ形成プロセスと同様
のプロセスであり、また、半導体サイドウォール２０８
の箇所に開口部を設けていないので、従来のリセス法を
用いた場合（の方法）や局所積み上げの場合（の方法）
のようなエッチング損傷等の問題は発生しない。さら
に、局所浅接合ソースドレイン拡散層２１０，２１０′
および深接合ソースドレイン拡散層２１１，２１１′は
フォトリソグラフィを用いたパターニングによらず、ゲ
ート電極２０３と自己接合的に形成されるので、従来の
リセス法の場合（の方法）や張り付けポリＳｉの場合
（の方法）と異なり、アライメントマージンによる面積
の拡大やアライメントずれによる特性のバラツキ等の問
題は発生しない。

【００７９】また、通常のＭＯＳＦＥＴプロセスに比べ
て１回のフォトリソグラフィーの増加でもって、短チャ
ネル構造の抑制と高電流駆動力化を同時に実現するＭＯ
ＳＦＥＴを形成できる。したがって、従来の局所積み上
げの場合（の方法）に比して工程の簡略化が図れる。

【００８０】図５は、本発明の第４の実施例としてのＮ
チャネル絶縁ゲート型電界効果トランジスタの形成工程
を示している。なお、本発明はＮチャネルにかぎらずＰ
チャネルにも同様に適用可能である。次に、図５にした
がって、上記絶縁ゲート型電界効果型トランジスタの形
成工程を説明する。

【００８１】図５(a)に示すように、まず、Ｐ型Ｓi基板
３０１上に通常のＭＯＳＦＥＴプロセスによりゲート電
極３０３形成までの工程を進める。すなわち、Ｓｉ基板
３０１の表面に、局所酸化法により素子分離領域３１５
を設けて、素子分離領域３１５の間の領域を活性領域と
して規定する。上記活性領域にゲート絶縁膜３０２を形
成した後、上記活性領域の略中央に、層間絶縁膜３０５
(膜厚５００〜１５００Å)と図示しないレジストとをマ
スクとして、フォトリソグラフィおよびエッチングによ
り断面略矩形状のゲート電極３０３(膜厚１０００〜２
０００Å)を形成する。層間絶縁膜３０５の材質は例え
ばＳｉＯ₂とする。この層間絶縁膜３０５を残しておく
ことにより、次工程以降においてゲート電極３０３を保
護することができる。

【００８２】この後、ＳiＯ₂，Ｓｉ₃Ｎ₄等の絶縁膜を厚
さ１００〜５００Åの範囲で堆積し、エッチバックによ
り、ゲート電極３０３の両側面にＳｉＯ₂，Ｓｉ₃Ｎ₄等
からなる第１のサイドウォール絶縁膜３０４，３０４
（厚さ３００〜１０００Å）を形成する。

【００８３】次に、図５(b)に示すように、ＬＰＣＶＤ
等の段差被覆性が良好な堆積法を用いて、半導体膜３０
７を略均一な厚さに堆積する。この例では、半導体膜３
０７の材質は、ＣＶＤ法により形成するポリＳiとす
る。なお、エピタキシャル成長により形成する単結晶Ｓ
ｉとしても良い。半導体膜３０７の厚さは５００〜２０
００Åの範囲内とする。

【００８４】次に、図５(c)に示すように、半導体膜３
０７に対して異方性エッチングを行って、半導体膜３０
７のうちゲート電極３０３の表面上および活性領域の基
板表面上に存する部分を薄厚（数１００Å程度）にする
一方、半導体膜３０７のうちサイドウォール絶縁膜３０
４，３０４の側面に接した部分を厚く残す。活性領域の
基板表面を露出させないのは、基板表面に損傷を与えな
いためである。

【００８５】次に、図５(d)に示すように、フォトリソ
グラフィーとＲＩＥ等のエッチングを用いたパターニン
グにより、素子分離領域３１５上の半導体膜３０７を除
去する。これは、完成状態で、素子毎にソースドレイン
の絶縁性を確保するためである。

【００８６】次に、図５(e)に示すように、半導体膜３
０７の露出面を数１００Å程度酸化または窒化して、半
導体膜３０７のうちゲート電極３０３の表面上および活
性領域の基板表面上に存する部分を完全に保護用絶縁膜
３０９に変化させる一方、半導体膜３０７のうちサイド
ウォール絶縁膜３０４，３０４の側面に接した部分３０
７ａを若干の厚さで残して半導体サイドウォール３０８
とする。

【００８７】次に、図５(f)に示すように、上記酸化ま
たは窒化によって形成された絶縁膜３０９をウェットエ
ッチング等の等方性エッチングによって除去して、半導
体サイドウォール３０８，３０８の側面および活性領域
の基板表面を露出させ、続いて、Ｔi等の高融点金属膜
３１２を厚さ２００〜１０００Åの範囲内で堆積する。

【００８８】次に、図５(g)に示すように、第１の急速
熱処理(ＲＴＡ)として温度５７５℃〜６２５℃で窒素雰
囲気のもとで時間１５〜３０秒のランプ加熱を行って、
ポリＳiからなる半導体サイドウォール３０８の側面お
よび活性領域の基板表面に、高融点金属膜３１２との間
の合金層としてシリサイド層３１３を形成する。熱処理
がＲＴＡであることに起因して、シリサイド層３１３の
結晶構造は準安定な状態となる。

【００８９】次に、図５(h)に示すように、ゲート電極
３０３、サイドウォール絶縁膜３０４，３０４および半
導体サイドウォール３０８，３０８をマスクとして、基
板表面に対して斜め方向から大傾角（３０〜９０度）
で、ｎ型不純物をイオン注入する。この斜め方向からの
イオン注入の加速エネルギーは、不純物のイオン種が³¹
Ｐ⁺の場合４０〜２００keＶ、不純物のイオン種が⁷⁵Ａs
⁺の場合６０keＶ〜４００keＶが良い。注入量は１×１
０¹⁴cm^-2〜１×１０¹⁵cm^-2が良い。加速エネルギーの設
定値に応じて、マスク３０３，３０４，３０４，３０
８，３０８が存する領域では不純物イオンはマスク内に
留まる一方、半導体サイドウォール３０８，３０８の両
側の活性領域では不純物イオンは未反応の高融点金属膜
３１２とシリサイド層３１３とをを貫通して基板表面に
達する（図中、このとき不純物が注入された領域を３１
０，３１０′で示している。）。注入は、総注入量を等
分割（４乃至８分割）し、一分割量注入するごとに、円
周を上記分割と同じ分割した量だけ基板３０１を回転さ
せる注入方式(ステップ注入)で行う。あるいは、一定速
度で基板を回転しつつ注入を行う注入方式(回転注入)で
行う。回転速度は２rps程度とする。このようにした場
合、半導体サイドウォール３０８の全体、特に基板表面
に近接した部分に効率良く不純物を注入できる。この結
果、半導体サイドウォール３０８を高濃度にn型化でき
ると共に、半導体サイドウォール３０８直下にも比較的
高濃度のn型領域を形成できる。通常のソースドレイン
形成ではイオン注入時のチャネリングおよび注入損傷に
よる増速拡散により浅い接合を得ることが困難である
が、この工程では熱拡散でＳi基板３０１中に比較的高
濃度のｎ型領域を形成しているので、実効的に浅い接合
を得ることができる。また、イオン注入時に、ゲート電
極３０３近傍の半導体サイドウォール３０８を形成した
領域では、半導体サイドウォール３０８の厚みによるオ
フセットの存在により、不純物が基板に直接には注入さ
れないので、チャネル近傍の欠陥発生を抑制でき、この
欠陥発生に起因する逆短チャネル効果を抑制することが
できる。なお、イオン注入の最大傾角は、注入装置のフ
ァラデーカップの構造から６０度程度に制限される場合
がある。この場合は、上記斜め方向からの注入は最大傾
角６０度に設定する。また、イオン種は上記⁷⁵Ａs⁺と³¹
Ｐ⁺に限らず、¹²²Ｓb⁺でも良い。

【００９０】続いて、図５(i)に示すように、ゲート電
極３０３、サイドウォール絶縁膜３０４，３０４および
半導体サイドウォール３０８，３０８をマスクとして、
基板表面に対して略垂直方向から、⁷⁵Ａs⁺をイオン注入
する。加速エネルギーは５０〜２００keＶ程度とする。
斜め方向から注入する場合と同様に、加速エネルギーの
設定値に応じて、マスク３０３，３０４，３０４，３０
８，３０８が存する領域では不純物イオンはマスク内に
留まる一方、半導体サイドウォール３０８，３０８の両
側の活性領域では不純物イオンは未反応の高融点金属膜
３１２とシリサイド層３１３とを貫通して基板表面に達
する（図中、このとき不純物が注入された領域を３１
１，３１１′で示している。）。なお、イオン種は⁷⁵Ａ
s⁺に限らず、³¹Ｐ⁺, ¹²²Ｓb⁺でも良い。また、斜め方向
からの注入工程よりも垂直方向からの注入工程を先に行
っても良い。

【００９１】次に、図５(j)に示すように、硫酸ボイル
等のウェットエッチング等を行って、基板３０１上に残
っている未反応の高融点金属膜３１２を除去する。

【００９２】最後に、第２の急速熱処理(ＲＴＡ)として
窒素雰囲気のもとで温度８００℃〜９００℃，時間１５
秒〜３０秒あるいは温度１０００℃〜１０５０℃，時間
１０秒〜２０秒のランプ加熱を行って、シリサイド化層
３１３を安定な結晶構造に変化させる。なお、ＲＴＡの
条件を温度８００℃〜９００℃，時間１５秒〜３０秒と
した場合はさらに熱処理を行う。同時に、このような熱
処理により、図６(j)に示すように、半導体サイドウォ
ールに３０８，３０８に注入された⁷⁵Ａs等を基板表面
に拡散して、ゲート電極３０３の両側に局所浅接合ソー
スドレイン拡散層３１０，３１０′を形成するととも
に、半導体サイドウォール３０８，３０８の両側の基板
表面に注入された⁷⁵Ａsを活性化して、局所浅接合ソー
スドレイン拡散層３１０，３１０′のゲート電極３０３
と反対の側に連なり、局所浅接合ソースドレイン拡散層
３１０，３１０′の接合深さよりも深い接合深さを持つ
深接合ソースドレイン拡散層３１１，３１１′を形成す
る。

【００９３】このように、ゲート電極３０３近傍の半導
体サイドウォール３０８を形成した領域では、基板表面
よりも上層（半導体サイドウォール３０８）からの拡散
により基板表面に不純物を導入して局所浅接合ソースド
レイン拡散層３１０，３１０′を形成しているので、通
常のイオン注入により拡散層を形成する場合と異なり、
イオン注入時にチャネリングの影響を受けない。しか
も、基板表面の上層からの拡散により接合を形成してい
るので、極めて浅い接合を形成でき、したがって、短チ
ャネル効果を有効に抑制することができる。

【００９４】また、半導体サイドウォール３０８，３０
８の両側の活性領域では、イオン注入時に、未反応の高
融点金属膜３１２とシリサイド層３１３とを通して直接
基板に不純物を注入し、熱処理により拡散しているの
で、局所浅接合ソースドレイン拡散層３１０，３１０′
の接合深さよりも深い接合深さを持つソースドレイン拡
散層３１１，３１１′を形成できる。これにより、チャ
ネル（ゲート電極３０３直下）から離れた短チャネル効
果に比較的影響の少ない領域で、接合深さを深くでき
る。この結果、シート抵抗を小さくして寄生抵抗の増加
を抑制できる。しかも、半導体サイドウォール３０８，
３０８を形成した領域では半導体サイドウォール３０
８，３０８が拡散層３１０，３１０′の一部として働く
ので、浅接合化による抵抗増大を抑制することができ
る。

【００９５】また、イオン注入時に、ゲート電極３０３
近傍の半導体サイドウォール３０８を形成した領域で
は、半導体サイドウォール３０８の厚みによるオフセッ
トの存在により、不純物が基板に直接には注入されない
ので、チャネル近傍の欠陥発生を抑制でき、この欠陥発
生に起因する逆短チャネル効果を抑制することができ
る。また、ゲート電界により半導体サイドウォールのゲ
ート電極側の界面にキャリアが蓄積する結果、相互コン
ダクタンスを増大させることができる。これらの効果に
より、浅接合化に起因する素子の電流駆動力減少を抑制
し、素子を高電流駆動力化することができる。

【００９６】また、シリサイド層３１３の存在により、
半導体サイドウォールおよび深接合ソースドレイン拡散
層３１１，３１１′のシート抵抗を低減でき、さらに素
子を高性能化できる。しかも、上記イオン注入工程で、
シリサイド層３１３が基板表面に存在することにより、
注入時の飛程が低減され、かつ、チャネリングが抑制さ
れる。この結果、深接合ソースドレイン拡散層３１１，
３１１′をある程度浅接合化できるとともに、短チャネ
ル効果を抑制できる。このとき、深接合ソースドレイン
拡散層３１１，３１１′は、ある程度浅接合化されたと
しても、表面がシリサイド化されているので、シート抵
抗の増大、寄生抵抗の増大による素子性能の劣化は発生
しない。また、ゲート電極３０３に近接した半導体サイ
ドウォール３０８，３０８をシリサイド化することによ
りゲート電極３０３近傍までシリサイド層３１３を近接
させることができ、直列抵抗値を減少させることができ
る。

【００９７】また、ゲート電極３０３形成までは通常の
絶縁ゲート型電界効果トランジスタ形成プロセスと同様
のプロセスであり、また、半導体サイドウォール３０８
の箇所に開口部を設けていないので、従来のリセス法を
用いた場合（の方法）や局所積み上げの場合（の方法）
のようなエッチング損傷等の問題は発生しない。さら
に、局所浅接合ソースドレイン拡散層３１０，３１０′
および深接合ソースドレイン拡散層３１１，３１１′は
フォトリソグラフィを用いたパターニングによらず、ゲ
ート電極３０３と自己接合的に形成されるので、従来の
リセス法の場合（の方法）や張り付けポリＳｉの場合
（の方法）と異なり、アライメントマージンによる面積
の拡大やアライメントずれによる特性のバラツキ等の問
題は発生しない。

【００９８】また、通常のＭＯＳＦＥＴプロセスに比べ
て１回のフォトリソグラフィーの増加でもって、短チャ
ネル構造の抑制と高電流駆動力化を同時に実現するＭＯ
ＳＦＥＴを形成できる。したがって、従来の局所積み上
げの場合（の方法）に比して工程の簡略化が図れる。

【００９９】図６は、本発明の第５の実施例としてのＮ
チャネル絶縁ゲート型電界効果トランジスタの形成工程
示している。なお、本発明はＮチャネルにかぎらずＰチ
ャネルにも同様に適用可能である。次に、図６にしたが
って、上記絶縁ゲート型電界効果型トランジスタの形成
工程を説明する。

【０１００】図６(a)に示すように、まず、Ｐ型Ｓi基板
４０１上に通常のＭＯＳＦＥＴプロセスによりゲート電
極４０３形成までの工程を進める。すなわち、Ｓｉ基板
４０１の表面に、局所酸化法により素子分離領域４１５
を設けて、素子分離領域４１５の間の領域を活性領域と
して規定する。上記活性領域にゲート絶縁膜４０２を形
成した後、上記活性領域の略中央に、層間絶縁膜４０５
(膜厚５００〜１５００Å)と図示しないレジストとをマ
スクとして、フォトリソグラフィおよびエッチングによ
り断面略矩形状のゲート電極４０３(膜厚１０００〜２
０００Å)を形成する。ゲート絶縁膜４０２はゲート電
極４０３と同一パターンにする。層間絶縁膜４０５の材
質は例えばＳｉＯ₂とする。この層間絶縁膜４０５を残
しておくことにより、次工程以降においてゲート電極４
０３を保護することができる。

【０１０１】この後、ＣＶＤ法によりＳiＯ₂，Ｓｉ₃Ｎ₄
等の絶縁膜を厚さ１００〜５００Åの範囲で堆積し、異
方性エッチングによるエッチバックを行って、ゲート電
極４０３の両側面にＳｉＯ₂，Ｓｉ₃Ｎ₄等からなる第１
のサイドウォール絶縁膜４０４，４０４（厚さ３００〜
１０００Å）を形成する。

【０１０２】次に、図６(b)に示すように、ＬＰＣＶＤ
等の段差被覆性が良好な堆積法を用いて、半導体膜４０
７を略均一な厚さに堆積する。この例では、半導体膜４
０７の材質は、ＣＶＤ法により形成するポリＳiとす
る。なお、エピタキジャル成長により形成する単結晶Ｓ
ｉ等としても良い。半導体膜４０７の厚さは５００〜２
０００Åの範囲内とする。

【０１０３】次に、図６(c)に示すように、半導体膜４
０７に対して異方性エッチングを行って、半導体膜４０
７のうちゲート電極４０３の表面上および活性領域の基
板表面上に存する部分を薄厚（数１００Å程度）にする
一方、半導体膜４０７のうちサイドウォール絶縁膜４０
４，４０４の側面に接した部分を厚く残す。活性領域の
基板表面を露出させないのは、基板表面に損傷を与えな
いためである。

【０１０４】次に、図６(d)に示すように、フォトリソ
グラフィーとＲＩＥ等のエッチングを用いたパターニン
グにより、素子分離領域４１５上の半導体膜４０７を除
去する。これは、完成状態で、素子毎にソースドレイン
の絶縁性を確保するためである。

【０１０５】次に、図６(e)に示すように、半導体膜４
０７の露出面を数１００Å程度酸化または窒化して、半
導体膜４０７のうちゲート電極４０３の表面上および活
性領域の基板表面上に存する部分を完全に保護用絶縁膜
４０９に変化させる一方、半導体膜４０７のうちサイド
ウォール絶縁膜４０４，４０４の側面に接した部分を若
干の厚さで残して半導体サイドウォール４０８とする。
ここで、後のイオン注入工程のために、上記絶縁膜４０
９をエッチングして膜厚を１００〜３００Å程度として
おく。

【０１０６】次に、図６(f)に示すように、ゲート電極
４０３、サイドウォール絶縁膜４０４，４０４および半
導体サイドウォール４０８，４０８をマスクとして、基
板表面に対して斜め方向から大傾角（３０〜９０度）
で、ｎ型不純物をイオン注入する。この斜め方向からの
イオン注入の加速エネルギーは、不純物のイオン種が³¹
Ｐ⁺の場合６０〜１５０keＶ、不純物のイオン種が⁷⁵Ａs
⁺の場合１５０keＶ〜２００keＶが良い。注入量は１×
１０¹⁴cm^-2〜１×１０¹⁵cm^-2が良い。加速エネルギーの
設定値に応じて、マスク４０３，４０４，４０４，４０
８，４０８が存する領域では不純物イオンはマスク内に
留まる一方、半導体サイドウォール４０８，４０８の両
側の活性領域では不純物イオンは絶縁膜４０９を貫通し
て基板表面に達する（図中、このとき不純物が注入され
た領域を４１０，４１０′で示している。）。注入は、
総注入量を等分割（４乃至８分割）し、一分割量注入す
るごとに、円周を上記分割と同じ分割した量だけ基板４
０１を回転させる注入方式(ステップ注入)で行う。ある
いは、一定速度で基板を回転しつつ注入を行う注入方式
(回転注入)で行う。回転速度は２rps程度とする。この
ようにした場合、半導体サイドウォール４０８の全体、
特に基板表面に近接した部分に効率良く不純物を注入で
きる。この結果、半導体サイドウォール４０８を高濃度
にn型化できると共に、半導体サイドウォール４０８直
下にも比較的高濃度のn型領域を形成できる。通常のソ
ースドレイン形成ではイオン注入時のチャネリングおよ
び注入損傷による増速拡散により浅い接合を得ることが
困難であるが、この工程では熱拡散でＳi基板４０１中
に比較的高濃度のｎ型領域を形成しているので、実効的
に浅い接合を得ることができる。また、イオン注入時
に、ゲート電極４０３近傍の半導体サイドウォール４０
８を形成した領域では、半導体サイドウォール４０８の
厚みによるオフセットの存在により、不純物が基板に直
接には注入されないので、チャネル近傍の欠陥発生を抑
制でき、この欠陥発生に起因する逆短チャネル効果を抑
制することができる。なお、イオン注入の最大傾角は、
注入装置のファラデーカップの構造から６０度程度に制
限される場合がある。この場合は、上記斜め方向からの
注入は最大傾角６０度に設定する。また、イオン種は上
記⁷⁵Ａs⁺と³¹Ｐ⁺に限らず、¹²²Ｓb⁺でも良い。

【０１０７】続いて、図６(g)に示すように、ゲート電
極４０３、サイドウォール絶縁膜４０４，４０４および
半導体サイドウォール４０８，４０８をマスクとして、
基板表面に対して略垂直方向から、⁷⁵Ａs⁺をイオン注入
する。加速エネルギーは４０〜６０keＶ程度とする。斜
め方向から注入する場合と同様に、加速エネルギーの設
定値に応じて、マスク４０３，４０４，４０４，４０
８，４０８が存する領域では不純物イオンはマスク内に
留まる一方、半導体サイドウォール４０８，４０８の両
側の活性領域では不純物イオンは絶縁膜４０９を貫通し
て基板表面に達する（図中、このとき不純物が注入され
た領域を４１１，４１１′で示している。）。なお、イ
オン種は⁷⁵Ａs⁺に限らず、³¹Ｐ⁺, ¹²²Ｓb⁺でも良い。ま
た、斜め方向からの注入工程よりも垂直方向からの注入
工程を先に行っても良い。

【０１０８】最後に、図６(h)に示すように、熱処理を
行って、半導体サイドウォールに４０８，４０８に注入
された⁷⁵Ａs等を基板表面に拡散して、ゲート電極４０
３の両側に局所浅接合ソースドレイン拡散層４１０，４
１０′を形成するとともに、半導体サイドウォール４０
８，４０８の両側の基板表面に注入された⁷⁵Ａsを活性
化して、局所浅接合ソースドレイン拡散層４１０，４１
０′のゲート電極４０３と反対の側に連なり、局所浅接
合ソースドレイン拡散層４１０，４１０′の接合深さよ
りも深い接合深さを持つ深接合ソースドレイン拡散層４
１１，４１１′を形成する。

【０１０９】このように、ゲート電極４０３近傍の半導
体サイドウォール４０８を形成した領域では、基板表面
よりも上層（半導体サイドウォール４０８）からの拡散
により基板表面に不純物を導入して局所浅接合ソースド
レイン拡散層４１０，４１０′を形成しているので、通
常のイオン注入により拡散層を形成する場合と異なり、
イオン注入時にチャネリングの影響を受けない。しか
も、基板表面の上層からの拡散により接合を形成してい
るので、極めて浅い接合を形成でき、したがって、短チ
ャネル効果を有効に抑制することができる。

【０１１０】また、半導体サイドウォール４０８，４０
８の両側の活性領域では、イオン注入時に、絶縁膜４０
９を通して直接基板に不純物を注入し、熱処理により拡
散しているので、局所浅接合ソースドレイン拡散層４１
０，４１０′の接合深さよりも深い接合深さを持つソー
スドレイン拡散層４１１，４１１′を形成できる。これ
により、チャネル（ゲート電極４０３直下）から離れた
短チャネル効果に比較的影響の少ない領域で、接合深さ
を深くできる。この結果、シート抵抗を小さくして寄生
抵抗の増加を抑制できる。しかも、半導体サイドウォー
ル４０８，４０８を形成した領域では半導体サイドウォ
ール４０８，４０８が拡散層４１０，４１０′の一部と
して働くので、浅接合化による抵抗増大を抑制すること
ができる。

【０１１１】また、イオン注入時に、ゲート電極４０３
近傍の半導体サイドウォール４０８を形成した領域で
は、半導体サイドウォール４０８の厚みによるオフセッ
トの存在により、不純物が基板に直接には注入されない
ので、チャネル近傍の欠陥発生を抑制でき、この欠陥発
生に起因する逆短チャネル効果を抑制することができ
る。また、ゲート電界により半導体サイドウォールのゲ
ート電極側の界面にキャリアが蓄積する結果、相互コン
ダクタンスを増大させることができる。これらの効果に
より、浅接合化に起因する素子の電流駆動力減少を抑制
し、素子を高電流駆動力化することができる。

【０１１２】また、ゲート電極４０３形成までは通常の
絶縁ゲート型電界効果トランジスタ形成プロセスと同様
のプロセスであり、また、半導体サイドウォール４０８
の箇所に開口部を設けていないので、従来のリセス法を
用いた場合（の方法）や局所積み上げの場合（の方法）
のようなエッチング損傷等の問題は発生しない。さら
に、局所浅接合ソースドレイン拡散層４１０，４１０′
および深接合ソースドレイン拡散層４１１，４１１′は
フォトリソグラフィを用いたパターニングによらず、ゲ
ート電極４０３と自己接合的に形成されるので、従来の
リセス法の場合（の方法）や張り付けポリＳｉの場合
（の方法）と異なり、アライメントマージンによる面積
の拡大やアライメントずれによる特性のバラツキ等の問
題は発生しない。

【０１１３】また、通常のＭＯＳＦＥＴプロセスに比べ
て１回のフォトリソグラフィーの増加でもって、短チャ
ネル構造の抑制と高電流駆動力化を同時に実現するＭＯ
ＳＦＥＴを形成できる。したがって、従来の局所積み上
げの場合（の方法）に比して工程の簡略化が図れる。

【０１１４】図７および表１に、第５の実施例，第４の
実施例により形成した絶縁ゲート型電界効果トランジス
タＬＥＤ，ＳＬＥＤの特性データを、通常の電界緩和の
ための低不純物濃度局所浅接合ソースドレイン拡散層を
持つ電界効果トランジスタＬＤＤ及び該構造をサリサイ
ド化したＳＬＤＤと比較する形で示している。上記各素
子を作製するときのパラメータ等は次のように設定し
た。上記ＬＥＤについては、ゲート絶縁膜（ＳｉＯ₂）
４０２の膜厚を５ｎｍとし、半導体膜（ポリＳｉ）４０
７の堆積膜厚を１５ｎｍとした。さらに、斜め方向から
のイオン注入工程では、不純物のイオン種を³¹Ｐ⁺と
し、加速エネルギー８０ＫeＶ、傾角６０度、ドーズ量
８×１０¹⁴cm^-2とした。また、略垂直方向からのイオン
注入工程では、イオン種を⁷⁵Ａs⁺とし、かつ、注入条件
を加速エネルギー４０ＫeＶ、ドーズ量５×１０¹⁵cm^-2
とした。上記ＳＬＥＤについては、ＬＥＤと同様に、ゲ
ート絶縁膜（ＳｉＯ₂）３０２の膜厚を５０ｎｍとし、
半導体膜（ポリＳｉ）３０７の堆積膜厚を１５ｎｍとし
た。さらに、高融点金属膜（Ｔｉ）３１２の膜厚を５ｎ
ｍとし、シリサイド化はいわゆるＡＡＳ（⁷⁵Ａｓ⁺イン
プランテーション・アフター・シリシデーション）法を
用いて行った。さらに、斜め方向からのイオン注入工程
では、不純物のイオン種を³¹Ｐ⁺とし、かつ、加速エネ
ルギー１２０ＫeＶ、傾角６０度、ドーズ量８×１０¹⁴c
m^-2とした。また、略垂直方向からのイオン注入工程で
は、イオン種を⁷⁵Ａs⁺とし、かつ、加速エネルギー１５
０ＫeＶ、ドーズ量５×１０¹⁵cm^-2とした。上記ＬＤ
Ｄ，ＳＬＤＤについては、局所積み上げ層（半導体サイ
ドウォール）形成プロセス以外のプロセスは上記ＬＥ
Ｄ，ＳＬＥＤと同一とした。なお、上記ＬＤＤ，ＳＬＤ
Ｄの局所浅接合ソースドレイン拡散層は、不純物のイオ
ン種を³¹Ｐ⁺とし、加速エネルギー３０ＫeＶ、ドーズ量
１×１０¹³cm^-2の条件で形成した。

【０１１５】図７(a)は、上記ＬＥＤ，ＬＤＤの閾値電
圧Ｖthと実効チャネル長Ｌeffとの関係を示している。
実効チャネル長Ｌeffが０．５μｍ以上のとき、ＬＥＤ
のロールオフ特性とＬＤＤのロールオフ特性とは同等に
なっている。実効チャネル長Ｌeffが０．５μｍ以下で
の比較は、ＬＤＤの無効チャネル長が負になったため行
うことができなかった。ＬＥＤでは０．３μｍまでロー
ルオフ特性が抑制され、かつ、０．１μｍ以下でＬＤＤ
よりも逆短チャネル効果が抑制されている。これは既に
述べたように、イオン注入時に、半導体サイドウォール
４０８の厚みによるオフセットの存在により、チャネル
近傍の欠陥発生を抑制でき、この欠陥発生に起因する逆
短チャネル効果を抑制することができるからだと考えら
れる。

【０１１６】表１は、上記ＬＥＤ，ＬＤＤ，ＳＬＥＤお
よびＳＬＤＤのシリーズ抵抗（ソース側抵抗とドレイン
側抵抗との和）を示している。ＬＥＤ，ＳＬＥＤのシリ
ーズ抵抗はそれぞれＬＤＤ，ＳＬＤＤのシリーズ抵抗よ
りも改善されている。ＳＬＥＤのシリーズ抵抗がＳＬＤ
Ｄのシリーズ抵抗よりも大きく改善されているのは、Ｓ
ＬＥＤではＳＬＤＤに比してシリサイド層がチャネルに
近づいているからだと考えられる。

【０１１７】図７(b)は、上記ＬＥＤ，ＬＤＤ，ＳＬＥ
ＤおよびＳＬＤＤの飽和相互コンダクタンスＧmsを示し
ている。ＬＥＤ，ＳＬＥＤのＧmsはそれぞれＬＤＤ，Ｓ
ＬＤＤのＧmsよりも改善されている。特に、ＳＬＥＤで
は、実効チャネル長Ｌeff＝０．１７μｍにおいて最大
相互コンダクタンス３２０μＳ／μｍを達成した。

【０１１８】

【表１】

【０１１９】

【発明の効果】以上より明らかなように、本発明の絶縁
ゲート型電界効果トランジスタの製造方法は、いずれも
ソースドレイン拡散層を、基板表面より上層に形成され
た半導体サイドウォールからの拡散により、ゲート電極
の両側の基板表面に不純物を導入して形成する。したが
って、イオン注入により不純物を導入する場合と異な
り、チャネリングの影響を受けない。しかも、基板表面
より上層からの拡散で接合が形成されるので、浅接合化
に極めて有効で、この浅接合化により短チャネル効果を
抑制することができる。

【０１２０】さらに、より深い接合深さのソースドレイ
ン拡散層は、通常の基板表面への注入拡散により形成さ
れるので、浅接合化されず、シート抵抗が増大すること
はない。さらに、半導体サイドウォールが存する領域で
は半導体サイドウォールが拡散層の一部として働くの
で、浅接合化による拡散層の抵抗増大は抑制される。

【０１２１】また、イオン注入時に、ゲート電極近傍の
半導体サイドウォールを形成した領域では、半導体サイ
ドウォールの厚みによるオフセットの存在により、不純
物が基板に直接には注入されないので、チャネル近傍の
欠陥発生を抑制でき、この欠陥発生に起因する逆短チャ
ネル効果を抑制できる。また、ゲート電界により半導体
サイドウォールのゲート電極側の界面にキャリアが蓄積
する結果、相互コンダクタンスを増大させることができ
る。これらの効果により、浅接合化に起因する素子の電
流駆動力減少を抑制できる。

【０１２２】また、ゲート電極形成までは通常の絶縁ゲ
ート型電界効果トランジスタ形成プロセスと同様のプロ
セスであり、また、半導体サイドウォールが開口部を完
全に覆うか若しくは半導体サイドウォールの箇所に開口
部を設けてないので、従来のリセス法を用いた場合（の
方法）や局所積み上げの場合（の方法）のようなエッチ
ング損傷等の問題は発生しない。さらに、局所浅接合ソ
ースドレイン拡散層および深接合ソースドレイン拡散層
はフォトリソグラフィを用いたパターニングによらず、
ゲート電極と自己接合的に形成されるので、従来のリセ
ス法の場合（の方法）や張り付けポリＳｉの場合（の方
法）と異なり、アライメントマージンによる面積の拡大
やアライメントずれによる特性のバラツキ等の問題は発
生しない。また、通常のＭＯＳＦＥＴプロセスに比べて
１回のフォトリソグラフィーの増加でもって、短チャネ
ル構造の抑制と高電流駆動力化を同時に実現するＭＯＳ
ＦＥＴを形成できる。したがって、従来の局所積み上げ
の場合（の方法）に比して工程の簡略化を図ることがで
きる。

【図面の簡単な説明】

【図１】 本発明の第１の実施例の形成工程により作製
すべき半導体素子の断面構造を示す図である。

【図２】 本発明の第１の実施例の半導体素子の形成工
程を示す図である。

【図３】 本発明の第２の実施例の半導体素子の形成工
程を示す図である。

【図４】 本発明の第３の実施例の半導体素子の形成工
程を示す図である。

【図５】 本発明の第４の実施例の半導体素子の形成工
程を示す図である。

【図６】 本発明の第５の実施例の半導体素子の形成工
程を示す図である。

【図７】 上記第５の実施例，第４の実施例の形成工程
により作製した絶縁ゲート型電界効果トランジスタの特
性を示す図である。

【図８】 従来技術による半導体素子の形成工程を示す
図である。

【図９】 他の従来技術による半導体素子の形成工程を
示す図である。

【符号の説明】

１，１０１，２０１，３０１，４０１ Ｓi基板 ２，１０２，２０２，３０２，４０２ ゲート絶縁膜 ３，１０３，２０３，３０３，４０３ ゲート電極 ４，１０４，２０４，３０４，４０４ 第１のサイドウ
ォール絶縁膜 ５，２０５ 第２のサイドウォール絶縁膜 ７，１０７，２０７，３０７，４０７ 半導体膜 ８，１０８，２０８，３０８，４０８ 半導体サイドウ
ォール １０,１０′,１１０,１１０′,２１０,２１０′,３１
０,３１０′,４１０,４１０′ 局所浅接合ソースドレ
イン拡散層 １１,１１′,１１１,１１１′,２１１,２１１′,３１
１,３１１′,４１１,４１１′ 深接合ソースドレイン
拡散層 １６，３０５，４０５ 層間絶縁膜 ３１２ 高融点金属膜 ３１３ シリサイド層

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−254371（ＪＰ，Ａ) 特開 平２−100326（ＪＰ，Ａ) 特開 平３−74848（ＪＰ，Ａ) 特開 昭63−181378（ＪＰ，Ａ) 特開 昭62−147774（ＪＰ，Ａ) 特開 昭63−296278（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に、ゲート絶縁膜を介して
   設けられたゲート電極と、 前記ゲート電極の両側面に設けられたサイドウォール絶
   縁膜と、 前記サイドウォール絶縁膜とこのサイドウォール絶縁膜
   の上記ゲート電極と反対の側に存する絶縁部との間に前
   記半導体基板の表面を露出させた開口部を有し、前記絶縁部の端部に重なる態様で 前記開口部を覆う半導
   体サイドウォールと、前記半導体サイドウォールの下の基板表面にその半導体
   サイドウォールからの不純物拡散により形成されたソー
   スドレイン拡散層を有し、 前記ソースドレイン拡散層の上記ゲート電極と反対の側
   に連なり、前記絶縁部の下に、より深い接合深さのソー
   スドレイン拡散層を有する ことを特徴とする絶縁ゲート
   型電界効果トランジスタ。
2. 【請求項２】 半導体基板上に、ゲート絶縁膜を介して
   設けられたゲート電極を形成する工程と、 前記ゲート電極の両側面にサイドウォール絶縁膜を形成
   する工程と、 前記サイドウォール絶縁膜とこのサイドウォール絶縁膜
   の上記ゲート電極と反対の側に存する絶縁部との間に半
   導体基板表面を露出させた開口部を形成する工程と、 半導体膜を堆積し、エッチングすることで、前記絶縁部
   の端部に重なる態様で前記開口部を覆うようにゲート電
   極に半導体サイドウォールを形成する工程と、 前記半導体サイドウォールの下の基板表面にその半導体
   サイドウォールからの不純物拡散によりソースドレイン
   拡散層を形成するとともに、ソースドレイン拡散層の上
   記ゲート電極と反対の側に連なり、前記絶縁部の下に、
   より深い接合深さのソースドレイン拡散層を形成する工
   程と を順次行うことを特徴とする絶縁ゲート型電界効果
   トランジスタの製造方法。
3. 【請求項３】 半導体基板上に、ゲート絶縁膜を介して
   設けられたゲート電極を形成する工程と、 前記ゲート電極の両側面にサイドウォール絶縁膜を形成
   する工程と、 半導体膜を堆積し、前記半導体膜をエッチングすること
   で、基板表面上に存する部分を薄厚にし、ゲート電極の
   側面に接した部分を厚く残す工程と、 酸化または窒化により、基板表面上に存する部分の半導
   体膜を絶縁膜に変化させる一方、ゲート電極の側面部分
   の半導体膜を残して、半導体サイドウォールとなす工程
   と、を含むことを特徴とする絶縁ゲート型電界効果トラ
   ンジスタの製造方法。
4. 【請求項４】 半導体基板上に、ゲート絶縁膜を介して
   設けられたゲート電極を形成する工程と、 前記ゲート電極の両側面にサイドウォール絶縁膜を形成
   する工程と、 半導体膜を堆積する工程と、 前記半導体膜上に絶縁膜を堆積し、前記絶縁膜のエッチ
   ングを行うことによって、前記半導体膜を介してゲート
   電極の側面を覆う第２のサイドウォール絶縁膜を形成す
   る工程と、 前記第２のサイドウォール絶縁膜をマスクとした酸化を
   行って、前記半導体膜の基板表面上に存する部分を絶縁
   膜に変化させ、ゲート電極の側面の第１のサイドウオー
   ル絶縁膜と第２のサイドウォール絶縁膜にはさまれた部
   分の半導体膜を残すことで、半導体サイドウォールとな
   す工程を含むことを特徴とする絶縁ゲート型電界効果ト
   ランジスタの製造方法。
5. 【請求項５】 前記半導体サイドウォールを形成する工
   程後、前記半導体サイドウォールをマスクとして、不純
   物がマスク内に留まる加速エネルギーでイオン注入を行
   なう工程と、 熱処理を行なって半導体サイドウォールに注入された不
   純物を基板表面に拡散して、ゲート電極の両側にソース
   ドレイン拡散層を形成することを特徴とする請求項２乃
   至４のいずれかに記載の絶縁ゲート型電界効果トランジ
   スタの製造方法。
6. 【請求項６】 前記半導体サイドウォールをマスクとし
   てイオン注入する際に、マスクの存しない、マスクの両
   側の絶縁膜では、基板表面に達する加速エネルギーでイ
   オン注入することにより、ソースドレイン拡散層に連な
   って、より深い接合深さのソースドレイン拡散層を形成
   する工程を含むことを特徴とする請求項５に記載の絶縁
   ゲート型電界効果トランジスタの製造方法。