JP3371875B2 - 半導体装置の製造方法 - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、Ｐ型ＭＯＳトラン
ジスタ（以下、ＰＭＯＳという）及びＮ型ＭＯＳトラン
ジスタ（以下、ＮＭＯＳという）を同時に製造する半導
体装置の製造方法に関し、特に、基板の同一領域に２種
類以上の不純物を注入して拡散層領域の浅接合を図った
半導体装置の製造方法に関する。
ジスタ（以下、ＰＭＯＳという）及びＮ型ＭＯＳトラン
ジスタ（以下、ＮＭＯＳという）を同時に製造する半導
体装置の製造方法に関し、特に、基板の同一領域に２種
類以上の不純物を注入して拡散層領域の浅接合を図った
半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、同一ウエハーの上にＰＭＯＳ及び
Ｎ型ＭＯＳトランジスタを同時に製造する場合に、ＰＭ
ＯＳのソース・ドレイン領域（以下、ＳＤ領域ともい
う）に不純物としてＢＦ2及びＢが注入されている。こ
のＳＤ領域の活性化アニール工程においては、アニール
するときの雰囲気中の酸素濃度が０．０５乃至１体積％
程度が最適である。それ以上の酸素濃度になると、酸素
濃度が高ければ高いほど、酸化増速拡散の影響でＳＤ領
域の接合深さが深くなると共に、表面酸化膜中にＢが偏
析してシート抵抗値が高くなる。
Ｎ型ＭＯＳトランジスタを同時に製造する場合に、ＰＭ
ＯＳのソース・ドレイン領域（以下、ＳＤ領域ともい
う）に不純物としてＢＦ2及びＢが注入されている。こ
のＳＤ領域の活性化アニール工程においては、アニール
するときの雰囲気中の酸素濃度が０．０５乃至１体積％
程度が最適である。それ以上の酸素濃度になると、酸素
濃度が高ければ高いほど、酸化増速拡散の影響でＳＤ領
域の接合深さが深くなると共に、表面酸化膜中にＢが偏
析してシート抵抗値が高くなる。
【０００３】また、ＰＭＯＳのＳＤ領域と同時にＳＤ活
性化アニールが行われるＮＭＯＳのＳＤ領域において、
Ｐが単独で注入されている場合、ＰＭＯＳのＳＤ領域に
対して最適条件である酸素濃度が０．０５乃至１体積％
であるときには、ＮＭＯＳのＳＤ領域においてウェハー
の表面にカバー酸化膜がないときには、Ｐの外方拡散が
著しく生じ酸素濃度を２０体積％程度にまで増やさない
と、Ｐの外方拡散を抑制することができない。
性化アニールが行われるＮＭＯＳのＳＤ領域において、
Ｐが単独で注入されている場合、ＰＭＯＳのＳＤ領域に
対して最適条件である酸素濃度が０．０５乃至１体積％
であるときには、ＮＭＯＳのＳＤ領域においてウェハー
の表面にカバー酸化膜がないときには、Ｐの外方拡散が
著しく生じ酸素濃度を２０体積％程度にまで増やさない
と、Ｐの外方拡散を抑制することができない。
【０００４】一方、特開平１１−１８６１８８号公報に
は、イオン注入した不純物の濃度プロファイルにおける
テーリングを特に工程を追加することなく、効果的に抑
制することを目的として、ソース／ドレイン領域におけ
る２重拡散領域を形成するため、同一導電型の２種以上
のイオンを連続的にイオン注入する際、原子量の大きい
イオンから順にイオン注入するように構成しているの
で、原子量が大きいイオンのイオン注入により、或る程
度アモルファス化した領域に、原子量が小さいイオンが
打ち込まれることになる。従って、原子量が小さいイオ
ンが、例えば、基板に深く入り込み難くなって、不純物
の濃度プロファイルにおけるテーリングが抑制され、極
浅接合が達成されることが記載されている。
は、イオン注入した不純物の濃度プロファイルにおける
テーリングを特に工程を追加することなく、効果的に抑
制することを目的として、ソース／ドレイン領域におけ
る２重拡散領域を形成するため、同一導電型の２種以上
のイオンを連続的にイオン注入する際、原子量の大きい
イオンから順にイオン注入するように構成しているの
で、原子量が大きいイオンのイオン注入により、或る程
度アモルファス化した領域に、原子量が小さいイオンが
打ち込まれることになる。従って、原子量が小さいイオ
ンが、例えば、基板に深く入り込み難くなって、不純物
の濃度プロファイルにおけるテーリングが抑制され、極
浅接合が達成されることが記載されている。
【０００５】
【発明が解決しようとする課題】しかし、ＳＤ領域を活
性化するためにアニールするときに、ウェハーの表面が
カバー膜で覆われていると、Ｂは増速拡散を起こしてし
まう。そこで、ＰＭＯＳのＳＤ領域の上にはカバー膜が
なく、ＮＭＯＳのＳＤ領域の上はカバー膜で覆われた状
態で、酸素濃度が０．０５乃至１体積％の雰囲気中でア
ニールすることが理想的だと思われる。しかし、このよ
うなプロセスでは、ＮＭＯＳのＳＤ領域の上にカバー膜
として、酸化膜をパターンニングしなければならない。
このため工程数が大きく増加してしまうという問題点が
ある。
性化するためにアニールするときに、ウェハーの表面が
カバー膜で覆われていると、Ｂは増速拡散を起こしてし
まう。そこで、ＰＭＯＳのＳＤ領域の上にはカバー膜が
なく、ＮＭＯＳのＳＤ領域の上はカバー膜で覆われた状
態で、酸素濃度が０．０５乃至１体積％の雰囲気中でア
ニールすることが理想的だと思われる。しかし、このよ
うなプロセスでは、ＮＭＯＳのＳＤ領域の上にカバー膜
として、酸化膜をパターンニングしなければならない。
このため工程数が大きく増加してしまうという問題点が
ある。
【０００６】一方、特開平１１−１８６１８８号公報に
記載された半導体装置の製造方法は、拡散層を小さくす
るために、イオン注入により基板をアモルファス化する
必要があるという問題点がある。
記載された半導体装置の製造方法は、拡散層を小さくす
るために、イオン注入により基板をアモルファス化する
必要があるという問題点がある。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳト
ランジスタの拡散層を工程数を増加させることなく浅い
接合で抵抗を低く形成することができる半導体装置の製
造方法を提供することを目的とする。
のであって、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳト
ランジスタの拡散層を工程数を増加させることなく浅い
接合で抵抗を低く形成することができる半導体装置の製
造方法を提供することを目的とする。
【０００８】
【発明が解決しようとする課題】本発明に係る半導体装
置の製造方法は、同一基板にＰ型ＭＯＳトランジスタ及
びＮ型ＭＯＳトランジスタを形成する半導体装置の製造
方法において、Ｎ型ＭＯＳトランジスタ形成予定領域の
拡散層となる領域にＡｓ、Ａｒ及びＧｅからなる群から
選択された１種の不純物を前記基板がアモルファス化し
ない条件で注入した後Ｐを不純物として注入すると共
に、Ｐ型ＭＯＳトランジスタ形成予定領域の拡散層とな
る領域に不純物を注入する工程と、前記Ｎ型ＭＯＳトラ
ンジスタ形成予定領域の注入不純物及び前記Ｐ型ＭＯＳ
トランジスタ形成予定領域の注入不純物を、酸素濃度が
０．０５乃至１体積％の雰囲気で行われる同一の熱処理
により活性化する工程とを有することを特徴とする。
置の製造方法は、同一基板にＰ型ＭＯＳトランジスタ及
びＮ型ＭＯＳトランジスタを形成する半導体装置の製造
方法において、Ｎ型ＭＯＳトランジスタ形成予定領域の
拡散層となる領域にＡｓ、Ａｒ及びＧｅからなる群から
選択された１種の不純物を前記基板がアモルファス化し
ない条件で注入した後Ｐを不純物として注入すると共
に、Ｐ型ＭＯＳトランジスタ形成予定領域の拡散層とな
る領域に不純物を注入する工程と、前記Ｎ型ＭＯＳトラ
ンジスタ形成予定領域の注入不純物及び前記Ｐ型ＭＯＳ
トランジスタ形成予定領域の注入不純物を、酸素濃度が
０．０５乃至１体積％の雰囲気で行われる同一の熱処理
により活性化する工程とを有することを特徴とする。
【０００９】
【００１０】また、前記Ａｓ、Ａｒ及びＧｅからなる群
から選択された１種の不純物を注入する工程は、注入エ
ネルギが１５ｋｅＶ未満であり、ドーズ量が１×１０15
ｃｍ-2未満である。
から選択された１種の不純物を注入する工程は、注入エ
ネルギが１５ｋｅＶ未満であり、ドーズ量が１×１０15
ｃｍ-2未満である。
【００１１】
【００１２】本発明においては、基板がアモルファス化
しない条件で第１の不純物を拡散層となる領域に注入
し、この第１の不純物を注入した領域に第２の不純物を
注入することにより、第１の不純物が基板内でクラスタ
ーを形成し、更に第１の不純物は第２の不純物ともクラ
スターを形成する。このため、第１及び第２の不純物を
活性化させる工程において、第２の不純物の外方拡散が
抑制される。これにより、浅い拡散層を形成することが
できる。また、外方拡散により基板の表面に第１又は第
２の不純物が拡散して拡散層の抵抗を増大させることが
ないので、拡散層の抵抗を低くすることができる。ま
た、このとき、基板の表面にカバー膜等を形成すること
なく、第１及び第２の不純物の外方拡散が抑制されるの
で、工程数を増加させることがない。
しない条件で第１の不純物を拡散層となる領域に注入
し、この第１の不純物を注入した領域に第２の不純物を
注入することにより、第１の不純物が基板内でクラスタ
ーを形成し、更に第１の不純物は第２の不純物ともクラ
スターを形成する。このため、第１及び第２の不純物を
活性化させる工程において、第２の不純物の外方拡散が
抑制される。これにより、浅い拡散層を形成することが
できる。また、外方拡散により基板の表面に第１又は第
２の不純物が拡散して拡散層の抵抗を増大させることが
ないので、拡散層の抵抗を低くすることができる。ま
た、このとき、基板の表面にカバー膜等を形成すること
なく、第１及び第２の不純物の外方拡散が抑制されるの
で、工程数を増加させることがない。
【００１３】
【発明の実施の形態】以下、本発明の実施例に係る半導
体装置の製造方法について添付の図面を参照して詳細に
説明する。図１（ａ）乃至（ｃ）は本発明の第１の実施
例に係る半導体装置の製造方法を工程順に示す断面図、
図２（ａ）乃至（ｃ）はその次の工程を工程順に示す断
面図、図３（ａ）及び（ｂ）はその次の工程を工程順に
示す断面図である。
体装置の製造方法について添付の図面を参照して詳細に
説明する。図１（ａ）乃至（ｃ）は本発明の第１の実施
例に係る半導体装置の製造方法を工程順に示す断面図、
図２（ａ）乃至（ｃ）はその次の工程を工程順に示す断
面図、図３（ａ）及び（ｂ）はその次の工程を工程順に
示す断面図である。
【００１４】本実施例においては、先ず、例えばＳｉ基
板１にトレンチ素子分離膜２を形成する。その後、例え
ばＣＭＰ法により基板１全面を平坦化する。次に、例え
ばイオン注入法を使用して基板１の素子分離膜２を挟ん
でＮＭＯＳが形成される領域（以下、ＮＭＯＳ領域とい
う）にＰウェル領域１ａを形成し、ＰＭＯＳが形成され
る領域（以下、ＰＭＯＳ領域という）にＮウェル領域１
ｂを形成する。次に、ゲート絶縁膜として、例えば熱酸
化法により膜厚が３ｎｍの熱酸化膜（図示せず）を形成
する。次に、熱酸化膜の上に、例えばＣＶＤ法によりポ
リシリコン膜（図示せず）を形成する。このポリシリコ
ン膜の膜厚は、例えば１５０ｎｍである。次に、ポリシ
リコン膜の前面にレジストを塗布しレジスト膜（図示せ
ず）を形成する。そして、光源がフッ化クリプトンエキ
シマーレーザ（以下、ＫＲＦという）であるステッパー
を使用してレジスト膜を露光した後、現像を行いレジス
ト膜を所定のゲート電極の形状にパターニングする。次
に、ポリシリコン膜及び熱酸化膜を、例えばドライエッ
チングングによりエッチバックし、ゲート電極４及びゲ
ート絶縁膜３を形成する。
板１にトレンチ素子分離膜２を形成する。その後、例え
ばＣＭＰ法により基板１全面を平坦化する。次に、例え
ばイオン注入法を使用して基板１の素子分離膜２を挟ん
でＮＭＯＳが形成される領域（以下、ＮＭＯＳ領域とい
う）にＰウェル領域１ａを形成し、ＰＭＯＳが形成され
る領域（以下、ＰＭＯＳ領域という）にＮウェル領域１
ｂを形成する。次に、ゲート絶縁膜として、例えば熱酸
化法により膜厚が３ｎｍの熱酸化膜（図示せず）を形成
する。次に、熱酸化膜の上に、例えばＣＶＤ法によりポ
リシリコン膜（図示せず）を形成する。このポリシリコ
ン膜の膜厚は、例えば１５０ｎｍである。次に、ポリシ
リコン膜の前面にレジストを塗布しレジスト膜（図示せ
ず）を形成する。そして、光源がフッ化クリプトンエキ
シマーレーザ（以下、ＫＲＦという）であるステッパー
を使用してレジスト膜を露光した後、現像を行いレジス
ト膜を所定のゲート電極の形状にパターニングする。次
に、ポリシリコン膜及び熱酸化膜を、例えばドライエッ
チングングによりエッチバックし、ゲート電極４及びゲ
ート絶縁膜３を形成する。
【００１５】次に、図１（ｂ）に示すように、ＰＭＯＳ
領域の上を覆うようにしてレジストマスク５を形成す
る。そして、これをマスクとして、例えば注入エネルギ
が３０ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2、注入
角度が３０度の条件で不純物として、例えばＢＦ2をＮ
ＭＯＳ領域に斜め注入し、ポケット領域６を形成する。
次に、例えば注入エネルギが１５ｋｅＶ未満、注入ドー
ズ量が１×１０15ｃｍ-2未満、注入角度が０度の条件で
不純物として、例えばＡｓをポケット注入領域６に注入
し、ＮＭＯＳエクステンション領域７を形成する。
領域の上を覆うようにしてレジストマスク５を形成す
る。そして、これをマスクとして、例えば注入エネルギ
が３０ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2、注入
角度が３０度の条件で不純物として、例えばＢＦ2をＮ
ＭＯＳ領域に斜め注入し、ポケット領域６を形成する。
次に、例えば注入エネルギが１５ｋｅＶ未満、注入ドー
ズ量が１×１０15ｃｍ-2未満、注入角度が０度の条件で
不純物として、例えばＡｓをポケット注入領域６に注入
し、ＮＭＯＳエクステンション領域７を形成する。
【００１６】次に、図１（ｃ）に示すように、ＰＭＯＳ
領域の上のレジストマスク５を除去した後、ＮＭＯＳ領
域の上を覆うようにしてレジストマスク８を形成する。
そして、これをマスクとして、例えば注入エネルギが１
５ｋｅＶ未満、注入ドーズ量が１×１０15ｃｍ-2未満、
注入角度が３０度の条件で不純物として、例えばＡｓを
基板１に斜め注入し、ポケット注入領域９を形成する。
このとき、Ａｓが注入されたポケット注入領域９はアモ
ルファス化しない。その後、例えば注入エネルギが５ｋ
ｅＶ、注入ドーズを量５１×１０14ｃｍ-2、注入角度が
０度の条件で、例えばＢＦ2をポケット注入領域９に注
入し、ＰＭＯＳエクステンション領域１０を形成する。
領域の上のレジストマスク５を除去した後、ＮＭＯＳ領
域の上を覆うようにしてレジストマスク８を形成する。
そして、これをマスクとして、例えば注入エネルギが１
５ｋｅＶ未満、注入ドーズ量が１×１０15ｃｍ-2未満、
注入角度が３０度の条件で不純物として、例えばＡｓを
基板１に斜め注入し、ポケット注入領域９を形成する。
このとき、Ａｓが注入されたポケット注入領域９はアモ
ルファス化しない。その後、例えば注入エネルギが５ｋ
ｅＶ、注入ドーズを量５１×１０14ｃｍ-2、注入角度が
０度の条件で、例えばＢＦ2をポケット注入領域９に注
入し、ＰＭＯＳエクステンション領域１０を形成する。
【００１７】次に、図２（ａ）に示すように、ＮＭＯＳ
領域の上のレジストマスク８を除去する。次に、例えば
ＣＶＤ法により基板１の全面に酸化膜１１を形成する。
この酸化膜１１の膜厚は、例えば１００ｎｍである。
領域の上のレジストマスク８を除去する。次に、例えば
ＣＶＤ法により基板１の全面に酸化膜１１を形成する。
この酸化膜１１の膜厚は、例えば１００ｎｍである。
【００１８】次に、図２（ｂ）に示すように、この酸化
膜１１を、例えばドライエッチングによりエッチバック
し、各ゲート電極４の両側面にサイドウォール１２を形
成する。
膜１１を、例えばドライエッチングによりエッチバック
し、各ゲート電極４の両側面にサイドウォール１２を形
成する。
【００１９】次に、図２（ｃ）に示すように、ＰＭＯＳ
領域の上を覆うようにレジストマスク１３を形成する。
そして、これをマスクとして、例えば注入エネルギが１
５ｋｅＶ未満、注入ドーズ量が１×１０15ｃｍ-2未満、
注入角度が０度の条件で不純物として、例えばＡｓをＮ
ＭＯＳ領域に注入する。このとき、Ａｓが注入されたＮ
ＭＯＳ領域はアモルファス化しない。次に、例えば注入
エネルギが５ｋｅＶ、注入ドーズ量が１×１０15ｃ
ｍ-2、注入角度が０度の条件で不純物として、Ｐを基板
１に注入し、ＮＭＯＳの深いＳＤ領域１４を形成する。
領域の上を覆うようにレジストマスク１３を形成する。
そして、これをマスクとして、例えば注入エネルギが１
５ｋｅＶ未満、注入ドーズ量が１×１０15ｃｍ-2未満、
注入角度が０度の条件で不純物として、例えばＡｓをＮ
ＭＯＳ領域に注入する。このとき、Ａｓが注入されたＮ
ＭＯＳ領域はアモルファス化しない。次に、例えば注入
エネルギが５ｋｅＶ、注入ドーズ量が１×１０15ｃ
ｍ-2、注入角度が０度の条件で不純物として、Ｐを基板
１に注入し、ＮＭＯＳの深いＳＤ領域１４を形成する。
【００２０】次に、図３（ａ）に示すように、ＰＭＯＳ
領域の上のレジストマスク１３を除去し、ＮＭＯＳ領域
の上を覆うようにしてレジストマスク１５を形成する。
そして、これをマスクとして、例えば注入エネルギが３
ｋｅＶ、注入ドーズ量が５×１０15ｃｍ-2、注入角度が
０度の条件で不純物として、例えばＢをＰＭＯＳ領域に
注入し、ＰＭＯＳの深いＳＤ領域１６を形成する。
領域の上のレジストマスク１３を除去し、ＮＭＯＳ領域
の上を覆うようにしてレジストマスク１５を形成する。
そして、これをマスクとして、例えば注入エネルギが３
ｋｅＶ、注入ドーズ量が５×１０15ｃｍ-2、注入角度が
０度の条件で不純物として、例えばＢをＰＭＯＳ領域に
注入し、ＰＭＯＳの深いＳＤ領域１６を形成する。
【００２１】次に、例えば酸素濃度が１質量％の雰囲気
でRapid Thermal Annealing法（急速加熱処理、以
下、ＲＴＡ法という）により１０００度の温度で１０秒
間熱処理をしてゲート電極４、ＮＭＯＳエクステンショ
ン領域７、ＰＭＯＳエクステンション領域１０、ＮＭＯ
Ｓの深いＳＤ領域１４及びＰＭＯＳの深いＳＤ領域１６
の不純物を活性化させる。これにより、ＰＭＯＳ領域及
びＮＭＯＳ領域において夫々不純物が活性化されて拡散
層領域が形成される。
でRapid Thermal Annealing法（急速加熱処理、以
下、ＲＴＡ法という）により１０００度の温度で１０秒
間熱処理をしてゲート電極４、ＮＭＯＳエクステンショ
ン領域７、ＰＭＯＳエクステンション領域１０、ＮＭＯ
Ｓの深いＳＤ領域１４及びＰＭＯＳの深いＳＤ領域１６
の不純物を活性化させる。これにより、ＰＭＯＳ領域及
びＮＭＯＳ領域において夫々不純物が活性化されて拡散
層領域が形成される。
【００２２】次に、図３（ｂ）に示すように、基板１の
全面に、例えばスパッタによりコバルト膜（図示せず）
を形成する。このコバルト膜の膜厚は、例えば１０ｎｍ
である。そして、例えばＲＴＡ法により、窒素が１００
体積％の雰囲気で７００度の温度で３０秒間熱処理した
後、更に、例えばＲＴＡ法により、窒素が１００体積％
の雰囲気で７５０℃の温度で３０秒間の熱処理を行い、
ゲート電極４、ＮＭＯＳの深いＳＤ領域１４及びＰＭＯ
Ｓの深いＳＤ領域１６の上にコバルトシリサイド１７を
形成する。なお、それ以外の領域の余剰なコバルトは、
例えばウエットエッチング処理により除去する。
全面に、例えばスパッタによりコバルト膜（図示せず）
を形成する。このコバルト膜の膜厚は、例えば１０ｎｍ
である。そして、例えばＲＴＡ法により、窒素が１００
体積％の雰囲気で７００度の温度で３０秒間熱処理した
後、更に、例えばＲＴＡ法により、窒素が１００体積％
の雰囲気で７５０℃の温度で３０秒間の熱処理を行い、
ゲート電極４、ＮＭＯＳの深いＳＤ領域１４及びＰＭＯ
Ｓの深いＳＤ領域１６の上にコバルトシリサイド１７を
形成する。なお、それ以外の領域の余剰なコバルトは、
例えばウエットエッチング処理により除去する。
【００２３】この工程以降については、従来の半導体装
置の製造方法に従って、層間絶縁膜を形成しコンタクト
を形成し、配線工程を経てトランジスタを形成する。
置の製造方法に従って、層間絶縁膜を形成しコンタクト
を形成し、配線工程を経てトランジスタを形成する。
【００２４】本実施例においては、ＮＭＯＳの深いＳＤ
領域１４にＰを注入する前で、かつＳＤ活性化アニール
前に、注入された領域がアモルファス化しない条件でＡ
ｓを注入することにより、基板１内でＡｓがクラスター
化する。そして、後から注入されたＰがＡｓとクラスタ
ーを形成する。即ち、ＮＭＯＳエクステンション領域２
８の表面近傍にクラスター層が形成される。このクラス
ター層が熱処理（アニール）中に生じるＰの外方拡散を
抑制する。これにより、浅い拡散層を形成することがで
きる。また、不純物を活性化させるアニール中に、Ｐ又
はＢ等の増速酸化が生じ、基板１の表面酸化膜の増加量
が増えるので、不純物を活性化させるアニール雰囲気の
酸素濃度が低くても、Ｐが外方拡散しにくくなる。この
ため、拡散層の抵抗が低くなる。従って、ＮＭＯＳ及び
ＰＭＯＳのいずれの領域においても、抵抗が低く接合が
浅い拡散層を形成することができる。
領域１４にＰを注入する前で、かつＳＤ活性化アニール
前に、注入された領域がアモルファス化しない条件でＡ
ｓを注入することにより、基板１内でＡｓがクラスター
化する。そして、後から注入されたＰがＡｓとクラスタ
ーを形成する。即ち、ＮＭＯＳエクステンション領域２
８の表面近傍にクラスター層が形成される。このクラス
ター層が熱処理（アニール）中に生じるＰの外方拡散を
抑制する。これにより、浅い拡散層を形成することがで
きる。また、不純物を活性化させるアニール中に、Ｐ又
はＢ等の増速酸化が生じ、基板１の表面酸化膜の増加量
が増えるので、不純物を活性化させるアニール雰囲気の
酸素濃度が低くても、Ｐが外方拡散しにくくなる。この
ため、拡散層の抵抗が低くなる。従って、ＮＭＯＳ及び
ＰＭＯＳのいずれの領域においても、抵抗が低く接合が
浅い拡散層を形成することができる。
【００２５】また、本実施例においては、ＮＭＯＳの深
いＳＤ領域１４の形成において、Ｐを注入する前に注入
されるＡｓは、Ｐを注入した後に注入することも可能で
ある。しかし、不純物の注入欠陥量低減のためには、Ｐ
を注入する前にＡｓを注入することが好ましい。また、
Ａｓ及びＰを注入する場合、注入エネルギ及び注入ドー
ズ量はデバイスルールに応じて変更が可能であり、Ａｓ
等の不純物を注入した領域がアモルファス化しない条件
であればよい。また、Ｐの外方拡散を抑制する不純物
は、Ａｓに限定されるものではなく、Ｇｅ又はＡｒをＡ
ｓと同様の条件で注入してもよい。この場合において
も、Ａｓと同様の効果を得ることができる。
いＳＤ領域１４の形成において、Ｐを注入する前に注入
されるＡｓは、Ｐを注入した後に注入することも可能で
ある。しかし、不純物の注入欠陥量低減のためには、Ｐ
を注入する前にＡｓを注入することが好ましい。また、
Ａｓ及びＰを注入する場合、注入エネルギ及び注入ドー
ズ量はデバイスルールに応じて変更が可能であり、Ａｓ
等の不純物を注入した領域がアモルファス化しない条件
であればよい。また、Ｐの外方拡散を抑制する不純物
は、Ａｓに限定されるものではなく、Ｇｅ又はＡｒをＡ
ｓと同様の条件で注入してもよい。この場合において
も、Ａｓと同様の効果を得ることができる。
【００２６】更に、本実施例においては、ＮＭＯＳエク
ステンション領域７の形成においては、Ａｓを注入する
以外にＰ、Ａｓ2、Ｐ2又はこれらを混合して注入するこ
とができる。また、ＰＭＯＳエクステンション領域１０
はＢを注入して形成することもでき、更に、ＰＭＯＳの
深いＳＤ領域１６はＢＦ2を注入して形成することもで
きる。更にまた、サイドウォール１２はＣＶＤ法により
形成された酸化膜による単層のものに限定されるもので
はなく、ＣＶＤ法により形成された酸化膜及び窒化膜の
２層構造又は３層構造のサイドウォール１２とすること
もできる。
ステンション領域７の形成においては、Ａｓを注入する
以外にＰ、Ａｓ2、Ｐ2又はこれらを混合して注入するこ
とができる。また、ＰＭＯＳエクステンション領域１０
はＢを注入して形成することもでき、更に、ＰＭＯＳの
深いＳＤ領域１６はＢＦ2を注入して形成することもで
きる。更にまた、サイドウォール１２はＣＶＤ法により
形成された酸化膜による単層のものに限定されるもので
はなく、ＣＶＤ法により形成された酸化膜及び窒化膜の
２層構造又は３層構造のサイドウォール１２とすること
もできる。
【００２７】次に、本発明の第２の実施例について説明
する。図４（ａ）乃至（ｄ）は本発明の第２の実施例に
係る半導体装置の製造方法を工程順に示す断面図、図５
（ａ）乃至（ｃ）はその次の工程を工程順に示す断面
図、図６（ａ）乃至（ｄ）はその次の工程を工程順に示
す断面図である。なお、図１（ａ）乃至（ｃ）、図２
（ａ）乃至（ｃ）並びに図３（ａ）及び（ｂ）に示す第
１の実施例と同一構成物には同一符号を付しその詳細な
説明は省略する。
する。図４（ａ）乃至（ｄ）は本発明の第２の実施例に
係る半導体装置の製造方法を工程順に示す断面図、図５
（ａ）乃至（ｃ）はその次の工程を工程順に示す断面
図、図６（ａ）乃至（ｄ）はその次の工程を工程順に示
す断面図である。なお、図１（ａ）乃至（ｃ）、図２
（ａ）乃至（ｃ）並びに図３（ａ）及び（ｂ）に示す第
１の実施例と同一構成物には同一符号を付しその詳細な
説明は省略する。
【００２８】本実施例においては、基板１に素子分離膜
２を形成し、ＮＭＯＳ領域にＰウェル領域１ａ及びＰＭ
ＯＳ領域にＮウェル領域１ｂを形成し、基板１の上にゲ
ート電極４及びゲート絶縁膜３を形成する工程は、第１
の実施例と同様の工程であり、その詳細な説明は省略す
る。
２を形成し、ＮＭＯＳ領域にＰウェル領域１ａ及びＰＭ
ＯＳ領域にＮウェル領域１ｂを形成し、基板１の上にゲ
ート電極４及びゲート絶縁膜３を形成する工程は、第１
の実施例と同様の工程であり、その詳細な説明は省略す
る。
【００２９】次に、図４（ｂ）に示すように、基板１の
全面に、例えばＣＶＤ法により酸化膜２０を形成する。
この酸化膜２０の膜厚は、例えば１００ｎｍである。
全面に、例えばＣＶＤ法により酸化膜２０を形成する。
この酸化膜２０の膜厚は、例えば１００ｎｍである。
【００３０】次に、図４（ｃ）に示すように、酸化膜２
０を、例えばドライエッチングによりエッチバックを行
い、各ゲート電極４の両側面にサイドウォール２１を形
成する。
０を、例えばドライエッチングによりエッチバックを行
い、各ゲート電極４の両側面にサイドウォール２１を形
成する。
【００３１】次に、図４（ｄ）に示すように、ＰＭＯＳ
領域の上を覆うようにしてレジストマスク２２を形成す
る。そして、これをマスクとして、例えば注入エネルギ
が１５ｋｅＶ未満、注入ドーズ量が１×１０15ｃｍ-2未
満、注入角度が０度の条件で不純物として、例えばＡｓ
をＮＭＯＳ領域に注入する。そして、例えば注入エネル
ギが５ｋｅＶ、注入ドーズ量が１×１０15ｃｍ-2、注入
角度が０度の条件で不純物として、例えばＰをＡｓが注
入された領域に注入し、ＮＭＯＳの深いＳＤ領域２３を
形成する。このとき、Ａｓが注入された領域はアモルフ
ァス化されない。
領域の上を覆うようにしてレジストマスク２２を形成す
る。そして、これをマスクとして、例えば注入エネルギ
が１５ｋｅＶ未満、注入ドーズ量が１×１０15ｃｍ-2未
満、注入角度が０度の条件で不純物として、例えばＡｓ
をＮＭＯＳ領域に注入する。そして、例えば注入エネル
ギが５ｋｅＶ、注入ドーズ量が１×１０15ｃｍ-2、注入
角度が０度の条件で不純物として、例えばＰをＡｓが注
入された領域に注入し、ＮＭＯＳの深いＳＤ領域２３を
形成する。このとき、Ａｓが注入された領域はアモルフ
ァス化されない。
【００３２】次に、図５（ａ）に示すように、ＰＭＯＳ
領域の上のレジストマスク２２を除去する。そして、Ｎ
ＭＯＳ領域の上を覆うようにしてレジストマスク２４を
形成する。そして、これをマスクにして、例えば注入エ
ネルギが３ｋｅＶ、注入ドーズ量が５×１０15ｃｍ-2、
注入角度が０度の条件で不純物として、例えばＢをＰＭ
ＯＳ領域に注入し、ＰＭＯＳの深いＳＤ領域２５を形成
する。
領域の上のレジストマスク２２を除去する。そして、Ｎ
ＭＯＳ領域の上を覆うようにしてレジストマスク２４を
形成する。そして、これをマスクにして、例えば注入エ
ネルギが３ｋｅＶ、注入ドーズ量が５×１０15ｃｍ-2、
注入角度が０度の条件で不純物として、例えばＢをＰＭ
ＯＳ領域に注入し、ＰＭＯＳの深いＳＤ領域２５を形成
する。
【００３３】次に、図５（ｂ）に示すように、ＮＭＯＳ
上のレジストマスク２４を除去する。そして、例えば酸
素濃度が１体積％の雰囲気でＲＴＡ法により１０００度
の温度で１０秒間の熱処理を行い、ゲート電極４、ＮＭ
ＯＳの深いＳＤ領域２３及びＰＭＯＳの深いＳＤ領域２
５の不純物を活性化させる。これにより、ＰＭＯＳ領域
及びＮＭＯＳ領域において夫々不純物が活性化されて拡
散層領域が形成される。その後、例えばウェットエッチ
ング法によりサイドウォール２１を除去する。
上のレジストマスク２４を除去する。そして、例えば酸
素濃度が１体積％の雰囲気でＲＴＡ法により１０００度
の温度で１０秒間の熱処理を行い、ゲート電極４、ＮＭ
ＯＳの深いＳＤ領域２３及びＰＭＯＳの深いＳＤ領域２
５の不純物を活性化させる。これにより、ＰＭＯＳ領域
及びＮＭＯＳ領域において夫々不純物が活性化されて拡
散層領域が形成される。その後、例えばウェットエッチ
ング法によりサイドウォール２１を除去する。
【００３４】次に、図５（ｃ）に示すように、ＰＭＯＳ
領域の上を覆うようにしてレジストマスク２６を形成す
る。そして、これをマスクにして、例えば注入エネルギ
が３０ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2、注入
角度が３０度の条件で不純物として、例えばＢＦ2をＮ
ＭＯＳ領域に斜め注入し、ポケット注入領域２７を形成
する。その後、例えば注入エネルギが５ｋｅＶ、注入ド
ーズ量が１×１０15ｃｍ-2、注入角度が０度の条件で不
純物として、例えばＡｓをＮＭＯＳ領域に注入し、更
に、例えば注入エネルギが１ｋｅＶ、注入ドーズ量が２
×１０14ｃｍ-2、注入角度が０度の条件で不純物とし
て、例えばＰをＮＭＯＳ領域に注入し、ＮＭＯＳエクス
テンション領域２８を形成する。このとき、Ａｓが注入
された領域はアモルファス化されない。
領域の上を覆うようにしてレジストマスク２６を形成す
る。そして、これをマスクにして、例えば注入エネルギ
が３０ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2、注入
角度が３０度の条件で不純物として、例えばＢＦ2をＮ
ＭＯＳ領域に斜め注入し、ポケット注入領域２７を形成
する。その後、例えば注入エネルギが５ｋｅＶ、注入ド
ーズ量が１×１０15ｃｍ-2、注入角度が０度の条件で不
純物として、例えばＡｓをＮＭＯＳ領域に注入し、更
に、例えば注入エネルギが１ｋｅＶ、注入ドーズ量が２
×１０14ｃｍ-2、注入角度が０度の条件で不純物とし
て、例えばＰをＮＭＯＳ領域に注入し、ＮＭＯＳエクス
テンション領域２８を形成する。このとき、Ａｓが注入
された領域はアモルファス化されない。
【００３５】次に、図６（ａ）に示すように、ＰＭＯＳ
領域の上のレジストマスク２６を除去する。次に、ＮＭ
ＯＳ領域の上を覆うようにしてレジストマスク２９を形
成する。そして、これをマスクにして、例えば注入エネ
ルギが１５ｋｅＶ未満、注入ドーズ量が１×１０15ｃｍ
-2未満、注入角度が３０度の条件で不純物として、例え
ばＡｓをポケット注入領域３０に斜め注入し、ポケット
注入領域３０を形成する。その後、注入エネルギが５ｋ
ｅＶ、注入ドーズ量が５×１０14ｃｍ-2、注入角度が０
度の条件で不純物として、例えばＢＦ2をポケット注入
領域３０に注入し、ＰＭＯＳエクステンション領域３１
を形成する。
領域の上のレジストマスク２６を除去する。次に、ＮＭ
ＯＳ領域の上を覆うようにしてレジストマスク２９を形
成する。そして、これをマスクにして、例えば注入エネ
ルギが１５ｋｅＶ未満、注入ドーズ量が１×１０15ｃｍ
-2未満、注入角度が３０度の条件で不純物として、例え
ばＡｓをポケット注入領域３０に斜め注入し、ポケット
注入領域３０を形成する。その後、注入エネルギが５ｋ
ｅＶ、注入ドーズ量が５×１０14ｃｍ-2、注入角度が０
度の条件で不純物として、例えばＢＦ2をポケット注入
領域３０に注入し、ＰＭＯＳエクステンション領域３１
を形成する。
【００３６】次に、図６（ｂ）に示すように、ＮＭＯＳ
領域の上のレジストマスク２９を除去する。その後、Ｎ
ＭＯＳエクステンション領域２８及びＰＭＯＳエクステ
ンション領域３１を、例えば酸素濃度が１体積％の雰囲
気でＲＴＡ法により１０００度の温度で３秒間アニール
する。次に、例えば低温ＣＶＤ法により基板１の全面に
酸化膜３２を形成する。この酸化３２の膜厚は、例えば
１００ｎｍである。
領域の上のレジストマスク２９を除去する。その後、Ｎ
ＭＯＳエクステンション領域２８及びＰＭＯＳエクステ
ンション領域３１を、例えば酸素濃度が１体積％の雰囲
気でＲＴＡ法により１０００度の温度で３秒間アニール
する。次に、例えば低温ＣＶＤ法により基板１の全面に
酸化膜３２を形成する。この酸化３２の膜厚は、例えば
１００ｎｍである。
【００３７】次に、図６（ｃ）に示すように、酸化膜３
２を例えばドライエッチングによりエッチバックし、各
ゲート電極４の両側面にサイドウォール３３を形成す
る。
２を例えばドライエッチングによりエッチバックし、各
ゲート電極４の両側面にサイドウォール３３を形成す
る。
【００３８】次に、図６（ｄ）に示すように、例えばコ
バルトを基板１の全面に、例えばスパッタ法によりコバ
ルト膜（図示せず）を形成する。このコバルト膜の膜厚
は、例えば１０ｎｍである。次に、例えば窒素１００体
積％の雰囲気でＲＴＡ法により、例えば７００℃で３０
秒間熱処理する。そして、例えばＲＴＡ法により、窒素
１００体積％の雰囲気で７５０℃の温度で３０秒熱処理
を行い、ゲート電極４、ＮＭＯＳの深いＳＤ領域２３及
びＰＭＯＳの深いＳＤ領域２５の上に、コバルトシリサ
イド３４を形成する。それ以外の領域の余剰なコバルト
は、例えば、ウェットエッチング処理によって除去す
る。
バルトを基板１の全面に、例えばスパッタ法によりコバ
ルト膜（図示せず）を形成する。このコバルト膜の膜厚
は、例えば１０ｎｍである。次に、例えば窒素１００体
積％の雰囲気でＲＴＡ法により、例えば７００℃で３０
秒間熱処理する。そして、例えばＲＴＡ法により、窒素
１００体積％の雰囲気で７５０℃の温度で３０秒熱処理
を行い、ゲート電極４、ＮＭＯＳの深いＳＤ領域２３及
びＰＭＯＳの深いＳＤ領域２５の上に、コバルトシリサ
イド３４を形成する。それ以外の領域の余剰なコバルト
は、例えば、ウェットエッチング処理によって除去す
る。
【００３９】この工程以降については、従来の半導体装
置の製造方法に従って、層間絶縁膜を形成しコンタクト
を形成し、配線工程を経てトランジスタを形成する。
置の製造方法に従って、層間絶縁膜を形成しコンタクト
を形成し、配線工程を経てトランジスタを形成する。
【００４０】本実施例においては、ＮＭＯＳの深いＳＤ
領域２３又はＮＭＯＳエクステンション領域２８にＰを
注入する前で、かつＳＤ活性化アニール前に、ＮＭＯＳ
エクステンション領域２８に、基板がアモルファス化し
ない条件でＡｓを注入することにより、基板１内でＡｓ
がクラスター化する。そして、後から注入されるＰがＡ
ｓとクラスターを形成する。即ち、ＮＭＯＳエクステン
ション領域２８の表面近傍にクラスター層が形成され
る。このクラスター層がアニール中のＰの外方拡散を抑
制する。これにより、浅い拡散層を形成することができ
る。また、不純物を活性化させるアニール中に、Ｐ又は
Ｂ等の増速酸化が生じ、基板１の表面酸化膜の増加量が
増えるので、拡散層を活性化させるアニール雰囲気の酸
素濃度が低くても、Ｐが外方拡散しにくくなる。このた
め、拡散層の抵抗が低くなる。従って、ＮＭＯＳ及びＰ
ＭＯＳのいずれの領域においても、抵抗が低く接合が浅
い拡散層を形成することができる。
領域２３又はＮＭＯＳエクステンション領域２８にＰを
注入する前で、かつＳＤ活性化アニール前に、ＮＭＯＳ
エクステンション領域２８に、基板がアモルファス化し
ない条件でＡｓを注入することにより、基板１内でＡｓ
がクラスター化する。そして、後から注入されるＰがＡ
ｓとクラスターを形成する。即ち、ＮＭＯＳエクステン
ション領域２８の表面近傍にクラスター層が形成され
る。このクラスター層がアニール中のＰの外方拡散を抑
制する。これにより、浅い拡散層を形成することができ
る。また、不純物を活性化させるアニール中に、Ｐ又は
Ｂ等の増速酸化が生じ、基板１の表面酸化膜の増加量が
増えるので、拡散層を活性化させるアニール雰囲気の酸
素濃度が低くても、Ｐが外方拡散しにくくなる。このた
め、拡散層の抵抗が低くなる。従って、ＮＭＯＳ及びＰ
ＭＯＳのいずれの領域においても、抵抗が低く接合が浅
い拡散層を形成することができる。
【００４１】また、本実施例においては、ＮＭＯＳの深
いＳＤ領域２３、ＮＭＯＳエクステンション領域２８の
形成において、Ｐを注入する前にＡｓを注入している
が、このＡｓは、Ｐを注入した後に注入することも可能
である。しかし、不純物の注入欠陥量低減のためには、
本実施例のように、Ｐを注入する前にＡｓを注入するこ
とが好ましい。また、Ａｓ及びＰを注入する場合、注入
エネルギ及び注入ドーズ量はデバイスルールに応じて変
更が可能であり、Ａｓ等の不純物を注入した領域がアモ
ルファス化しない条件であればよい。また、Ｐの外方拡
散を抑制する不純物は、Ａｓに限定されるものではな
く、Ｇｅ又はＡｒをＡｓと同様の条件で注入してもよ
い。この場合においても、Ａｓと同様の効果を得ること
ができる。
いＳＤ領域２３、ＮＭＯＳエクステンション領域２８の
形成において、Ｐを注入する前にＡｓを注入している
が、このＡｓは、Ｐを注入した後に注入することも可能
である。しかし、不純物の注入欠陥量低減のためには、
本実施例のように、Ｐを注入する前にＡｓを注入するこ
とが好ましい。また、Ａｓ及びＰを注入する場合、注入
エネルギ及び注入ドーズ量はデバイスルールに応じて変
更が可能であり、Ａｓ等の不純物を注入した領域がアモ
ルファス化しない条件であればよい。また、Ｐの外方拡
散を抑制する不純物は、Ａｓに限定されるものではな
く、Ｇｅ又はＡｒをＡｓと同様の条件で注入してもよ
い。この場合においても、Ａｓと同様の効果を得ること
ができる。
【００４２】更に、本実施例においては、ＰＭＯＳエク
ステンション領域３１はＢを注入して形成することもで
きる。また、ＰＭＯＳの深いＳＤ領域２５はＢＦ2を注
入して形成することもできる。更に、サイドウォール３
３は低温ＣＶＤ法により形成された酸化膜が単層のもの
に限定されるものではなく、例えば低温ＣＶＤ法による
酸化膜及び窒化膜の２層又は３層構造のサイドウォール
を使用することもできる。
ステンション領域３１はＢを注入して形成することもで
きる。また、ＰＭＯＳの深いＳＤ領域２５はＢＦ2を注
入して形成することもできる。更に、サイドウォール３
３は低温ＣＶＤ法により形成された酸化膜が単層のもの
に限定されるものではなく、例えば低温ＣＶＤ法による
酸化膜及び窒化膜の２層又は３層構造のサイドウォール
を使用することもできる。
【００４３】上述のいずれの実施例においても、基板と
して、Ｓｉ基板１を使用したが、これに限定されるもの
ではなく、ＳＯＩ（Silicon On Insulator）基板又は
エピタキシャル基板を使用することができる。また、ゲ
ート絶縁膜３として、酸窒化膜を使用する場合もある。
して、Ｓｉ基板１を使用したが、これに限定されるもの
ではなく、ＳＯＩ（Silicon On Insulator）基板又は
エピタキシャル基板を使用することができる。また、ゲ
ート絶縁膜３として、酸窒化膜を使用する場合もある。
【００４４】また、上述のいずれの実施例においても、
特別に、酸化膜等を形成することなく、ＮＭＯＳ及びＰ
ＭＯＳを同じ酸素濃度で熱処理することができ、その結
果、抵抗が低く浅い拡散層を形成することができる。な
お、不純物を活性化させる熱処理の酸素濃度は０．０５
乃至１体積％が好ましい。酸素濃度が０．０５体積％未
満では、Ｂの外方拡散によりシート抵抗が高くなる虞が
ある。一方、酸素濃度が１体積％を超えると、Ｂ又はＢ
Ｆ2は酸化増速拡散が生じ、浅い接合を作ることでき
ず、拡散層領域が大きくなってしまう虞がある。
特別に、酸化膜等を形成することなく、ＮＭＯＳ及びＰ
ＭＯＳを同じ酸素濃度で熱処理することができ、その結
果、抵抗が低く浅い拡散層を形成することができる。な
お、不純物を活性化させる熱処理の酸素濃度は０．０５
乃至１体積％が好ましい。酸素濃度が０．０５体積％未
満では、Ｂの外方拡散によりシート抵抗が高くなる虞が
ある。一方、酸素濃度が１体積％を超えると、Ｂ又はＢ
Ｆ2は酸化増速拡散が生じ、浅い接合を作ることでき
ず、拡散層領域が大きくなってしまう虞がある。
【００４５】更に、上述のいずれの実施例においても、
ゲート電極４、ＮＭＯＳの深いＳＤ領域１４、２８、Ｐ
ＭＯＳの深いＳＤ領域１６、３１の上のシリサイド化に
は、コバルトを使用してコバルトシリサイド１７、３４
を形成したが、Ｔｉを使用してチタンシリサイドを形成
してもよい。
ゲート電極４、ＮＭＯＳの深いＳＤ領域１４、２８、Ｐ
ＭＯＳの深いＳＤ領域１６、３１の上のシリサイド化に
は、コバルトを使用してコバルトシリサイド１７、３４
を形成したが、Ｔｉを使用してチタンシリサイドを形成
してもよい。
【００４６】
【発明の効果】以上詳述したように本発明によれば、基
板がアモルファス化しない条件で第１の不純物を拡散層
となる領域に注入し、この第１の不純物を注入した領域
に第２の不純物を注入することにより、第１の不純物が
基板内でクラスターを形成し、更に第１の不純物は第２
の不純物ともクラスターを形成する。このため、第１及
び第２の不純物を活性化させる工程において、第２の不
純物の外方拡散が抑制される。これにより、浅い拡散層
を形成することができる。また、外方拡散により基板の
表面に第１又は第２の不純物が拡散して拡散層の抵抗を
増大させることがないので、拡散層の抵抗を低くするこ
とができる。また、このとき、基板の表面にカバー膜等
を形成することなく、第１及び第２の不純物の外方拡散
が抑制されるので、工程数を増加させることがない。
板がアモルファス化しない条件で第１の不純物を拡散層
となる領域に注入し、この第１の不純物を注入した領域
に第２の不純物を注入することにより、第１の不純物が
基板内でクラスターを形成し、更に第１の不純物は第２
の不純物ともクラスターを形成する。このため、第１及
び第２の不純物を活性化させる工程において、第２の不
純物の外方拡散が抑制される。これにより、浅い拡散層
を形成することができる。また、外方拡散により基板の
表面に第１又は第２の不純物が拡散して拡散層の抵抗を
増大させることがないので、拡散層の抵抗を低くするこ
とができる。また、このとき、基板の表面にカバー膜等
を形成することなく、第１及び第２の不純物の外方拡散
が抑制されるので、工程数を増加させることがない。
【図面の簡単な説明】
【図１】（ａ）乃至（ｃ）は本発明の第１の実施例に係
る半導体装置の製造方法を工程順に示す断面図である。
る半導体装置の製造方法を工程順に示す断面図である。
【図２】（ａ）乃至（ｃ）はその次の工程を工程順に示
す断面図である。
す断面図である。
【図３】（ａ）及び（ｂ）はその次の工程を工程順に示
す断面図である。
す断面図である。
【図４】（ａ）乃至（ｄ）は本発明の第２の実施例に係
る半導体装置の製造方法を工程順に示す断面図である。
る半導体装置の製造方法を工程順に示す断面図である。
【図５】（ａ）乃至（ｃ）はその次の工程を工程順に示
す断面図である。
す断面図である。
【図６】（ａ）乃至（ｄ）はその次の工程を工程順に示
す断面図である。
す断面図である。
１；Ｓｉ基板
２；トレンチ素子分離膜
３；ゲート絶縁膜
４；ゲート電極
５、８、１３、１５、２２、２４、２６、２９；レジス
トマスク ６、９、２７、３０；ポケット注入領域 ７、２８；ＮＭＯＳエクステンション領域 １０、３１；ＰＭＯＳエクステンション領域 １１、２０；酸化膜 １２、２１、３３；サイドウォール １４、２３；ＮＭＯＳの深いＳＤ領域 １６、２５；ＰＭＯＳの深いＳＤ領域 １７、３４；コバルトシリサイド
トマスク ６、９、２７、３０；ポケット注入領域 ７、２８；ＮＭＯＳエクステンション領域 １０、３１；ＰＭＯＳエクステンション領域 １１、２０；酸化膜 １２、２１、３３；サイドウォール １４、２３；ＮＭＯＳの深いＳＤ領域 １６、２５；ＰＭＯＳの深いＳＤ領域 １７、３４；コバルトシリサイド
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8238
H01L 21/265
H01L 27/092
Claims (2)
- 【請求項１】 同一基板にＰ型ＭＯＳトランジスタ及び
Ｎ型ＭＯＳトランジスタを形成する半導体装置の製造方
法において、Ｎ型ＭＯＳトランジスタ形成予定領域の拡
散層となる領域にＡｓ、Ａｒ及びＧｅからなる群から選
択された１種の不純物を前記基板がアモルファス化しな
い条件で注入した後Ｐを不純物として注入すると共に、
Ｐ型ＭＯＳトランジスタ形成予定領域の拡散層となる領
域に不純物を注入する工程と、前記Ｎ型ＭＯＳトランジ
スタ形成予定領域の注入不純物及び前記Ｐ型ＭＯＳトラ
ンジスタ形成予定領域の注入不純物を、酸素濃度が０．
０５乃至１体積％の雰囲気で行われる同一の熱処理によ
り活性化する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記Ａｓ、Ａｒ及びＧｅからなる群から
選択された１種の不純物を注入する工程は、注入エネル
ギが１５ｋｅＶ未満であり、ドーズ量が１×１０15ｃｍ
-2未満であることを特徴とする請求項１に記載の半導体
装置の製造方法。
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Applications Claiming Priority (1)
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