CN108630740B - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其形成方法，其中，方法包括：提供衬底；在所述衬底上形成栅极结构，所述栅极结构包括相对的第一侧和第二侧；在所述栅极结构第一侧的衬底中形成第一掺杂区，所述第一掺杂区中具有第一掺杂离子；在所述栅极结构第二侧的衬底中形成第二掺杂区，所述第二掺杂区中具有第二掺杂离子，所述第二掺杂区中的第二掺杂离子浓度小于所述第一掺杂区的第一掺杂离子浓度，且所述第二掺杂离子的原子量小于所述第一掺杂离子的原子量。所述方法可以降低所形成半导体结构的导通电阻，同时降低所形成半导体结构的重叠电容。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断进步，半导体器件的应用越来越广泛，对半导体器件的性能要求也越来越高。
金属-氧化物-半导体(Metal-Oxide-Semiconductor)结构的晶体管简称MOS晶体管作为一种基本的半导体器件，由于驱动电路简单，需要的驱动功率小，开关速度快，工作频率高被广泛用做各种电路的开关器件，例如射频电路。
在电子技术领域，射频电路的特性不同于普通的低频电路。主要原因是在高频条件下，电路的特性与低频条件下不同。在高频条件下，杂散电容和杂散电感对电路的影响很大。杂散电感存在于导线连接以及组件本身存在的内部自感。杂散电容存在于电路的导体之间以及组件和地之间，例如栅极与源漏扩展区之间的重叠电容。此外，射频电路的导通电阻对射频电路的功耗有重要影响，影响着射频电路中信号的强弱。
然而，现有技术形成的MOS开关具有导通电阻(Ron)大、重叠电容(Cov)较大的缺点，导致MOS开关信号损耗较大，性能较差。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以降低MOS晶体管的导通电阻，并减小重叠电容，从而改善所形成半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成栅极结构，所述栅极结构包括相对的第一侧和第二侧；在所述栅极结构第一侧的衬底中形成第一掺杂区，所述第一掺杂区中具有第一掺杂离子；在所述栅极结构第二侧的衬底中形成第二掺杂区，所述第二掺杂区中具有第二掺杂离子，所述第二掺杂区中的第二掺杂离子浓度小于所述第一掺杂区的第一掺杂离子浓度，且所述第二掺杂离子的原子量小于所述第一掺杂离子的原子量。
可选的，所述第一掺杂区和第二掺杂区用于形成NMOS晶体管，所述第一掺杂离子为砷离子或锑离子，所述第二掺杂离子为磷离子。
可选的，所述第一掺杂区和第二掺杂区用于形成PMOS晶体管，所述第一掺杂离子为铟离子或铊离子，所述第二掺杂离子为硼离子或BF2-离子。
可选的，所述第一掺杂区包括：位于所述栅极结构第一侧衬底中的漏扩展区；位于所述栅极结构第一侧漏扩展区和衬底中的漏区，所述漏区到栅极结构沿沟道方向的中心线的距离大于所述漏扩展区到栅极结构沿沟道方向的中心线的距离；所述第二掺杂区包括：位于所述栅极结构第二侧衬底中的源扩展区；位于所述栅极结构第二侧源扩展区和衬底中的源区，所述源区到栅极结构沿沟道方向的中心线的距离大于所述源扩展区到栅极结构沿沟道方向的中心线的距离；形成所述第一掺杂区和第二掺杂区的步骤包括：通过轻掺杂漏工艺在所述栅极结构第一侧的衬底中形成漏扩展区；通过轻掺杂源工艺在所述栅极结构第二侧的衬底中形成源扩展区；形成所述源扩展区和漏扩展区之后，在所述栅极结构侧壁形成侧墙；形成所述侧墙之后，通过漏掺杂工艺在所述栅极结构第一侧的漏扩展区和衬底中形成漏区；形成所述侧墙之后，通过源掺杂工艺在所述栅极结构第二侧的源扩展区和衬底中形成源区。
可选的，所述轻掺杂漏工艺的掺杂离子为第一掺杂离子，所述轻掺杂源工艺的掺杂离子为第二掺杂离子。
可选的，形成所述漏扩展区的步骤包括：在所述栅极结构第二侧衬底上形成第一图形层；以所述第一图形层为掩膜，对所述栅极结构第一侧衬底进行第一离子注入，在所述栅极结构第一侧衬底中注入第一掺杂离子，形成漏扩展区；形成所述源扩展区的步骤包括：在所述栅极结构第一侧衬底上形成第二图形层；以所述第二图形层为掩膜，对所述栅极结构第二侧衬底进行第二离子注入，在所述栅极结构第二侧衬底中注入第二掺杂离子，形成源扩展区。
可选的，所述第二掺杂离子为磷离子，所述第一掺杂离子为砷离子或锑离子；所述第一离子注入的工艺参数包括：注入剂量为1E15atoms/cm2～5E15atoms/cm2，注入能量为3KeV～5KeV；所述第二离子注入的工艺参数包括：注入剂量为1E13atoms/cm2～1E15atoms/cm2，注入能量为10KeV～30KeV。
可选的，形成所述漏扩展区之后，形成所述源扩展区；或者，形成所述源扩展区之后，形成所述漏扩展区。
可选的，所述源掺杂工艺的掺杂离子为源离子，所述漏掺杂工艺的掺杂离子为漏离子，所述源离子与所述第二掺杂离子的导电类型相同，所述漏离子与所述第一掺杂离子的导电类型相同；所述源离子与漏离子的浓度相同，且所述源离子与所述漏离子相同；或者，所述漏离子浓度大于所述源离子浓度，且所述漏离子的原子量大于所述源离子的原子量。
可选的，形成所述源区之前，所述形成方法还包括：对所述栅极结构第二侧的衬底进行晕区离子注入，在所述栅极结构第二侧的衬底中注入晕区离子，形成晕区，所述晕区离子与所述第二掺杂离子的导电类型相反。
可选的，所述晕区离子为硼离子或BF2-离子，所述晕区离子注入的工艺参数包括：注入剂量为5E12atoms/cm2～1.5E13atoms/cm2；注入能量为18KeV～22KeV。
可选的，所述漏掺杂工艺的掺杂离子为第一掺杂离子，所述源掺杂工艺的掺杂离子为第二掺杂离子。
相应的，本发明还提供一种半导体结构，包括：衬底；位于所述衬底上的栅极结构，所述栅极结构包括相对的第一侧和第二侧；位于所述栅极结构第一侧衬底中的第一掺杂区，所述第一掺杂区中具有第一掺杂离子；位于所述栅极结构第二侧衬底中的第二掺杂区，所述第二掺杂区中具有第二掺杂离子，所述第二掺杂区中的第二掺杂离子浓度小于所述第一掺杂区的第一掺杂离子浓度，且所述第二掺杂离子的原子量小于所述第一掺杂离子的原子量。
可选的，所述第一掺杂区和第二掺杂区用于形成NMOS晶体管，所述第一掺杂离子为砷离子或锑离子，所述第二掺杂离子为磷离子。
可选的，所述第一掺杂区和第二掺杂区用于形成PMOS晶体管，所述第一掺杂离子为铟离子或铊离子，所述第二掺杂离子为硼离子或BF2-离子。
可选的，所述第一掺杂区包括：位于所述栅极结构第一侧衬底中的漏扩展区；位于所述栅极结构第一侧漏扩展区和衬底中的漏区，所述漏区到栅极结构沿沟道方向的中心线的距离大于所述漏扩展区到栅极结构沿沟道方向的中心线的距离；所述第二掺杂区包括：位于所述栅极结构第二侧衬底中的源扩展区；位于所述栅极结构第二侧源扩展区和衬底中的源区，所述源区到栅极结构沿沟道方向的中心线的距离大于所述源扩展区到栅极结构沿沟道方向的中心线的距离。
可选的，所述漏扩展区中具有第一掺杂离子，所述源扩展区中具有第二掺杂离子。
可选的，所述第一掺杂离子为砷离子或锑离子，所述第二掺杂离子为磷离子；所述漏扩展区中第一掺杂离子的浓度为1E15atoms/cm2～5E15atoms/cm2；所述源扩展区中第二掺杂离子的浓度为1E13atoms/cm2～1E15atoms/cm2。
可选的，所述漏区中具有所述第一掺杂离子，所述源区中具有所述第二掺杂离子。
可选的，还包括：位于所述栅极结构第二侧衬底中的晕区，所述晕区中具有晕区离子，所述晕区离子与所述第二掺杂离子的导电类型相反。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构的形成方法中，所述第一掺杂离子的浓度大于所述第二掺杂离子的浓度，且所述第一掺杂离子的原子量大于所述第二掺杂离子的原子量。所述第一掺杂离子的浓度大于所述第二掺杂离子的浓度，则可以通过增加所述第一掺杂离子浓度，降低所形成半导体结构的导通电阻。此外，所述第一掺杂离子的原子量较大，能够使所述第一掺杂离子的扩散较小，从而能够抑制第一掺杂离子向所形成的晶体管沟道扩散，从而能够降低短沟道效应，防止源漏穿通。同时，由于所述第一掺杂离子的扩散较小，则所述第一掺杂区与栅极结构之间的接触面积较小，从而能够减小第一掺杂区与栅极结构形成的重叠电容，改善所形成半导体结构的性能，减少信号泄露。
进一步，形成所述源区之前，在所述栅极结构第二侧的衬底中形成晕区。所述晕区离子能够与第二掺杂离子复合，从而能够阻挡第二掺杂离子扩散进入所形成的晶体管沟道，进而能够减小漏电流，改善所形成半导体结构性能。
本发明技术方案提供的半导体结构中，所述第一掺杂离子的浓度大于所述第二掺杂离子的浓度，且所述第一掺杂离子的原子量大于所述第二掺杂离子的原子量。所述第一掺杂离子的浓度大于所述第二掺杂离子的浓度，则可以通过增加所述第一掺杂离子浓度，降低所形成半导体结构的导通电阻。此外，所述第一掺杂离子的原子量较大，能够使所述第一掺杂离子的扩散较小，从而能够抑制第一掺杂离子向所形成的晶体管沟道扩散，从而能够降低短沟道效应，防止源漏穿通。同时，由于所述第一掺杂离子的扩散较小，则所述第一掺杂区与栅极结构之间的接触面积较小，从而能够减小第一掺杂区与栅极结构形成的重叠电容，改善所形成半导体结构的性能，减少信号泄露。
附图说明
图1至图8是本发明的半导体结构的形成方法一实施例各个步骤的结构示意图。
具体实施方式
现有的半导体结构的形成方法形成的半导体结构的性能较差。
现结合一种MOS开关的结构分析所形成的MOS开关性较差的原因：
所述MOS开关包括：衬底；位于所述衬底上的栅极结构；分别位于所述栅极结构两侧衬底中的源扩展区和漏扩展区，所述源扩展区和漏扩展区中的掺杂离子原子量和浓度相同。
其中，在形成所述源扩展区和漏扩展区的过程中，为了简化工艺流程，所述源扩展区和漏扩展区在同一工艺过程中形成，从而使所述源扩展区和漏扩展区中的掺杂离子原子量和浓度相同。所述源扩展区和漏扩展区中的掺杂离子浓度相同，则所述源扩展区和漏扩展区中的掺杂离子的浓度一起增加或减小。如果所述源扩展区和漏扩展区中的掺杂离子浓度较低，则容易导致所形成MOS开关的导通电阻较高，从而使信号的损耗较大；如果所述源扩展区和漏扩展区中的掺杂离子的浓度较高，扩散进入所述MOS开关沟道中的掺杂离子浓度较高，导致源扩展区和漏扩展区的面积较大，从而使源扩展区与栅极结构、漏扩展区与栅极结构的接触面积较大，进而导致重叠电容较大，容易产生信号泄露，使所形成的MOS开关发生漏源穿通。
重叠电容与源扩展区和漏扩展区中掺杂离子的原子量有关，由于源扩展区和漏扩展区中的掺杂离子的原子量较小，则源扩展区和漏扩展区中的掺杂离子较容易扩散，掺杂离子的扩散容易使源扩展区与栅极结构的接触面积、漏扩展区与栅极结构的接触面积较大，从而使源扩展区与栅极结构形成的重叠电容，以及漏扩展区与栅极结构形成的重叠电容较大。当所形成MOS开关处于关闭状态，且漏扩展区接高频交流电时，信号仍然能够通过所述MOS开关，从而容易产生信号的泄露。
为了减小重叠电容，一种方法是增加源扩展区和漏扩展区中掺杂离子的原子量。然而如果同时增加源扩展区和漏扩展区中掺杂离子的原子量，则源扩展区和漏扩展区中的掺杂离子不容易扩散，从而导致源扩展区和漏扩展区的结深较浅，从而容易增加MOS开关的导通电阻。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成栅极结构，所述栅极结构包括相对的第一侧和第二侧；在所述栅极结构第一侧的衬底中形成第一掺杂区，所述第一掺杂区中具有第一掺杂离子；在所述栅极结构第二侧的衬底中形成第二掺杂区，所述第二掺杂区中具有第二掺杂离子，所述第二掺杂区中的第二掺杂离子浓度小于所述第一掺杂区的第一掺杂离子浓度，且所述第二掺杂离子的原子量小于所述第一掺杂离子的原子量。
其中，所述第一掺杂离子的浓度大于所述第二掺杂离子的浓度，且所述第一掺杂离子的原子量大于所述第二掺杂离子的原子量。所述第一掺杂离子的浓度大于所述第二掺杂离子的浓度，则可以通过增加所述第一掺杂离子浓度，降低所形成半导体结构的导通电阻。此外，所述第一掺杂离子的原子量较大，能够使所述第一掺杂离子的扩散较小，从而能够抑制第一掺杂离子向所形成的晶体管沟道扩散，从而能够降低短沟道效应，防止源漏穿通。同时，由于所述第一掺杂离子的扩散较小，则所述第一掺杂区与栅极结构之间的接触面积较小，从而能够减小第一掺杂区与栅极结构形成的重叠电容，改善所形成半导体结构的性能，减少信号泄露。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图8是本发明的半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图1，提供衬底。
本实施例中，所述衬底包括：基底100和位于所述基底100上的鳍部101。在其他实施例中，所述衬底还可以为平面衬底。
本实施例中，形成所述衬底的步骤包括：提供初始衬底；对所述初始衬底进行图形化，形成基底100和位于所述基底100上的鳍部101。
本实施例中，所述衬底用于形成NMOS晶体管。在其他实施例中，所述衬底还可以用于形成PMOS晶体管。
所述形成方法还包括：在所述基底100上形成隔离结构102，所述隔离结构102暴露出所述鳍部101顶部表面。
所述隔离结构102用于实现鳍部101之间的电绝缘。
本实施例中，所述鳍部101中具有开口，所述隔离结构102还位于所述开口中，且所述开口中的隔离结构102表面与所述鳍部101顶部齐平。在其他实施例中，所述隔离结构表面还可以低于所述鳍部顶部表面。
本实施例中，所述隔离结构102的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅。
本实施例中，所述形成方法还包括：对所述衬底进行离子注入，在所述衬底中注入调节离子。
所述调节离子用于调节所形成晶体管的阈值电压。
本实施例中，所述衬底用于形成NMOS晶体管，则所述调节离子为P型离子，例如硼离子或BF2-离子。在其他实施例中，所述衬底用于形成PMOS晶体管，则所述调节离子为N型离子，例如磷离子或砷离子。
请参考图2，在所述衬底上形成栅极结构110，所述栅极结构110包括相对的第一侧I和第二侧II。
本实施例中，所述栅极结构110横跨所述鳍部101，且位于所述鳍部101部分侧壁和顶部表面。
本实施例中，所述栅极结构110包括：横跨所述鳍部101的栅介质层，所述栅介质层位于所述鳍部101部分侧壁和顶部表面；位于所述栅介质层上的栅极。
本实施例中，所述栅介质层的材料为氧化硅。
本实施例中，所述栅极的材料为多晶硅。
后续在所述栅极结构110第一侧I的衬底中形成第一掺杂区，所述第一掺杂区中具有第一掺杂离子；在所述栅极结构110第二侧II的衬底中形成第二掺杂区，所述第二掺杂区中具有第二掺杂离子，所述第二掺杂区中第二掺杂离子浓度小于所述第一掺杂区中第一掺杂离子的浓度，且所述第二掺杂离子的原子量小于所述第一掺杂离子的原子量。
所述第一掺杂区包括：位于所述栅极结构110第一侧I衬底中的漏扩展区；位于所述栅极结构110第一侧I衬底中的漏区，所述漏区到栅极结构110沿沟道方向的中心线的距离大于所述源扩展区到栅极结构110沿沟道方向的中心线的距离。
所述第二掺杂区包括：位于所述栅极结构110第二侧II衬底中的源扩展区；位于所述栅极结构110第二侧II衬底中的源区，所述源区到栅极结构110沿沟道方向的中心线的距离大于所述源扩展区到栅极结构110沿沟道方向的中心线的距离。
本实施例中，形成所述第一掺杂区和第二掺杂区的步骤如图3至图7所示。
请参考图3，通过漏掺杂工艺在所述栅极结构110第一侧I的衬底中形成漏扩展区111。
所述漏扩展区111用于在后续形成的漏区与栅极结构110之间形成浓度梯度，从而降低栅极结构110与漏区之间衬底的电阻。
本实施例中，所述漏掺杂工艺的掺杂离子为第一掺杂离子。
本实施例中，所述漏扩展区111中具有所述第一掺杂离子。
所述第一掺杂离子的原子量较大，能够使所述第一掺杂离子的扩散较小，从而能够抑制第一掺杂离子向所形成的晶体管沟道扩散，从而能够降低短沟道效应，防止源漏穿通。同时，由于所述第一掺杂离子的扩散较小，则所述第一掺杂区111与栅极结构110之间的接触面积较小，从而能够降低第一掺杂区111与栅极结构110形成的重叠电容，进而能够减小漏电流，改善所形成半导体结构的性能。本实施例中，所述漏扩展区111中第一掺杂离子的浓度较高。所述漏扩展区111中第一掺杂离子的浓度较高，有利于降低后续形成的漏区与沟道之间的电场，从而降低所形成NMOS晶体管的导通电阻，进而有利于降低能耗。
本实施例中，形成所述漏扩展区111的步骤包括：在所述栅极结构110第二侧II的衬底上形成第一图形层131，所述第一图形层131暴露出所述栅极结构110第一侧I的衬底；以所述第一图形层131为掩膜，对所述衬底进行第一离子注入，在所述栅极结构110第一侧I的衬底中注入第一掺杂离子，形成漏扩展区111。
本实施例中，所述第一图形层131的材料为光刻胶。
具体的，本实施例中，所述第一掺杂离子为砷离子。在其他实施例中，所述第一掺杂离子的还可以为锑。所述第一掺杂区用于形成PMOS晶体管，则所述第一掺杂离子为铟离子。
如果所述第一离子注入的剂量过低，容易使所述漏扩展区111中的第一掺杂离子的浓度较低，从而不容易降低所形成的NMOS晶体管的导通电阻，从而不容易降低能量损耗，因此，所述第一离子注入的注入剂量不易过低；如果所述第一离子注入剂量过大，容易使所述漏扩展区111中的第一掺杂离子的浓度过高，不利于降低短沟道效应。具体的，所述第一离子注入的剂量为1E15atoms/cm2～5E15atoms/cm2。
如果第一离子注入的能量过高，容易损伤所述鳍部101，影响所形成MOS晶体管的性能；如果第一离子注入的能量过低，容易增加工艺难度。具体的，所述第一离子注入的注入能量为3KeV～5KeV。
请参考图4，通过源掺杂工艺在所述栅极结构110第二侧的衬底中形成源扩展区112。
所述源扩展区112用于在后续形成的源区与栅极结构110之间形成浓度梯度，从而降低栅极结构110与源区之间衬底的电阻。
本实施例中，所述源掺杂工艺的掺杂离子为第二掺杂离子，所述第二掺杂离子的原子量小于所述第一掺杂离子的原子量。
本实施例中，所述源扩展区112中具有第二掺杂离子。
所述第二掺杂离子的原子量较小，则所述第二掺杂离子的扩散较大，从而能够使所形成的源扩展区112的结深较深，从而能够降低所形成NMOS晶体管的导通电阻。
本实施例中，所述源扩展区112中第二掺杂离子的浓度较低。
所述源扩展区112中第二掺杂离子的浓度较低，扩散进入所形成NMOS晶体管沟道中的第二掺杂离子的浓度较低，从而不容易产生短沟道效应。具体的，所述源扩展区112中第二掺杂离子的浓度为1E13atoms/cm2～1E15atoms/cm2。
本实施例中，形成所述源扩展区112的步骤包括：在所述栅极结构110第一侧I的衬底上形成第二图形层132，所述第二图形层132暴露出所述栅极结构110第二侧II的衬底；以所述第二图形层132为掩膜，对所述衬底进行第二离子注入，在所述栅极结构110第二侧II的衬底中注入第二掺杂离子，形成源扩展区112。
本实施例中，所述第二图形层131的材料为光刻胶。
具体的，本实施例中，所述第一掺杂离子为砷离子，则所述第二掺杂离子为磷离子。在其他实施例中，所述第一掺杂区用于形成PMOS晶体管，则所述第一掺杂离子为铟离子，所述第二掺杂离子为硼离子或BF2-离子。
本实施例中，所述第二离子注入的工艺参数包括：注入剂量为1E13atoms/cm2～1E15atoms/cm2；注入能量为10KeV～30KeV。
选择所述第二离子注入剂量的意义在于：所述第二离子注入不容易使所述源扩展区112中的第二掺杂离子的浓度过高，有利于降低短沟道效应。同时，不容易使所述源扩展区112中的第二掺杂离子的浓度过低，能够降低所形成NMOS晶体管的导通电阻。
选择所述第二离子注入注入能量范围的意义在于：第二离子注入的能量有利于增加所形成的源扩展区112的结深，从而有利于降低所形成NMOS晶体管的导通电阻；同时，能够减少所述第二离子注入产生的能量浪费。
需要明的是，形成源区之前，所述形成方法还包括：在所述栅极结构110第二侧II的衬底中形成晕区(图中未示出)。
所述晕区用于阻挡所述第二掺杂离子扩散进入所形成的NMOS晶体管沟道，从而降低所形成NMOS晶体管的短沟道效应。
本实施例中，形成所述晕区的步骤包括：对所述栅极结构110第二侧II的衬底进行晕区离子注入，在所述栅极结构110第二侧II的衬底注入晕区离子，形成晕区，所述晕区离子与所述第二掺杂离子的导电类型相反。
所述晕区离子能够与第二掺杂离子复合，从而阻挡所述第二掺杂离子扩散进入所形成NMOS晶体管沟道，进而能够降低短沟道效应。
需要说明的是，本实施例中，由于所述源扩展区112中的第二掺杂离子的原子量较小，容易发生扩散。所述晕区离子注入能够减少扩散进入所形成NMOS晶体管的第二掺杂离子，从而降低短沟道效应。所述漏扩展区111中的第一掺杂离子的原子量较大，不容易发生扩散，从而不需要对所述栅极结构110第一侧I进行晕区离子注入。此外，不对所述栅极结构110第一侧I进行晕区离子注入，能够抑制晕区离子增加所形成NMOS晶体管的导通电阻。
本实施例中，所述晕区离子注入与所述第二离子注入在同一工艺过程中进行。在其他实施例中，还可以在所述第二离子注入之前，进行所述晕区离子注入。或者，在所述第二离子注入之后，进行所述晕区离子注入。
具体的，所述晕区离子注入的步骤包括：以所述第二图形层132为掩膜，对所述衬底进行晕区离子注入。
本实施例中，所述第一掺杂离子为N型离子，则所述晕区离子为P型离子，例如硼离子或BF2-离子。在其他实施例中，所述第一掺杂离子为P型离子，则所述晕区离子为N型离子。
如果所述晕区离子注入的注入剂量过小，容易使所述晕区中的晕区离子浓度过低，从而不利于阻挡所述第二掺杂离子扩散进入所形成晶体管的沟道，不利于降低短沟道效应，因此，所述晕区离子注入的注入剂量不能过小；如果所述晕区离子注入的注入剂量过大，容易使所述晕区中的晕区离子浓度过高，从而容易增加所形成NMOS晶体管的导通电阻。
具体的，本实施例中，所述晕区离子注入的工艺参数包括：注入剂量为5E12atoms/cm2～1.5E13atoms/cm2；注入能量为18KeV～22KeV。
需要说明的是，本实施例中，形成所述漏扩展区111之后，形成所述源扩展区112。在其他实施例中，还可以在形成所述源扩展区之后，形成所述漏扩展区。
本实施例中，形成所述漏扩展区111、源扩展区112之后，所述形成方法还包括：对所述源扩展区112和漏扩展区111进行第一退火处理。
所述第一退火处理用于激活所述第一掺杂离子和第二掺杂离子。
请参考图5，形成所述源扩展区112和漏扩展区111之后，在所述栅极结构110侧壁形成侧墙130。
所述侧墙130用于定义后续形成的源区和漏区的位置。
本实施例中，所述侧墙130的材料为氮化硅。在其他实施例中，所述侧墙的材料还可以为氧化硅。
后续形成所述侧墙130之后，在所述栅极结构110第一侧I的漏扩展区111和衬底中形成漏区；形成所述侧墙130之后，在所述栅极结构110第二侧II的源扩展区112和衬底中形成源区。
所述形成方法还包括：在所述源扩展区112、漏扩展区111和部分隔离结果101上形成金属化物层。
本实施例中，形成所述源区、漏区和金属化物层的步骤如图6至图8所示。
请参考图6，在所述漏扩展区111、源扩展区112和部分隔离结构102上形成接触层120。
所述接触层120后续用于形成金属化物层，降低源区与插塞、漏区与插塞之间的接触电阻。
为了提高所形成的半导体结构的集成度。所述源扩展区112、漏扩展区111、源区和漏区的表面积较小，在后续形成插塞的过程中，插塞与源区、漏区的对准较困难，导致工艺难度较大。本实施例中，为了降低工艺难度，形成所述接触层120，使所述接触层120位于源扩展区112、漏扩展区111以及源扩展区112和漏扩展区111周围的隔离结构102上。
本实施例中，形成所述接触层120的工艺包括炉管工艺。
本实施例中，所述接触层120的材料为多晶硅。在其他实施例中，所述接触层的材料还可以为多晶锗或多晶硅锗。
请参考图7，通过漏掺杂工艺在所述漏扩展区111和衬底100中形成漏区；通过源掺杂工艺在所述源扩展区112和衬底100中形成源区122。
以所述栅极结构110和侧墙130为掩膜，对所述漏扩展层111和源扩展层112进行源漏离子注入，在所述栅极结构110第一侧I的漏扩展层111和衬底中形成漏区121，并在所述栅极结构110第二侧II的源扩展层112和衬底中形成源区122。
本实施例中，所述漏掺杂工艺的掺杂离子为漏离子，所述源掺杂工艺的掺杂离子为源离子。在其他实施例中，所述漏掺杂工艺的掺杂离子还可以为第一掺杂离子，所述源掺杂工艺的掺杂离子为第二掺杂离子。
本实施例中，所述源离子与所述漏离子的浓度相同，且所述源离子与所述漏离子相同。在其他实施例中，所述源离子与所述漏离子的浓度可以不相同，所述源离子与所述漏离子也可以不相同。例如：所述漏离子可以与所述第一掺杂离子相同，且所述源离子与所述第二掺杂离子相同，所述漏离子的浓度可以大于所述源离子的浓度。
本实施例中，所述漏离子与所述第一掺杂离子的导电类型相同，所述源离子与所述第二掺杂离子的导电类型相同。
具体的，本实施例中，所述源区122和漏区121用于形成NMOS晶体管，所述源离子与所述漏离子为磷离子、砷离子或锑离子。在其他实施例中，所述源区和漏区用于形成PMOS晶体管，所述源区和漏区还可以为硼离子或BF2-离子。
需要说明的是，本实施例中是以所述轻掺杂漏工艺的掺杂离子为第一掺杂离子，所述轻掺杂源工艺的掺杂离子为第二掺杂离子为例进行说明的。在其他实施例中，所述轻掺杂漏工艺和轻掺杂源工艺的掺杂离子可以相同，所述轻掺杂漏工艺和轻掺杂源工艺的掺杂离子的浓度还可以相同。所述漏掺杂工艺的掺杂离子还可以为第一掺杂离子，所述源掺杂离子的掺杂工艺可以为第二掺杂离子，所述第二掺杂离子浓度小于第一掺杂离子浓度，且所述第二掺杂离子原子量小于所述第一掺杂离子的原子量。
本实施例中，形成所述源区122和漏区121之后，所述形成方法还包括：对所述源区和漏区进行第二退火处理。
所述第二退火处理用于激活所述源离子和漏离子。
需要说明的是，在所述源漏离子注入的过程中，所述接触层130中也注入了源离子和漏离子，从而使所述接触层130的电阻降低，进而能够改善所形成的半导体结构性能。
请参考图8，所述源漏退火处理之后还包括：对所述接触层130进行金属化处理，形成金属化物层131。
所述金属化处理用于使接触层130与后续形成的插塞的接触面上形成欧姆接触，从而降低插塞与所述接触层130之间的接触电阻，进而改善所形成的半导体结构的性能。
本实施例中，所述金属化的步骤包括：在所述接触层131表面、栅极结构上以及隔离结构102上形成金属层，所述接触层130与所述金属层反应，形成金属化物层；去除所述栅极结构110和隔离结构102上的金属层。
本实施例中，所述金属层的材料为镍，所述金属化物层131的材料为镍硅。
本实施例中，所述形成方法还包括：形成连接所述金属化物层131的插塞。
综上，本实施例提供的半导体结构的形成方法中，所述第一掺杂离子的浓度大于所述第二掺杂离子的浓度，且所述第一掺杂离子的原子量大于所述第二掺杂离子的原子量。所述第一掺杂离子的浓度大于所述第二掺杂离子的浓度，则可以通过增加所述第一掺杂离子浓度，降低所形成半导体结构的导通电阻。此外，所述第一掺杂离子的原子量较大，能够使所述第一掺杂离子的扩散较小，从而能够抑制第一掺杂离子向所形成的晶体管沟道扩散，从而能够降低短沟道效应，防止源漏穿通。同时，由于所述第一掺杂离子的扩散较小，则所述第一掺杂区与栅极结构之间的接触面积较小，从而能够减小第一掺杂区与栅极结构形成的重叠电容，改善所形成半导体结构的性能，减少信号泄露。
进一步，形成所述源区之前，在所述栅极结构第二侧的衬底中形成晕区。所述晕区离子能够与第二掺杂离子复合，从而能够阻挡第二掺杂离子扩散进入所形成的晶体管沟道，进而能够减小漏电流，改善所形成半导体结构性能。
继续参考图8，本发明的实施例还提供一种半导体结构，其特征在于，包括：衬底；位于所述衬底上的栅极结构110，所述栅极结构110包括相对的第一侧I和第二侧II；位于所述栅极结构110第一侧I衬底中的第一掺杂区，所述第一掺杂区中具有第一掺杂离子；位于所述栅极结构110第二侧II衬底中的第二掺杂区，所述第二掺杂区中具有第二掺杂离子，所述第二掺杂区中的第二掺杂离子浓度小于所述第一掺杂区的第一掺杂离子浓度，且所述第二掺杂离子的原子量小于所述第一掺杂离子的原子量。
本实施例中，所述第一掺杂区和第二掺杂区用于形成NMOS晶体管，所述第一掺杂离子为砷离子或锑离子，所述第二掺杂离子为磷离子。在其他实施例中，所述第一掺杂区和第二掺杂区用于形成PMOS晶体管，所述第一掺杂离子为铟离子或铊离子，所述第二掺杂离子为硼离子或BF2-离子。
本实施例中，所述第一掺杂区包括：位于所述栅极结构110第一侧I衬底中的漏扩展区111；位于所述栅极结构110第一侧I漏扩展区111和衬底中的漏区121，所述漏区121到栅极结构110沿沟道方向的中心线的距离大于所述漏扩展区111到栅极结构110沿沟道方向的中心线的距离；
所述第二掺杂区包括：位于所述栅极结构110第二侧II衬底中的源扩展区112；位于所述栅极结构110第二侧II源扩展区112和衬底中的源区122，所述源区122到栅极结构110沿沟道方向的中心线的距离大于所述源扩展区112到栅极结构110沿沟道方向的中心线的距离。
本实施例中，所述第一掺杂离子为砷离子或锑离子，所述第二掺杂离子为磷离子。
本实施例中，所述漏扩展区中第一掺杂离子的浓度为1E15atoms/cm2～5E15atoms/cm2；所述源扩展区中第二掺杂离子的浓度为1E13atoms/cm2～1E15atoms/cm2。
本实施例中，所述半导体结构还包括：位于所述栅极结构110第二侧I衬底中的晕区，所述晕区中具有晕区离子，所述晕区离子与所述第二掺杂离子的导电类型相反。
本实施例与图1至图8所示的形成方法形成的半导体结构相同。在此不多做赘述。
综上，所述第一掺杂离子的浓度大于所述第二掺杂离子的浓度，且所述第一掺杂离子的原子量大于所述第二掺杂离子的原子量。所述第一掺杂离子的浓度大于所述第二掺杂离子的浓度，则可以通过增加所述第一掺杂离子浓度，降低所形成半导体结构的导通电阻。此外，所述第一掺杂离子的原子量较大，能够使所述第一掺杂离子的扩散较小，从而能够抑制第一掺杂离子向所形成的晶体管沟道扩散，从而能够降低短沟道效应，防止源漏穿通。同时，由于所述第一掺杂离子的扩散较小，则所述第一掺杂区与栅极结构之间的接触面积较小，从而能够减小第一掺杂区与栅极结构形成的重叠电容，改善所形成半导体结构的性能，减少信号泄露。
进一步，本实施例提供的半导体结构中，所述第一掺杂离子的浓度大于所述第二掺杂离子的浓度，且所述第一掺杂离子的原子量大于所述第二掺杂离子的原子量。所述第一掺杂离子的浓度大于所述第二掺杂离子的浓度，则可以通过增加所述第一掺杂离子浓度，降低所形成半导体结构的导通电阻。此外，所述第一掺杂离子的原子量较大，能够使所述第一掺杂离子的扩散较小，从而能够抑制第一掺杂离子向所形成的晶体管沟道扩散，从而能够降低短沟道效应，防止源漏穿通。同时，由于所述第一掺杂离子的扩散较小，则所述第一掺杂区与栅极结构之间的接触面积较小，从而能够减小第一掺杂区与栅极结构形成的重叠电容，改善所形成半导体结构的性能，减少信号泄露。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成栅极结构，所述栅极结构包括相对的第一侧和第二侧；
在所述栅极结构第一侧的衬底中形成漏扩展区，所述漏扩展区中具有第一掺杂离子；
在所述栅极结构第二侧的衬底中形成源扩展区，所述源扩展区中具有第二掺杂离子，所述源扩展区中的第二掺杂离子浓度小于所述漏扩展区的第一掺杂离子浓度，且所述第二掺杂离子的原子量小于所述第一掺杂离子的原子量；
形成所述漏扩展区及源扩展区之后，在栅极结构侧壁形成侧墙；
在所述漏扩展区、源扩展区和部分隔离结构上，形成接触层，所述接触层用于后续形成金属化物层；
在所述漏扩展区和衬底中形成漏区，在所述源扩展区和衬底中形成源区；所述漏区到栅极结构沿沟道方向的中心线的距离大于所述漏扩展区到栅极结构沿沟道方向的中心线的距离；所述源区到栅极结构沿沟道方向的中心线的距离大于所述源扩展区到栅极结构沿沟道方向的中心线的距离；
所述漏扩展区及漏区构成第一掺杂区，所述源扩展区及源区构成第二掺杂区。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掺杂区和第二掺杂区用于形成NMOS晶体管，所述第一掺杂离子为砷离子或锑离子，所述第二掺杂离子为磷离子。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掺杂区和第二掺杂区用于形成PMOS晶体管，所述第一掺杂离子为铟离子或铊离子，所述第二掺杂离子为硼离子或BF2-离子。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，
通过轻掺杂漏工艺在所述栅极结构第一侧的衬底中形成漏扩展区；通过轻掺杂源工艺在所述栅极结构第二侧的衬底中形成源扩展区；形成所述源扩展区和漏扩展区之后，在所述栅极结构侧壁形成侧墙；形成所述侧墙之后，通过漏掺杂工艺在所述栅极结构第一侧的漏扩展区和衬底中形成漏区；形成所述侧墙之后，通过源掺杂工艺在所述栅极结构第二侧的源扩展区和衬底中形成源区。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述轻掺杂漏工艺的掺杂离子为第一掺杂离子，所述轻掺杂源工艺的掺杂离子为第二掺杂离子。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述漏扩展区的步骤包括：在所述栅极结构第二侧衬底上形成第一图形层；以所述第一图形层为掩膜，对所述栅极结构第一侧衬底进行第一离子注入，在所述栅极结构第一侧衬底中注入第一掺杂离子，形成漏扩展区；
形成所述源扩展区的步骤包括：在所述栅极结构第一侧衬底上形成第二图形层；以所述第二图形层为掩膜，对所述栅极结构第二侧衬底进行第二离子注入，在所述栅极结构第二侧衬底中注入第二掺杂离子，形成源扩展区。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第二掺杂离子为磷离子，所述第一掺杂离子为砷离子或锑离子；
所述第一离子注入的工艺参数包括：注入剂量为1E15atoms/cm2～5E15atoms/cm2，注入能量为3KeV～5KeV；
所述第二离子注入的工艺参数包括：注入剂量为1E13atoms/cm2～1E15atoms/cm2，注入能量为10KeV～30KeV。
8.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述漏扩展区之后，形成所述源扩展区；或者，形成所述源扩展区之后，形成所述漏扩展区。
9.如权利要求4所述的半导体结构的形成方法，其特征在于，所述源掺杂工艺的掺杂离子为源离子，所述漏掺杂工艺的掺杂离子为漏离子，所述源离子与所述第二掺杂离子的导电类型相同，所述漏离子与所述第一掺杂离子的导电类型相同；
所述源离子与漏离子的浓度相同，且所述源离子与所述漏离子相同；或者，所述漏离子浓度大于所述源离子浓度，且所述漏离子的原子量大于所述源离子的原子量。
10.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述源区之前，所述形成方法还包括：对所述栅极结构第二侧的衬底进行晕区离子注入，在所述栅极结构第二侧的衬底中注入晕区离子，形成晕区，所述晕区离子与所述第二掺杂离子的导电类型相反。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述晕区离子为硼离子或BF2-离子，所述晕区离子注入的工艺参数包括：注入剂量为5E12atoms/cm2～1.5E13atoms/cm2；注入能量为18KeV～22KeV。
12.如权利要求4所述的半导体结构的形成方法，其特征在于，所述漏掺杂工艺的掺杂离子为第一掺杂离子，所述源掺杂工艺的掺杂离子为第二掺杂离子。
13.一种半导体结构，其特征在于，包括：
衬底；
位于所述衬底上的栅极结构，所述栅极结构包括相对的第一侧和第二侧；
位于所述栅极结构第一侧衬底中的漏扩展区，所述漏扩展区中具有第一掺杂离子；
位于所述栅极结构第二侧衬底中的源扩展区，所述源扩展区中具有第二掺杂离子，所述源扩展区中的第二掺杂离子浓度小于所述第一掺杂区的第一掺杂离子浓度，且所述第二掺杂离子的原子量小于所述第一掺杂离子的原子量；
位于栅极结构侧壁的侧墙；
位于所述漏扩展区、源扩展区和部分隔离结构上的接触层，所述接触层用于后续形成金属化物层；
位于所述漏扩展区和衬底中的漏区，位于所述源扩展区和衬底中的源区；所述漏区到栅极结构沿沟道方向的中心线的距离大于所述漏扩展区到栅极结构沿沟道方向的中心线的距离；所述源区到栅极结构沿沟道方向的中心线的距离大于所述源扩展区到栅极结构沿沟道方向的中心线的距离；
所述漏扩展区及漏区构成第一掺杂区，所述源扩展区及源区构成第二掺杂区。
14.如权利要求13所述的半导体结构，其特征在于，所述第一掺杂区和第二掺杂区用于形成NMOS晶体管，所述第一掺杂离子为砷离子或锑离子，所述第二掺杂离子为磷离子。
15.如权利要求13所述的半导体结构，其特征在于，所述第一掺杂区和第二掺杂区用于形成PMOS晶体管，所述第一掺杂离子为铟离子或铊离子，所述第二掺杂离子为硼离子或BF2-离子。
16.如权利要求13所述的半导体结构，其特征在于，所述漏扩展区中具有第一掺杂离子，所述源扩展区中具有第二掺杂离子。
17.如权利要求16所述的半导体结构，其特征在于，所述第一掺杂离子为砷离子或锑离子，所述第二掺杂离子为磷离子；
所述漏扩展区中第一掺杂离子的浓度为1E15atoms/cm2～5E15atoms/cm2；所述源扩展区中第二掺杂离子的浓度为1E13atoms/cm2～1E15atoms/cm2。
18.如权利要求16所述的半导体结构，其特征在于，所述漏区中具有所述第一掺杂离子，所述源区中具有所述第二掺杂离子。
19.如权利要求13所述的半导体结构，其特征在于，还包括：位于所述栅极结构第二侧衬底中的晕区，所述晕区中具有晕区离子，所述晕区离子与所述第二掺杂离子的导电类型相反。
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