CN107871667B - 宽沟道高电压mos器件及其制作方法 - Google Patents

宽沟道高电压mos器件及其制作方法 Download PDF

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Abstract

本发明提供一种宽沟道高电压MOS器件及其制作方法，属于半导体技术领域。所述方法包括：提供衬底；在衬底上形成有源区；在有源区上形成栅极结构和不连续的多个源漏结构，以及在栅极结构的一侧形成轻掺杂漏区。本发明中的方法，在未增加工艺步骤及未增加芯片面积的基础上，通过形成不连续的多个源漏结构，提高了宽沟道高电压MOS器件的源漏结的曲率，使宽沟道高电压MOS器件的耗尽层扩展的距离变短，进而有效的防止了源漏之间过早的发生穿通击穿现象，即提高了宽沟道高电压MOS器件的击穿电压。

Description

宽沟道高电压MOS器件及其制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种宽沟道高电压MOS器件及其制作方法。
背景技术
集成电路已经从单个硅晶片上制备少数互连的器件发展为数以百万计的器件，常规集成电路提供的性能和复杂度远远超出了最初的预想。为了在复杂度和电路密度(即，在给定的芯片面积上能够封装的器件数目)方面获得进步，最小器件的特征尺寸(又被称为器件“几何图形”)伴随每一代集成电路而变得更小。
MOS是金属(metal)-氧化物(oxide)-半导体(semiconductor)场效应晶体管，也称为MOS器件；高电压MOS(High Voltage Metal Oxide Semiconductor，HVMOS)器件是应用于高电压下的金属氧化物装置，是要求较小的设计的同时需要获得较高电压能力的集成电路芯片示例。现有的高电压MOS器件，当其沟道宽度(宽度的方向如图1中所示的方向)增加时，由于漏端结曲率半径的影响，宽沟道高压MOS器件的耗尽层要比窄沟道高电压MOS器件扩展的更远。在相同沟道长度的情况下，宽沟道高电压MOS器件的源漏之间要更早的发生穿通击穿现象(Punch-through)，即高电压MOS器件的击穿电压随着沟道宽度的增加而降低，对于不同沟道宽度的高电压MOS器件，其漏端电压与漏端电流之间的变化如图2所示。而在当前的电路设计中，一般通过增加沟道长度来防止宽沟道高电压MOS器件的源漏之间发生穿通击穿现象，然而，该方式不仅增加了芯片面积，还使得器件模型变得复杂。
发明内容
为解决现有技术的不足，本发明提供一种宽沟道高电压MOS器件及其制作方法。
一方面，本发明提供一种宽沟道高电压MOS器件的制作方法，包括：
提供衬底；
在所述衬底上形成有源区；
在所述有源区上形成栅极结构和不连续的多个源漏结构，以及在所述栅极结构的一侧形成轻掺杂漏区。
可选地，采用自对准工艺在所述有源区上形成栅极结构及不连续的多个源漏结构，所述不连续的多个源漏结构贯穿于所述栅极结构。
可选地，所述不连续的多个源漏结构形成于所述栅极结构的两侧，并与所述栅极结构存在间距。
可选地，所述在所述栅极结构的一侧形成轻掺杂漏区，具体为：在所述栅极结构的一侧及该侧的源漏结构之间，通过离子注入形成轻掺杂漏区；
可选地，所述方法还包括：在所述栅极结构的另一侧及该侧的源漏结构之间，通过离子注入形成漂移区。
可选地，所述不连续的多个源漏结构之间的间距为零到预形成的宽沟道高电压MOS器件的宽度之间的任意值。
另一方面，本发明提供一种宽沟道高电压MOS器件，包括：
衬底；
位于衬底上的有源区；
位于所述有源区中的栅极结构和多个不连续的源漏结构，以及位于所述栅极结构一侧的轻掺杂漏区。
可选地，所述栅极结构与所述多个不连续的源漏结构自对准，所述多个不连续的源漏结构贯穿于所述栅极结构。
可选地，所述不连续的多个源漏结构形成于所述栅极结构的两侧，并与所述栅极结构存在间距。
可选地，所述的宽沟道高电压MOS器件，还包括：漂移区；
所述轻掺杂漏区位于所述栅极结构的一侧及该侧的源漏结构之间；
所述漂移区位于所述栅极结构的另一侧及该侧的源漏结构之间。
可选地，所述不连续的多个源漏结构之间的间距为零到宽沟道高电压MOS器件的宽度之间的任意值。
本发明的优点在于：
本发明中，通过在宽沟道高电压MOS器件的形成过程中，形成不连续的多个源漏结构，在不增加工艺步骤和不增加芯片面积的基础上，提高了宽沟道高电压MOS器件的源漏结的曲率，使宽沟道高电压MOS器件的耗尽层扩展的距离变短，进而有效的防止了源漏之间过早的发生穿通击穿现象，即提高了宽沟道高电压MOS器件的击穿电压。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
附图1为现有技术中的高电压MOS器件的三维结构示意图；
附图2为现有技术中不同沟道宽度的高电压MOS器件的漏端电压与漏端电流之间的变化示意图；
附图3为本发明提供的一种宽沟道高电压MOS器件的制作方法流程图；
附图4为本发明提供的宽沟道高电压MOS器件的宽度方向上的二维截面图；
附图5为本发明提供的一种不连续的多个源漏结构的版图示意图；
附图6为本发明提供的又一种不连续的多个源漏结构的版图示意图；
附图7为本法发明提供的宽沟道高电压MOS器件的漏端电压与漏端电流之间的变化示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
实施例一
根据本发明的实施方式，提供一种宽沟道高电压MOS器件的制作方法，如图3和图4所示，包括：
提供衬底；
在衬底上形成有源区(AA)；
在有源区上形成栅极结构(Gate)和不连续的多个源漏结构(Source Drain，简称SD)，以及在栅极结构的一侧形成轻掺杂漏区(Light Doped Drain，简称LDD区)。
优选地，在本实施例中，衬底为硅衬底。
根据本发明的实施方式，在衬底上形成有源区之后，还包括：在有源区内形成阱区，对阱区外围的衬底进行刻蚀，形成包围有源区的浅沟槽，在形成的浅沟槽中填充氧化硅形成浅沟槽隔离结构。由于形成有源区和浅沟槽隔离结构为本领域技术人员的公知技术，在此不再详述。
可选地，根据本发明的实施方式，如图5所示，采用自对准工艺在有源区上形成栅极结构及不连续的多个源漏结构，不连续的多个源漏结构贯穿于栅极结构。
可选地，根据本发明的实施方式，如图6所示，不连续的多个源漏结构形成于栅极结构的两侧，并与栅极结构存在间距。
对应地，在栅极结构的一侧形成轻掺杂漏区，具体为：在栅极结构的一侧及该侧的源漏结构之间，通过离子注入形成轻掺杂漏区；
对应地，所述方法还包括：在栅极结构的另一侧及该侧的源漏结构之间，通过离子注入形成漂移区(Drift区)。
根据本发明的实施方式，采用同一张掩膜板进行光刻工艺，同时在有源区上形成与所述不连续的多个源漏结构对应的沟槽，并向形成的沟槽中进行离子注入形成不连续的多个源漏结构。
本发明中，通过同一张掩膜板进行光刻工艺，从而形成不连续的多个源漏结构，较现有的通过一张掩膜板进行光刻工艺形成一个源漏区域而言，并未增加工艺步骤。
根据本发明的实施方式，不连续的多个源漏结构之间的间距L为零到预形成的宽沟道高电压MOS器件的宽度之间的任意值；其可以根据需求自行设定。
优选地，在本实施例中，不连续的多个源漏结构之间的间距L为轻掺杂漏区的结(junction)深度。
需要说明地，本发明中，不连续的源漏结构的数量，根据预形成的宽沟道高电压MOS器件的宽度自行设定，附图仅用于示例说明。
本发明中，在形成宽沟道高压MOS器件的过程中，通过在其宽度方向上形成不连续的源漏结构，增加了宽沟道高电压MOS器件源漏节的曲率，使宽沟道MOS管的耗尽层扩展的距离变短，从而防止了源漏之间过早的发生穿通击穿现象(Punch-through)，进而提高了宽沟道高电压MOS器件的击穿电压；如图7所示，本发明中的方法，使得形成的宽沟道高电压MOS器件的击穿电压与窄沟道高电压MOS器件的击穿电压电压几乎一样。
实施例二
根据本发明的实施方式，提供一种宽沟道高电压MOS器件，包括：
衬底；
位于衬底上的有源区；
位于所述有源区中的栅极结构和多个不连续的源漏结构，以及位于栅极结构一侧的轻掺杂漏区(Light Doped Drain，简称LDD)。
可选地，根据本发明的实施方式，栅极结构与多个不连续的源漏结构自对准，所述多个不连续的源漏结构贯穿于栅极结构。
可选地，根据本发明的实施方式，所述不连续的多个源漏结构形成于栅极结构的两侧，并与所述栅极结构存在间距。
对应地，宽沟道高电压MOS器件，还包括：漂移区(Drift)；
其中，轻掺杂漏区位于栅极结构的一侧及该侧的源漏结构之间；
其中，漂移区位于栅极结构的另一侧及该侧的源漏结构之间。
根据本发明的实施方式，不连续的多个源漏结构之间的间距L为零到宽沟道高电压MOS器件的宽度之间的任意值；其可以根据需求自行设定。
优选地，在本实施例中，不连续的多个源漏结构之间的间距L为轻掺杂漏区的节(junction)深度。
本发明中，通过在宽沟道高电压MOS器件的形成过程中，形成不连续的多个源漏结构，在不增加工艺步骤和不增加芯片面积的基础上，提高了宽沟道高电压MOS器件的源漏结的曲率，使宽沟道高电压MOS器件的耗尽层扩展的距离变短，进而有效的防止了源漏之间过早的发生穿通击穿现象，即提高了宽沟道高电压MOS器件的击穿电压。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (6)

1.一种宽沟道高电压MOS器件的制作方法，其特征在于，包括：
提供衬底；
在所述衬底上形成有源区；
采用同一掩膜板进行光刻工艺，在所述有源区上同时形成不连续的多个沟槽，向所述沟槽中进行离子注入，形成不连续的多个源漏结构；以及在所述有源区上形成栅极结构，在所述栅极结构的一侧形成轻掺杂漏区；
所述不连续的多个源漏结构在预形成的高电压MOS器件的宽度上不连续，且所述不连续的多个源漏结构之间的间距为零到预形成的高电压MOS器件的宽度之间的任意值。
2.根据权利要求1所述的方法，其特征在于，所述不连续的多个源漏结构形成于所述栅极结构的两侧，并与所述栅极结构存在间距。
3.根据权利要求2所述的方法，其特征在于，
所述在所述栅极结构的一侧形成轻掺杂漏区，具体为：
在所述栅极结构的一侧及该侧的源漏结构之间，通过离子注入形成轻掺杂漏区；
所述方法还包括：在所述栅极结构的另一侧及该侧的源漏结构之间，通过离子注入形成漂移区。
4.一种宽沟道高电压MOS器件，其特征在于，包括：
衬底；
位于衬底上的有源区；
位于所述有源区中的栅极结构和多个不连续的源漏结构，以及位于所述栅极结构一侧的轻掺杂漏区；
所述不连续的多个源漏结构在所述高电压MOS器件的宽度上不连续，并且所述多个不连续的源漏结构之间的间距为零到所述高电压MOS器件的宽度之间的任意值。
5.根据权利要求4所述的宽沟道高电压MOS器件，其特征在于，所述多个不连续的源漏结构位于所述栅极结构的两侧，并与所述栅极结构存在间距。
6.根据权利要求5所述的宽沟道高电压MOS器件，其特征在于，还包括：漂移区；
所述轻掺杂漏区位于所述栅极结构的一侧及该侧的源漏结构之间；
所述漂移区位于所述栅极结构的另一侧及该侧的源漏结构之间。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101626031A (zh) * 2008-07-09 2010-01-13 台湾积体电路制造股份有限公司 半导体结构
CN103219385A (zh) * 2013-04-09 2013-07-24 上海华力微电子有限公司 对称高压mos器件
CN105390543A (zh) * 2014-08-25 2016-03-09 联发科技股份有限公司 高电压金属氧化物半导体晶体管设备

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1538677A1 (en) * 2003-12-05 2005-06-08 STMicroelectronics S.r.l. LDMOS structure and method of making the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101626031A (zh) * 2008-07-09 2010-01-13 台湾积体电路制造股份有限公司 半导体结构
CN103219385A (zh) * 2013-04-09 2013-07-24 上海华力微电子有限公司 对称高压mos器件
CN105390543A (zh) * 2014-08-25 2016-03-09 联发科技股份有限公司 高电压金属氧化物半导体晶体管设备

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