CN101626031A - 半导体结构 - Google Patents

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Abstract

本发明提供一种半导体结构，该结构包括一第一阱区，位于一半导体基板上，其具有一第一导电类型；一第二阱区，位于半导体基板上，且横向邻接于第一阱区，第二阱区具有相反于第一导电类型的一第二导电类型；一栅极介电质，从第一阱区上方延伸至第二阱区上方；一漏极区域，位于第二井区中；一源极区域，位于闸极介电质的一侧，并位于汲极区域与闸极介电质邻接侧的相反侧；一栅极，位于栅极介电质上，其中栅极包括直接位于第二阱区上方的一第一部分区域和直接位于第一阱区上方的一第二部分区域，其中第一部分区域具有一第一掺质浓度，其小于第二部分区域具有的一第二掺质浓度。本发明能够降低源极对漏极的导通电阻，以及降低HVMOS元件的漏电流。

Description

半导体结构
技术领域
本发明涉及一种半导体元件，特别涉及一种金属氧化物半导体晶体管(MOS)元件，尤其涉及一种高压金属氧化物半导体晶体管元件的结构及其制造方法。
背景技术
高压金属氧化物半导体晶体管(以下简称HVMOS)元件，广泛地应用于许多例如输入/输出电路(I/O circuit)、中央处理器的电源供应器(CPU powersupplies)、电源管理系统(power management system)、交流/直流转换器(AC/DCconverter)等电子元件。HVMOS元件具有许多类型。对称HVMOS元件在源极和漏极处具有一对称的结构。可于源极或漏极两处同时施加高电压。非对称HVMOS元件在源极和漏极处具有一非对称的结构。举例来说，只有源极或漏极的其中一处，通常为漏极处，设计为可承受高电压。
图1显示一公知的非对称高压p型金属氧化物半导体晶体管(HVPMOS)元件2，其包括栅极氧化物10、位于栅极氧化物10上的栅极12、位于高压p型阱区(HVPW)中的漏极区域4以及位于高压n型阱区(HVNW)中的源极区域6。浅沟槽隔离(STI)区8将漏极区域4与栅极12隔开，以便施加一高的漏极对栅极电压(drain-to-gate voltage)。上述高压n型阱区(HVNW)以及高压p型阱区(HVPW)128形成于n型埋藏层(NBL)上。
公知非对称HVPMOS元件2具有缺点。图2显示公知非对称HVPMOS元件2的电流-电压曲线(I-V curve)，其中X轴表示反向漏极对源极电压(-Vds)，而Y轴表示漏电流(-Ids)。注意的是当公知的非对称HVPMOS元件2操作于一个高的(反向)漏极对源极电压区域时，举例来说，当施加一个高的(反向)漏极对源极电压(Vds)(-60V或大于-60V)时，会产生不想要的软性崩溃(soft breakdown)现象(请参考区域16)。另外，公知非对称HVPMOS元件2的漏电流必须要加以降低。因此，在此技术领域中，有需要一种方法，以解决上述问题。
发明内容
本发明的目的在于提供一种半导体结构，以克服现有技术的缺陷。
有鉴于此，本发明的一实施例提供一种半导体结构，包括一半导体基板；一第一阱区，位于上述半导体基板上，上述第一阱区具有一第一导电类型；一第二阱区，位于上述半导体基板上，且横向邻接于上述第一阱区，上述第二阱区具有相反于上述第一导电类型的一第二导电类型；一栅极介电质，从上述第一阱区上方延伸至上述第二阱区上方；一漏极区域，位于上述第二阱区中；一源极区域，位于上述栅极介电质的一侧，并位于上述漏极区域与上述栅极介电质邻接侧的相反侧；一栅极，位于上述栅极介电质上，其中上述栅极包括直接位于上述第二阱区上方的一第一部分区域和直接位于上述第一阱区上方的一第二部分区域，其中上述第一部分区域具有一第一掺质浓度，上述第一掺质浓度小于上述第二部分区域具有的一第二掺质浓度。
本发明的另一实施例提供一种半导体结构，包括一半导体基板；一高压n型阱区，位于上述半导体基板上；一高压p型阱区，位于上述半导体基板上，其中上述高压n型阱区和上述高压p型阱区彼此横向接触，且形成一第一界面；一绝缘区，从上述高压p型阱区的一顶面延伸进入上述高压p型阱区中，其中上述绝缘区的一内部边缘与上述第一界面隔开；一栅极介电质，从上述高压n型阱区的上方延伸至上述绝缘区的上方；一漏极区域，位于上述高压p型阱区中，其中上述漏极区域以重掺杂一p型掺质形成；一栅极，位于上述栅极介电质上，其中上述栅极包括位于相同的垂直层次的一第一部分区域和一第二部分区域，其中上述第一部分区域具有一第一p型掺质浓度，上述第二部分区域具有一第二p型掺质浓度，上述第二p型掺质浓度大于上述第一p型掺质浓度。
本发明的又一实施例提供一种半导体结构，包括一半导体基板；一高压n型阱区，位于上述半导体基板上；一高压p型阱区，位于上述半导体基板上，其中上述高压n型阱区和上述高压p型阱区彼此横向接触，且形成一第一界面；一绝缘区，从上述高压p型阱区的一顶面延伸进入上述高压p型阱区中，其中上述绝缘区的一内部边缘与上述第一界面隔开；一栅极介电质，从上述高压n型阱区的上方延伸至上述绝缘区的上方；一源极区域，位于上述高压n型阱区中；一漏极区域，位于上述高压p型阱区中；一栅极，位于上述栅极介电质上，其中上述栅极包括：一第一边缘部分区域，邻接于一第一栅极间隙壁，其中上述第一边缘部分区域直接位于上述绝缘区上方；一第二边缘部分区域，邻接于一第二栅极间隙壁，且与上述第一边缘部分区域位于相同的垂直层次，其中上述第二边缘部分直接位于高压n型阱区上方，且其中上述栅极的上述第一边缘部分区域具有一第一p型净掺质浓度，上述第一p型净掺质浓度小于上述第二边缘部分区域的一第二p型净掺质浓度。
本发明的又另一实施例提供一种半导体结构的制造方法，包括提供一半导体基板；于上述半导体基板上形成一第一阱区，上述第一阱区具有一第一导电类型；于上述半导体基板上形成一第二阱区，且横向邻接于上述第一阱区，上述第二阱区具有相反于上述第一导电类型的一第二导电类型；于从上述第一阱区上方延伸至上述第二阱区上方形成一栅极介电质；于上述第二阱区中形成一漏极区域；于上述栅极介电质的一侧形成一源极区域，并位于上述漏极区域与上述栅极介电质邻接侧的相反侧；于上述栅极介电质形成上一栅极，其中上述栅极包括直接位于上述第二阱区上方的一第一部分和直接位于上述第一阱区上方的一第二部分，其中上述第一部分具有一第一掺质浓度，上述第一掺质浓度小于上述第二部分具有的一第二掺质浓度。
本发明的又另一实施例提供一种半导体结构的制造方法，包括提供一半导体基板；于上述半导体基板上形成一高压n型阱区；于上述半导体基板上形成一高压p型阱区，其中上述高压n型阱区和上述高压p型阱区彼此横向接触，且形成一第一界面；形成从上述高压p型阱区的一顶面延伸进入上述高压p型阱区中的一绝缘区，其中上述绝缘区的一内部边缘与上述第一界面隔开；形成从上述高压n型阱区的上方延伸至上述绝缘区的上方的一栅极介电质；于上述栅极介电质上形成一栅极；形成一第一掩模，以覆盖直接位于该高压p型阱区上方的该栅极的一第一部分区域，其中直接位于该高压n型阱区上方的该栅极的一第二部分区域并未被该第一掩模覆盖；进行一第一离子注入工艺，以形成一源极区域和一漏极区域，其中该栅极的该第二部分区域于该第一离子注入工艺期间被掺杂，且该栅极的该第二部分区域于该第一离子注入工艺期间未被掺杂。
本发明的优点包括降低源极对漏极的导通电阻，以及降低HVMOS元件的漏电流。
附图说明
图1为公知高压p型金属氧化物半导体晶体管(HVPMOS)元件的剖面图。
图2为如图1所示的高压p型金属氧化物半导体晶体管(HVPMOS)元件外加反相偏压所测量的电流-电压曲线(I-V curve)。
图3至图10为本发明一实施例的高压p型金属氧化物半导体晶体管(HVPMOS)元件的工艺剖面图。
图11为高压p型金属氧化物半导体晶体管(HVPMOS)元件的电流-电压曲线，其显示公知高压p型金属氧化物半导体晶体管(HVPMOS)元件与本发明实施例的高压p型金属氧化物半导体晶体管(HVPMOS)元件的电流-电压曲线比较的结果。
图12为多个高压p型金属氧化物半导体晶体管(HVPMOS)元件试样的导通电阻。
图13为本发明一实施例的对称高压p型金属氧化物半导体晶体管(HVPMOS)元件。
图14为本发明一实施例的对称高压n型金属氧化物半导体晶体管(HVNMOS)元件。
其中，附图标记说明如下：
2～公知高压p型金属氧化物半导体晶体管元件；
4～漏极区域；
6～源极区域；
8～浅沟槽隔离区；
10～栅极氧化物；
12～栅极；
16～区域；
20～基板；
22～n型埋藏层；
23～外延层；
25、40、65、68～光致抗蚀剂；
26、30～高压n型阱区；
28～高压p型阱区；
29～n型埋藏层；
36～绝缘区；
42～开口；
44～N型重掺杂区域；
54～P型重掺杂区域；
56～P型重掺杂区域；
60～栅极介电质；
62～栅极；
621、622～部分区域；
623、624、625～边缘区域
64～轻掺杂源极区；
66～栅极间隙壁；
70～高压p型金属氧化物半导体晶体管；
72、74～界面；
76～边缘；
T～厚度。
具体实施方式
以下以各实施例详细说明并伴随着附图说明的范例，作为本发明的参考依据。在附图或说明书描述中，相似或相同的部分皆使用相同的附图标记。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明，值得注意的是，图中未示出或描述的元件，为本领域普通技术人员所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。
图3至图10用以说明本发明一实施例的高压金属氧化物半导体晶体管(HVMOS)元件，且其他实施例的HVMOS元件于后续说明。在附图或说明书描述中，相似或相同的部分皆使用相同的附图标记。
请参考图3，首先，提供一基板20。基板20可包括例如硅、锗或类似材料的半导体材料。基板20可掺杂p型掺质，然而，基板20也可掺杂N型掺质。
接着，对基板20进行一离子注入工艺，以形成一n型埋藏层(n-type buriedlayer，NBL)22。在本发明一实施例中，可注入磷、锑及/或鉮以形成n型埋藏层(NBL)22。在其他实施例中，可于高温下将一n型掺质扩散进入基板20，以形成n型埋藏层(NBL)22。
图4显示于n型埋藏层(NBL)22上外延成长形成一外延层23。外延层23可包括例如硅的半导体材料，且外延层23的材料可与基板20的材料相同或相异。外延层23可不掺杂或轻掺杂一p型或n型掺质。可于进行外延成长外延层23时，利用p型或n型掺质原位掺杂(in-situ doped)外延层23。在本发明一实施例中，外延层23可掺杂例如磷、锑及/或鉮的n型掺质，其掺质浓度等于后续形成的高压p型阱区(HVPW)28(请参考图5)的理想掺质浓度。在其他实施例中，外延层23可掺杂p型掺质。上述掺质浓度可介于1014/cm3至1017/cm3之间。外延层23的厚度T可等于后续形成的高压p型阱区(HVPW)和高压n型阱区(HVNW)。在本发明一实施例中，外延层23的厚度T约介于3um至5um。
图5显示位于外延层23中的高压n型阱区(HVNW)26和30以及高压p型阱区(HVPW)28的形成方式。于欲形成高压p型阱区(HVPW)的区域上覆盖一光致抗蚀剂25，且暴露出高压n型阱区(HVNW)的形成区域。然后，进行一离子注入工艺，以于外延层23中导入例如鉮、磷或类似材料的n型掺质，以形成高压n型阱区(HVNW)26和30。在掺杂的外延层23中的p型掺质(假设外延层23以原位掺杂方式掺杂p型掺质)被掺杂n型掺质中和，使掺杂形成的高压n型阱区(HVNW)26和30的净掺质浓度为n型。在本发明一实施例中，高压n型阱区(HVNW)26和30的n型净掺质浓度可介于1014/cm3至1017/cm3之间，然而上述掺质浓度可大于1017/cm3或小于1014/cm3。请注意，如果从俯视图来看，虽然高压n型阱区(HVNW)26和30可为两个分开的区域，上述高压n型阱区(HVNW)26和30也可为包围高压p型阱区(HVPW)28的一连续高压n型阱区(HVNW)的一部分。
光致抗蚀剂25所遮蔽的区域成为高压p型阱区(HVPW)，其包括高压p型阱区(HVPW)28。于形成高压n型阱区(HVNW)26和30以及高压p型阱区(HVPW)28之后，移除光致抗蚀剂25。在其他实施例中，形成一额外的光致抗蚀剂(图未显示)以覆盖高压n型阱区(HVNW)26和30，并且暴露出高压p型阱区(HVPW)28。然后，进行一额外的离子注入工艺，以导入例如硼、铟或类似材料的p型掺质，以形成高压p型阱区(HVPW)28。
在其他实施例中，外延层23(请参考图4)并未掺杂掺质，而高压n型阱区(HVNW)26和30以及高压p型阱区(HVPW)28皆以掺杂方式形成，其中可利用适当的离子注入能量控制上述区域的深度。
可利用一额外的光致抗蚀剂(图未显示)，进行一离子注入工艺，以选择性形成一浅n型阱区29。浅n型阱区29的掺质浓度可大于高压n型阱区(HVNW)26的掺质浓度。在本发明一实施例中，浅n型阱区29与位于一核心/逻辑电路区(图未显示)中的一p型MOS(PMOS)元件的一n型阱区同时形成。
图6显示绝缘区36的形成方式。如图6所示，在本发明一实施例中，可于高压n型阱区(HVNW)26和30以及高压p型阱区(HVPW)28中形成沟槽，再以例如二氧化硅(SiO2)或高密度等离子体(high-density plasma，HDP)氧化物的一介电材料填入上述沟槽中，接着进行一化学机械研磨以平坦化填入介电材料的沟槽表面，以形成绝缘区36。在其他实施例中，上述绝缘区可为场氧化物(field oxide)。在本发明一实施例中，上述场氧化物的形成方式可包括于高压n型阱区(HVNW)26和30以及高压p型阱区(HVPW)28上形成包括氮化硅(SiN)的一掩模层。接着，图案化上述掩模层，以形成多个开口。然后，进行一区域氧化工艺(local oxidation)，以于开口中形成绝缘区(场氧化物)36。之后，移除上述掩模层。
在前述的实施例中，于高压n型阱区(HVNW)26和30以及高压p型阱区(HVPW)28形成之后形成绝缘区36。本领域普通技术人员当可了解，可利用不同的工艺顺序形成高压n型阱区(HVNW)26和30、高压p型阱区(HVPW)28和绝缘区36。举例来说，在其他实施例中，可于形成外延层23之后形成绝缘区36。之后再形成高压n型阱区(HVNW)26和30以及高压p型阱区(HVPW)28。
请参考图7，形成且图案化一光致抗蚀剂40，以形成开口42。然后进行n型掺质的一离子注入工艺，以于高压n型阱区(HVNW)26(或浅n型阱区29)中形成N型重掺杂(N+)区域44。N型重掺杂(N+)区域44可包括砷、磷及/或其他n型掺质。可利用大于1020/cm3的掺质浓度重掺杂形成N型重掺杂(N+)区域44。N型重掺杂(N+)区域44作为高压n型阱区(HVNW)26的接触区域(也可视为接线区域(pickup region))。之后，移除上述光致抗蚀剂40。
图8显示栅极介电质60、栅极62及轻掺杂源极区64的形成方式。栅极介电质60可包括氧化硅。然而，也可利用例如氮化硅、碳化硅、氮氧化硅、高介电常数(high-k)材料、上述组合或上述多层的介电材料形成栅极介电质60。栅极62可包括多晶硅。栅极介电质60和栅极62的形成方式可包括全面性形成一栅极介电层和一多晶硅层(图未显示)。接着，图案化上述栅极介电层和上述多晶硅层。在本发明一实施例中，栅极介电层利用原位掺杂(in-situdoped)方式轻掺杂形成。栅极介电质60和栅极62可从高压n型阱区(HVNW)26的上方延伸至高压p型阱区(HVPW)28的上方。栅极62的一边缘可直接位于在高压p型阱区(HVPW)28中的绝缘区36的上方。
图8又显示位于浅n型阱区29的轻掺杂源极区64的形成方式。在本发明一实施例中，栅极62作为一掩模，因此在掺杂整个栅极62的时候形成轻掺杂源极区64。在本发明另一实施例中，形成一掩模65(例如为一光致抗蚀剂)以覆盖栅极62的部分区域621，部分区域621靠近最后形成的HVMOS元件的漏极区域侧，而掩模65并未覆盖靠近最后形成的HVMOS元件的源极区域侧的栅极62的部分区域622。因此，在形成轻掺杂源极区64的期间，部分区域621并未被掺杂，而部分区域622被掺杂。介于部分区域621和621的界面的理想位置于后续附图说明。轻掺杂源极区64的掺质浓度介于1×1012/cm3和5×1013/cm3之间。
请参考图9，于形成轻掺杂源极区64之后，形成栅极间隙壁66。举例来说，可利用全面性形成一介电材料，然后从垂直表面移除不想要的部分的方式形成栅极间隙壁66。
请参考图10，形成且图案化一光致抗蚀剂68。然后，进行一p型掺质的离子注入工艺，以于高压n型阱区(HVNW)26中形成P型重掺杂(P+)区域54，并于高压p型阱区(HVPW)28中形成P型重掺杂(P+)区域56。接着，可于源/漏极(S/D)区域上形成源/漏极硅化物区和栅极硅化物(图未显示)。因此，形成高压p型金属氧化物半导体晶体管(HVPMOS)70。上述P型重掺杂(P+)区域的掺质可包括硼及或铟。可以大于1020/cm3的掺质浓度重掺杂(heavilydoped)上述p型掺质，以形成P型重掺杂(P+)区域54和56。在前述实施例中，重掺杂表示掺质浓度大于1020/cm3，且重掺杂的掺质浓度依特定的元件类型、工艺技术世代、最小特征尺寸(feature size)或类似的条件而定。P型重掺杂(P+)区域54作为最终形成的HVPMOS 70的源极(S)区域，而P型重掺杂(P+)区域56作为最终形成的HVPMOS 70的漏极(D)区域。进行上述离子注入工艺之后，移除光致抗蚀剂68。由于栅极62与P型重掺杂(P+)区域56隔开，因而可外加一高栅极-漏极电压。
于形成源极区域54和漏极区域56的期间，光致抗蚀剂68覆盖栅极62的部分区域621，而暴露栅极62的部分区域622。因此，在形成源极区域54和漏极区域56的期间，部分区域621并不会被掺杂，而部分区域622会被掺杂。
部分区域621和部分区域622具有一界面72。界面72实质上水平地介于界面74和绝缘区36的内部边缘76，其中界面74为高压p型阱区(HVPW)28和高压n型阱区(HVNW)26的界面。界面72最好不要位于n型阱区(HVNW)26的上方，以使形成部分区域621时不会影响HVPMOS 70的阈值电压(threshold voltage)。另一方面，部分区域621可包括直接位于绝缘区36的边缘76上方的一部分区域625。
可以了解的是，例如形成源/漏极硅化物区域、活化源/漏极区域54/56和后段工艺的退火工艺之后续的热预算(thermal budget)会导致位于部分区域622中的p型掺质扩散进入部分区域621中。然而，在最终形成的结构中，位于部分区域622中的p型净掺质浓度仍会大于位于部分区域621中的p型净掺质浓度。在本发明一实施例中，位于栅极62的边缘区域623中的p型掺质浓度大于边缘区域624中的p型掺质浓度七个数量级，或甚至九个数量级。在本发明其他实施例中，由于p型掺质从部分区域622扩散进入部分区域621和直接位于绝缘区36的内部边缘76上的部分区域625中，部分区域625的p型掺质浓度小于边缘区域623的p型掺质浓度，但大于边缘区域624的p型掺质浓度。请注意，由于工艺原因，栅极62可能或可能不会接收到n型掺质。因此，上述栅极62的p型掺质浓度仅会或优选会表现出与n型掺质浓度相减后的净掺质浓度。
在其他实施例中，浅n型阱区29、栅极介电质60、栅极62和栅极间隙壁64于形成绝缘区36之后形成，但于形成P+接线区域44、P型重掺杂(P+)区域54和56之前形成。P型重掺杂(P+)区域54和56也可于形成栅极介电质60、栅极62和栅极间隙壁64之前形成。本领域普通技术人员当可了解相应的工艺步骤。
图11显示测量HVPMOS元件的电流-电压(I-V)特性，其中X轴表示施加于源极区域54和漏极区域56的反向漏极对源极电压(-Vds)，而Y轴表示漏电流(-Ids)。实心方框为测量第一试样族群得到的结果，上述第一试样的栅极为均匀掺杂。中空圆圈为测量第二试样族群得到的结果，上述第二试样族群具有如图10所示的结构。注意的是第二试样族群具有明显小于第一试样族群的漏电流。另外，相较于具有明显的软性崩溃(soft breakdown)现象的第一试样族群，第二试样族群并不具有明显的软性崩溃(soft breakdown)现象(请注意用虚线标示的区域)。
图12为HVPMOS元件试样#1～#5的介于源极区域和漏极区域的导通电阻(on resistance)。实心方框为测量第一试样族群得到的结果，上述第一试样的栅极为均匀掺杂。中空圆圈为测量第二试样族群得到的结果，上述第二试样族群具有如图10所示的结构。注意的是第二试样族群具有明显小于第一试样族群的导通电阻(on resistance)。
先前显示的实施例具有非对称的结构，其中源极和漏极区域位于具有不同导电类型的高压阱区中。图13为本发明一实施例的对称高压p型金属氧化物半导体晶体管(HVPMOS)元件，其中上述对称HVPMOS元件包括两个高压p型阱区(HVNW)以及介于上述两个高压p型阱区(HVPW)之间的一个高压n型阱区(HVNW)。类似地，如图13所示的上述对称HVPMOS元件的栅极62具有位于中间的部分区域622，且部分区域621位于部分区域622的相对两侧。部分区域621至少具有低于部分区域622的一p型掺质浓度，且部分区域621可实质上为未掺杂。
虽然本发明实施例显示一HVPMOS元件的形成方式，本领域普通技术人员当可了解用于形成如图14所示的一实施例的HVNMOS元件的各别的形成步骤，而区域26、28、29、30、44、54和56，以及栅极等为相反的导电类型(请参考图10)。可以了解的是HVMOS元件可具有许多不同的布局。然而，仍可应用本发明的概念。类似地，除了掺杂区域的导电类型相反之外，对称的HVMOS元件可具有如图13所示的类似的结构。
虽然本发明已以实施例揭示如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (20)

1.一种半导体结构，包括：
一半导体基板；
一第一阱区，位于该半导体基板上，该第一阱区具有一第一导电类型；
一第二阱区，位于该半导体基板上，且横向邻接于该第一阱区，该第二阱区具有相反于该第一导电类型的一第二导电类型；
一栅极介电质，位于该第一阱区和该第二阱区上方；以及
一栅极，位于该栅极介电质上，其中该栅极包括位于该第二阱区上方的一第一部分区域和位于该第一阱区上方的一第二部分区域，其中该第一部分区域具有一第一掺质浓度，该第一掺质浓度小于该第二部分区域具有的一第二掺质浓度。
2.如权利要求1所述的半导体结构，还包括一绝缘区，位于该第二阱区中，其中该栅极的一边缘直接位于该绝缘区的上方。
3.如权利要求2所述的半导体结构，其中该栅极的该第一部分区域和该第二部分区域具有一第一界面，该第一介面水平地介于该绝缘区的一内部边缘和一第二界面，其中该第二界面为该第一阱区和该第二阱区的一界面。
4.如权利要求2所述的半导体结构，其中该栅极的一部分区域直接位于该绝缘区的一内部边缘上方，且该栅极的该部分区域具有一第三掺质浓度，该第三掺质浓度大于该第一掺质浓度，且小于第二掺质浓度。
5.如权利要求1所述的半导体结构，还包括一源极区域，位于该第一阱区中。
6.如权利要求1所述的半导体结构，其中该第一部分区域和该第二部分区域位于相同的垂直层次。
7.如权利要求1所述的半导体结构，其中该第一导电类型为n型，该第二导电类型为p型。
8.如权利要求1所述的半导体结构，其中该第一导电类型为p型，该第二导电类型为n型。
9.如权利要求1所述的半导体结构，还包括一埋藏掺杂层，其位于该半导体基板上方，且位于该第一阱区和该第二阱区下方。
10.如权利要求1所述的半导体结构，还包括：
一第三阱区，位于该第一阱区的一侧，且位于该第一阱区该第二阱区邻接侧的相对侧，该第三阱区具有该第二导电类型，其中该栅极还包括一第三部分区域，直接位于该第三阱区上方，且第二掺质浓度大于该第三部分区域中的一第三掺质浓度。
11.一种半导体结构，包括：
一半导体基板；
一高压n型阱区，位于该半导体基板上；
一高压p型阱区，位于该半导体基板上，其中该高压n型阱区和该高压p型阱区彼此横向接触，且形成一第一界面；
一绝缘区，从该高压p型阱区的一顶面延伸进入该高压p型阱区中，其中该绝缘区的一内部边缘与该第一界面隔开；
一栅极介电质，从该高压n型阱区的上方延伸至该绝缘区的上方；
一漏极区域，位于该高压p型阱区中，其中该漏极区域以重掺杂一p型掺质形成；以及
一栅极，位于该栅极介电质上，其中该栅极包括位于相同的垂直层次的一第一部分区域和一第二部分区域，其中该第一部分区域具有一第一p型掺质浓度，该第二部分区域具有一第二p型掺质浓度，该第二p型掺质浓度大于该第一p型掺质浓度。
12.如权利要求11所述的半导体结构，其中该第一部分靠近于该漏极区域和该第二部分区域。
13.如权利要求11所述的半导体结构，其中该栅极的一第三部分直接位于该绝缘区的该内部边缘上方，且该栅极的该第三部分区域具有一第三p型掺质浓度，该第三p型掺质浓度小于位于该栅极的一边缘部分区域的一第四p型掺质浓度，其中该边缘部分区域直接位于该高压n型阱区上方。
14.如权利要求11所述的半导体结构，其中该栅极包括：
一第一边缘部分区域，邻接于一第一栅极间隙壁，其中该第一边缘部分区域直接位于该绝缘区上方；以及
一第二边缘部分区域，邻接于一第二栅极间隙壁，其中该第二边缘部分直接位于高压n型阱区上方，其中该栅极的该第一边缘部分区域具有一第五p型掺质浓度，该第五p型掺质浓度小于该第二边缘部分区域的一第六p型掺质浓度。
15.如权利要求14所述的半导体结构，其中该第五p型掺质浓度小于该第二边缘部分区域的一第六p型掺质浓度超过七个数量级。
16.如权利要求11所述的半导体结构，还包括：
一额外高压p型阱区，邻接于该高压n型阱区，且位于该高压n型阱区该高压p型阱区邻接侧的相对侧，其中该栅极还包括一第三部分区域，直接位于该额外高压p型阱区的上方，且与该第一部分区域和该第二部分区域位于相同的垂直层次，且其中该第三部分区域具有一第七p型掺质浓度，该第七p型掺质浓度实质上相等于该第一p型掺质浓度。
17.如权利要求16所述的半导体结构，还包括一第二界面，介于该栅极的该第一部分区域和该第三部分区域之间，该第二界面直接位于该额外高压p型阱区的上方。
18.一种半导体结构，包括：
一半导体基板；
一高压n型阱区，位于该半导体基板上；
一高压p型阱区，位于该半导体基板上，其中该高压n型阱区和该高压p型阱区彼此横向接触，且形成一第一界面；
一绝缘区，从该高压p型阱区的一顶面延伸进入该高压p型阱区中，其中该绝缘区的一内部边缘与该第一界面隔开；
一栅极介电质，从该高压n型阱区的上方延伸至该绝缘区的上方；
一源极区域，位于该高压n型阱区中；
一漏极区域，位于该高压p型阱区中；以及
一栅极，位于该栅极介电质上，其中该栅极包括：
一第一边缘部分区域，邻接于一第一栅极间隙壁，其中该第一边缘部分直接位于该绝缘区上方；以及
一第二边缘部分区域，邻接于一第二栅极间隙壁，且与该第一边缘部分区域位于相同的垂直层次，其中该第二边缘部分区域直接位于高压n型阱区上方，且其中该栅极的该第一边缘部分区域具有一第一p型净掺质浓度，该第一p型净掺质浓度小于该第二边缘部分的一第二p型净掺质浓度。
19.如权利要求18所述的半导体结构，其中该第一p型净掺质浓度小于该第二p型净掺质浓度超过七个数量级。
20.如权利要求18所述的半导体结构，其中该栅极的一部分区域直接位于该绝缘区的一内部边缘上方，且该栅极的该部分区域具有一第三p型净掺质浓度，该第三p型净掺质浓度大于该第一p型净掺质浓度，且小于第二p型净掺质浓度。
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