CN105390543A - 高电压金属氧化物半导体晶体管设备 - Google Patents

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Abstract

本发明实施例提供了一种高电压金属氧化物半导体晶体管设备，包括：半导体基底；栅极，覆盖在所述半导体基底的上面；所述栅极的相对的第一侧壁和第二侧壁上的侧壁间隔物；漏极结构，位于所述半导体基底中；第一离子井，位于所述半导体基底中，并且与所述栅极部分重叠；源极结构以及沟道区域。其中，所述源极结构包括：第二离子井；所述第二离子井位于所述第一离子井中，并且延伸至所述栅极下方，以与所述栅极部分重叠；其中，所述第一离子井和所述第二离子井具有相同的导电类型和不同的掺杂浓度；其中，所述沟道区域由所述第一离子井和所述栅极之间的重叠区域和所述第二离子井和所述栅极之间的重叠区域组成。本发明实施例，可以提高截止频率。

Description

高电压金属氧化物半导体晶体管设备
技术领域
本发明涉及功率半导体晶体管设备技术领域，尤其涉及一种提高了截止频率(Ft)的高电压金属氧化物半导体(high-voltagemetal-oxide-semiconductor，HVMOS)晶体管设备。
背景技术
集成在硅基底上的高效功率半导体晶体管在诸如便携式设备(如移动电话)等中广泛使用，其中该高效功率半导体晶体管可以是用于射频功率应用的漏极延伸(drain-extension)型MOS。
一般地，HVMOS设备具有有限的截止频率。但是，有一些应用需要高的截止频率，例如通信中的应用，特别是无线设备中的应用。为了最大化截止频率Ft，需要最小化有效的栅沟道长度(Lg,eff)。
众所周知，MOS晶体管的阈值电压(Vt)随着Lg,eff的减小而下降。当Vt下降过多时，关态(off-state)泄漏电流(Ioff)变得过大，并且沟道长度不可接受。随着沟道长度的下降，Vt衰减(roll-off)现象变得更加明显。
现有HVMOS设备使用井或多晶来做光对准(photoalignment)，以控制设备的沟道长度。但是，这需要忍受差的工艺控制和更糟的Vt衰减，从而限制最小的Lg,eff大约为0.6μm(微米)，从而不能获得更高的截止频率。
发明内容
有鉴于此，本发明实施例提供了一种高电压金属氧化物半导体晶体管设备，具有提高了的截止频率(Ft)。
本发明实施例提供了一种高电压金属氧化物半导体晶体管设备，包括：
半导体基底；
栅极，覆盖在所述半导体基底的上面；
侧壁间隔物，位于所述栅极的相对的第一侧壁和第二侧壁上；
漏极结构，位于所述半导体基底中；
第一离子井，位于所述半导体基底中，并且与所述栅极部分重叠；
源极结构，位于所述半导体基底中，并且远离所述漏极结构；以及
沟道区域；
其中，所述源极结构包括：第二离子井，位于所述第一离子井中并延伸至所述栅极下方以与所述栅极部分重叠；所述第一离子井和所述第二离子井具有相同的导电类型和不同的掺杂浓度；
其中，所述沟道区域由所述第一离子井和所述栅极之间的重叠区域和所述第二离子井和所述栅极之间的重叠区域组成。
其中，所述半导体基底、第一离子井、第二离子井均具有第一导电类型。
其中，所述源极结构还包括：
源极接触区域，位于所述第二离子井中，且具有第二导电类型；以及
轻掺杂漏极区域，位于所述第二离子井中，同时位于所述第一侧壁上的侧壁间隔物下方。
其中，所述漏极结构包括：
漂移区域，延伸至所述栅极下方以与所述栅极部分重叠；以及
漏极接触区域，位于所述漂移区域中；
其中所述漂移区域和漏极接触区域均具有第二导电类型。
其中，所述第一离子井与所述漂移区域相邻。
其中，所述漏极接触区域设置为与所述第二侧壁上的侧壁间隔物的边缘相邻。
其中，所述第二侧壁上的侧壁间隔物下方的漂移区域中没有提供轻掺杂漏极。
其中，所述第二离子井的掺杂浓度大于所述第一离子井的掺杂浓度。
其中，所述第一离子井的掺杂浓度的范围在1×1015atoms/com3至1×1016atoms/com3之间；
和/或，所述第二离子井的掺杂浓度的范围在1×1015atoms/com3至5×1016atoms/com3之间。
其中，进一步包括：井提取区域，位于所述第二离了井中。
其中，所述栅极包括：导电层，所述导电层包括：掺杂多晶硅、金属或者金属硅化物。
其中，进一步包括：金属硅化物阻挡层，其中所述漏极接触区域与所述金属硅化物阻挡层的边缘相邻。
其中，所述金属硅化物阻挡层覆盖所述第二侧壁上的侧壁间隔物，并且延伸至所述栅极的顶面。
本发明提供了一种高电压金属氧化物半导体晶体管设备，包括：
半导体基底，具有第一导电类型；
栅极，覆盖在所述半导体基底上面；
栅电介质层，位于所述栅极和半导体基底之间；
所述栅极的每个侧壁上的侧壁间隔物；
漏极结构，位于所述半导体基底中且处于所述栅极的一侧，其中所述漏极结构包括：漂移区域和漏极接触区域，所述漂移区域具有第二导电类型并且延伸至所述栅极下方，以与所述栅极部分重叠，所述漏极接触区域具有所述第二导电类型且位于所述漂移区域中；
第一离子井，具有所述第一导电类型且位于所述半导体基底中，且与所述漂移区域相邻，其中所述第一离子井具有第一掺杂浓度；
源极结构，位于所述半导体基底中且处于所述栅极中相对所述漏极结构的另一侧，其中所述源极结构包括：第二离子井、源极接触区域和轻掺杂漏极区域，其中所述第二离子井具有所述第一导电类型且位于所述第一离子井中，所述源极触区域具有所述第二导电类型且位于所述第二离子井中，所述轻掺杂漏极区域位于所述第二离子井中且位于所述侧壁间隔物的下方，其中所述第二离子井延伸至所述栅极下方，以与所述栅极部分重叠，并且所述第二离子井具有第二掺杂浓度，其中所述第二掺杂浓度高于所述第一掺杂浓度；以及
沟道区域，由所述第二离子井和所述栅极之间的重叠区域和所述第一离子井和所述栅极之间的重叠区域组成。
本发明提供了一种高电压金属氧化物半导体晶体管设备，包括：
半导体基底，具有第一导电类型；
栅极，覆盖在所述半导体基底的上面；
栅电介质层，位于所述栅极和所述半导体基底之间。
所述栅极的每个侧壁上的侧壁间隔物；
漏极结构，位于所述半导体基底中且处于所述栅极的一侧；
第一离子井，位于所述半导体基底中且具有所述第一导电类型；
源极结构，位于所述半导体基底中并且空间上远离所述漏极结构；以及
沟道区域，位于所述漏极结构和所述源极结构之间，其中所述沟道区域由两个栅重叠区域构成，所述两个栅重叠区域均具有所述第一导电类型且具有不同的掺杂浓度。
本发明实施例的有益效果是：
本发明实施例，沟道区域由第一离子井和栅极之间的重叠区域和第二离子井和栅极之间的重叠区域组成，其中第一离子井和栅极之间的重叠区域为有效的栅沟道长度，而该有效的栅沟道长度相比现有结构可以做得非常小，从而可以提高HVMOS半导体晶体管设备的截止频率。
附图说明
图1是根据本发明一实施例的HVMOS晶体管设备的截面示意图；
图2是根据本发明另一实施例的HVMOS晶体管设备的截面示意图；
图3是根据本发明又一实施例的HVMOS晶体管设备的截面示意图。
具体实施方式
本发明的一个或多个实现方式将通过参考附图的方式描述。其中，相同的附图标记用于指示相同的元件。其中，图示结构不必按比例绘制。
此中使用的术语仅是出于描述特定实施例的目的，并不意味着限制本发明。此中使用的如“一”、“一个”和“该”等单数词也意味着包括复数形式，除非上下文清楚地指示不包括。在通篇说明书及权利要求书当中所提及的“包括”、“包含”为一开放式的用语，故应解释成“包括(含)但不限定于”。
纵观说明书和附图，除非另有说明，术语“栅长度”或者“Lg”是指在源极至漏极方向中，晶体管的栅极或者多晶硅栅极的长度，该长度一般可以使用SEM(ScanningElectronMicroscope，扫描式电子显微镜)准确测量。
术语“栅沟道区域”、“栅沟道”或者“沟道”是指位于栅极下面，源极和漏极区域之间的硅区域或者反转层，当晶体管设备打开时，其可以是P型或者N型。如同横向的源极/漏极扩散一样，栅沟道长度一般与栅极长度相差一个量，该量取决于栅极光刻偏差和刻蚀偏差。术语“有效的栅沟道长度”或者“Lg,eff”是指位于栅极下面的且处于源极和漏极区域之间的有效栅沟道的长度或者尺寸，该“有效的栅沟道长度”或者“Lg,eff”决定了晶体管设备的开启或关闭状态。
此中使用的术语“晶圆(wafer)”或者“基底”，例如包括：根据本发明的在堆积的层上具有裸露面以用于形成集成电路结构的任何结构。术语“基底”理解为包括：半导体晶圆。术语“基底”也用于指处于工艺期间的半导体结构，以及可以包括：已于其上制造的其它层。晶圆和基底均包括：掺杂和非掺杂的半导体，由基础半导体或绝缘体支撑的外延半导体层，同样也包括：本领域技术人员知晓的其它半导体结构。
此中使用的术语“水平面(horizontal)”定义为平行于半导体芯片或晶片基底的现有主平面或主表面的平面，而不论其方向。术语“垂直”是指垂直于刚才定义的“水平面”的方向。当使用诸如“在……上”、“在……下”、“底部”、“顶部”、“侧面(如“侧壁(sidewall)”)”、“更高的”、“更低的”等术语时，均是指相对于水平面的定义。
图1是根据本发明一实施例的HVMOS晶体管设备的截面示意图。如图1所示，HVMOS晶体管设备1包括：半导体基底100，例如P型硅基底(图示表示为“P-Sub”)。栅极11设置在半导体基底100的主表面之上。该栅极11可以包括：至少一导电层，例如掺杂的多晶硅、金属或者金属硅化物。栅电介质层112(例如二氧化硅层)设置在栅极11和半导体基底100之间。在栅极11的相对侧壁(sidewall)上，提供了一对侧壁间隔物(spacer)114。侧壁间隔物114可以由二氧化硅、氮化硅或者氮氧化硅组成。栅极11的栅长度Lg的范围在0.2μm～0.6μm之间，例如为0.48μm。
HVMOS晶体管设备1进一步包括：漏极结构12，位于半导体基底100中。根据本实施例，漏极结构12包括：N型漂移区域104或者N井(NWell，简称NW)。N型漂移区域104延伸至栅极11下方以与栅极11部分重叠。漏极结构12进一步包括：N+漏极接触区域122，形成于N型漂移区域104中。N+漏极接触区域122设置为与侧壁间隔物114之一边缘相邻(例如与更靠近漏极结构12的侧壁间隔物的边缘对齐)。值得注意的是，根据本实施例，在侧壁间隔物114下方的N型漂移区域104中，没有提供轻掺杂漏极(lightlydopeddrain，LDD)。
在半导体基底100中提供了P井(PWell，简称PW)，并且使P井与N型漂移区域104相邻。根据本实施例，P井102具有第一掺杂浓度。例如，第一掺杂浓度的范围可以在1×1015atoms/com3至1×1016atoms/com3之间。根据本实施例，P井102的第一掺杂浓度高于半导体基底100的掺杂浓度。根据本实施例，P井102和N型漂移区域104相连，并且P井102与栅极11部分重叠。
HVMOS晶体管设备进一步包括：源极结构14，位于半导体基底100中。根据本实施例，源极结构14包括：浅P井106，位于P井102中。根据本实施例，浅P井106具有第二掺杂浓度。例如，第二掺杂浓度的范围可以在1×1015atoms/com3至5×1016atoms/com3之间。根据本实施例，第二掺杂浓度高于第一掺杂浓度。根据本实施例，浅P井106也与栅极11部分重叠。浅P井106的重叠区域106a和P井102的重叠区域102a构成沟道区域110。
本发明实施例中，HVMOS晶体管设备1的沟道区域110实质上由两个具有不同掺杂浓度的P型栅重叠区域106a和102a组成，其中更靠近N+源极接触区域142的重叠区域106a比更靠近漏极结构12的重叠区域102a具有更高的掺杂浓度。有效的栅沟道长度(Lg,eff)定义为栅极纵向上的重叠区域106a的长度或者尺寸。可以使用自对准离子注入方法形成浅P井106，因此有效的栅沟道长度(Lg,eff)可以非常小，从而增加截止频率(Ft)，并且兼容现有CMOS工艺。
源极结构14进一步包括：N+源极接触区域142，形成于浅P井106中。类似地，N+源极接触区域142设置为与侧壁间隔物114之一的边缘相邻。在侧壁间隔物114的下方直接提供了N型轻掺杂漏(NTypeLightlyDopedDrain，NLDD)区143，并且与N+源极接触区域142合并。进一步，在浅P井106中形成P+井提取(pick-up)区域144。
图2是根据本发明另一实施例的HVMOS晶体管设备的截面示意图。类似地，如图2所示，HVMOS晶体管设备2包括：半导体基底100，诸如P型硅基底。栅极11设置在半导体基底100的主表面之上。栅极11包括：至少一导电层，诸如掺杂多晶硅、金属或者金属硅化物。栅电介质层112(如二氧化硅层)可以设置在栅极11和半导体基底100之间。在栅极11的相对侧壁上，提供了一对侧壁间隔物114。该侧壁间隔物114可以由氧化硅、氮化硅或者氮氧化硅组成。栅极11的栅极长度Lg的范围在0.2μm至0.6μm之间，例如0.48μm。HVMOS晶体管设备2进一步包括：漏极结构12和源极结构14。
HVMOS晶体管设备2不同于图1的HVMOS晶体管设备的地方在于：N+漏极接触区域122设置为邻近金属硅化物阻挡层(salicideblocklayer，SAB层)202的边缘，从而远离栅极11的边缘。SAB层覆盖邻近漏极结构12的侧壁间隔物114，并且延伸至栅极11的顶面。根据本实施例，在侧壁间隔物114下方的N型漂移区域104中没有提供LDD。
尽管出于说明的目的而示出了NMOS(N型MOS)晶体管，但是可以理解的是，本发明的一些情况也可以适合于高电压应用中的PMOS(P型MOS)晶体管。
图3是根据本发明又一实施例的HVMOS晶体管设备的截面示意图。如图3所示，HVMOS晶体管设备3包括：半导体基底100，诸如P型硅基底。栅极11设置在半导体基底100的主表面上。栅极11至少可以包括：至少一导电层，诸如掺杂多晶硅、金属或者金属硅化物。栅电介质层112(如二氧化硅层)设置在栅极11和半导体基底100之间。在栅极11的两个相对侧壁上，提供了一对侧壁间隔物114。该侧壁间隔物114可以由氧化硅、氮化硅或者氮氧化硅组成。栅极11的栅极长度Lg的范围在0.2μm至0.6μm之间，例如0.48μm。
HVMOS晶体管设备3进一步包括：漏极结构32，位于半导体基底100中。根据本实施例，漏极结构32包括：P型漂移区域304或者P井(PW)。P型漂移区域304延伸至栅极11以下，以与栅极11部分重叠。漏极结构32进一步包括：P+漏极接触区域322，形成于P型漂移区域304中。P+漏极接触区域322设置为与邻近左侧的侧壁间隔物114的边缘。值得注意的是：根据本实施例，在侧壁间隔物114下方的P型漂移区域304中，没有提供LDD。
在半导体基底100中提供了N井(NW)302，并且使N井302与P型漂移区域304相邻。根据本实施例，N井302具有第一掺杂浓度。例如，第一掺杂浓度的范围可以在1×1015atoms/com3至1×1016atoms/com3之间。N井302与栅极11部分重叠。在半导体基底100中提供了深N井(DeepNWell，简称DNW)300，并使该深N井300位于N井302和P井304的下方。
HVMOS晶体管设备3进一步包括：源极结构34，位于半导体基底100中。根据本实施例，源极结构34包括：浅N井306，位于N井302中。根据本实施例，浅N井306具有第二掺杂浓度。例如，第二掺杂浓度的范围可以在1×1015atoms/com3至5×1016atoms/com3之间。根据本实施例，第二掺杂浓度高于第一掺杂浓度。根据本实施例，浅N井306也与栅极11部分重叠。浅N井306的重叠区域306a和N井302的重叠区域302a构成了沟道区域310。
源极结构34进一步包括：P+源极接触区域342，形成于浅N井306中。类似地，P+源极接触区域342设置为与右侧的侧壁间隔物114的边缘相邻。在侧壁间隔物114的下方，直接提供P型轻掺杂漏(PLDD)区343，并且P型轻掺杂漏区343与P+源极接触区域342合并。进一步，在浅N井306中形成N+井提取区域344。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (15)

1.一种高电压金属氧化物半导体晶体管设备，其特征在于，包括：
半导体基底；
栅极，覆盖在所述半导体基底的上面；
侧壁间隔物，位于所述栅极的相对的第一侧壁和第二侧壁上；
漏极结构，位于所述半导体基底中；
第一离子井，位于所述半导体基底中，并且与所述栅极部分重叠；
源极结构，位于所述半导体基底中，并且远离所述漏极结构；以及
沟道区域；
其中，所述源极结构包括：第二离子井，位于所述第一离子井中并延伸至所述栅极下方以与所述栅极部分重叠；所述第一离子井和所述第二离子井具有相同的导电类型和不同的掺杂浓度；
其中，所述沟道区域由所述第一离子井和所述栅极之间的重叠区域和所述第二离子井和所述栅极之间的重叠区域组成。
2.如权利要求1所述的高电压金属氧化物半导体晶体管设备，其特征在于，所述半导体基底、第一离子井、第二离子井均具有第一导电类型。
3.如权利要求2所述的高电压金属氧化物半导体晶体管设备，其特征在于，所述源极结构还包括：
源极接触区域，位于所述第二离子井中，且具有第二导电类型；以及
轻掺杂漏极区域，位于所述第二离子井中，同时位于所述第一侧壁上的侧壁间隔物下方。
4.如权利要求1～3中任一项所述的高电压金属氧化物半导体晶体管设备，其特征在于，所述漏极结构包括：
漂移区域，延伸至所述栅极下方以与所述栅极部分重叠；以及
漏极接触区域，位于所述漂移区域中；
其中所述漂移区域和漏极接触区域均具有第二导电类型。
5.如权利要求4所述的高电压金属氧化物半导体晶体管设备，其特征在于，所述第一离子井与所述漂移区域相邻。
6.如权利要求4所述的高电压金属氧化物半导体晶体管设备，其特征在于，所述漏极接触区域设置为与所述第二侧壁上的侧壁间隔物的边缘相邻。
7.如权利要求4所述的高电压金属氧化物半导体晶体管设备，其特征在于，所述第二侧壁上的侧壁间隔物下方的漂移区域中没有提供轻掺杂漏极。
8.如权利要求1～3中任一项所述的所述的高电压金属氧化物半导体晶体管设备，其特征在于，所述第二离子井的掺杂浓度大于所述第一离子井的掺杂浓度。
9.如权利要求8所述的高电压金属氧化物半导体晶体管设备，其特征在于，所述第一离子井的掺杂浓度的范围在1×1015atoms/com3至1×1016atoms/com3之间；
和/或，所述第二离子井的掺杂浓度的范围在1×1015atoms/com3至5×1016atoms/com3之间。
10.如权利要求1所述的高电压金属氧化物半导体晶体管设备，其特征在于，进一步包括：井提取区域，位于所述第二离了井中。
11.如权利要求1所述的所述的高电压金属氧化物半导体晶体管设备，其特征在于，所述栅极包括：导电层，所述导电层包括：掺杂多晶硅、金属或者金属硅化物。
12.如权利要求4所述的高电压金属氧化物半导体晶体管设备，其特征在于，进一步包括：金属硅化物阻挡层，其中所述漏极接触区域与所述金属硅化物阻挡层的边缘相邻。
13.如权利要求12所述的高电压金属氧化物半导体晶体管设备，其特征在于，所述金属硅化物阻挡层覆盖所述第二侧壁上的侧壁间隔物，并且延伸至所述栅极的顶面。
14.一种高电压金属氧化物半导体晶体管设备，其特征在于，包括：
半导体基底，具有第一导电类型；
栅极，覆盖在所述半导体基底上面；
栅电介质层，位于所述栅极和半导体基底之间；
所述栅极的每个侧壁上的侧壁间隔物；
漏极结构，位于所述半导体基底中且处于所述栅极的一侧，其中所述漏极结构包括：漂移区域和漏极接触区域，所述漂移区域具有第二导电类型并且延伸至所述栅极下方，以与所述栅极部分重叠，所述漏极接触区域具有所述第二导电类型且位于所述漂移区域中；
第一离子井，具有所述第一导电类型且位于所述半导体基底中，且与所述漂移区域相邻，其中所述第一离子井具有第一掺杂浓度；
源极结构，位于所述半导体基底中且处于所述栅极中相对所述漏极结构的另一侧，其中所述源极结构包括：第二离子井、源极接触区域和轻掺杂漏极区域，其中所述第二离子井具有所述第一导电类型且位于所述第一离子井中，所述源极触区域具有所述第二导电类型且位于所述第二离子井中，所述轻掺杂漏极区域位于所述第二离子井中且位于所述侧壁间隔物的下方，其中所述第二离子井延伸至所述栅极下方，以与所述栅极部分重叠，并且所述第二离子井具有第二掺杂浓度，其中所述第二掺杂浓度高于所述第一掺杂浓度；以及
沟道区域，由所述第二离子井和所述栅极之间的重叠区域和所述第一离子井和所述栅极之间的重叠区域组成。
15.一种高电压金属氧化物半导体晶体管设备，其特征在于，包括：
半导体基底，具有第一导电类型；
栅极，覆盖在所述半导体基底的上面；
栅电介质层，位于所述栅极和所述半导体基底之间。
所述栅极的每个侧壁上的侧壁间隔物；
漏极结构，位于所述半导体基底中且处于所述栅极的一侧；
第一离子井，位于所述半导体基底中且具有所述第一导电类型；
源极结构，位于所述半导体基底中并且空间上远离所述漏极结构；以及
沟道区域，位于所述漏极结构和所述源极结构之间，其中所述沟道区域由两个栅重叠区域构成，所述两个栅重叠区域均具有所述第一导电类型且具有不同的掺杂浓度。
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