CN111463258A - 晶体管元件 - Google Patents

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Abstract

本发明提供了一种晶体管元件包括一基底，该基底是第一导电型。第二导电型的埋入层形成在该基底中的表层区域。该第二导电型的该埋入层包含中心区域，多个分离区域由该中心区域向外分布，及外围区域在该多个分离区域的外围。外延层形成在该基底上。该第一导电型的高电压阱形成在该外延层中。该第一导电型的金属氧化物半导体晶体管形成在该高电压阱上。该第二导电型的该埋入层的该中心区域是在该金属氧化物半导体晶体管的漏极区域的下方。

Description

晶体管元件
技术领域
本发明是有关于一种半导体制造技术，且特别是有关于晶体管元件的结构。
背景技术
提高能源效率越来越被重视。在因应市场变化，具有更高性能且符合经济效益的高电压集成电路(high-voltage integrated circuit,HVIC)晶片已逐渐被采用。半导体的集成电路会包含操作在高电压的高电压晶体管。
高电压晶体管会操作于高电压，但是如果高电压晶体管的击穿电压(breakdownvoltage)不足够高时，其例如低于120v的击穿电压，则此高电压晶体管仍无法有效操作在更大的高电压电范围。高电压晶体管一般例如会以P导电型的金属氧化物半导体(metal-oxide-semiconductor,MOS)晶体管来设计。
如何增加高电压晶体管的击穿电压是设计晶体管结构所需要考虑的议题之一。
发明内容
本发明提供一种晶体管元件的结构，可以提升晶体管的击穿电压，晶体管元件可以有效操作在高电压范围，例如高于120V或是更高的电压范围。
于一实施例，本发明的一种晶体管元件，包括一基底(substrate)，该基底是第一导电型。第二导电型的埋入层设置在该基底中的表层区域。该第二导电型的该埋入层包含:中心区域；多个分离区域，由该中心区域向外分布；以及外围区域，在该多个分离区域的外围。一外延层(epitaxial layer)形成在该基底上。该第一导电型的一高电压阱(high-voltage well)设置在该外延层中。该第一导电型的一金属氧化物半导体晶体管形成在该高电压阱上。该第二导电型的该埋入层的该中心区域是在该金属氧化物半导体晶体管的漏极区域的下方。
于一实施例，在所述的晶体管元件中，该多个分离区域是分离区块或是分离环状区块。
于一实施例，在所述的晶体管元件中，该第二导电型的该埋入层的该多个分离区域的宽度，在由该中心区域向该金属氧化物半导体晶体管的源极区域的延伸方向上是相同。
于一实施例，在所述的晶体管元件中，其中该第二导电型埋入层的该多个分离区域的宽度，在由该中心区域向该金属氧化物半导体晶体管的源极区域的延伸方向上是逐渐增大。
于一实施例，在所述的晶体管元件中，该第二导电型的该埋入层的该多个分离区域是圆环状。
于一实施例，在所述的晶体管元件中，该第二导电型的该埋入层的该外围区域是在该金属氧化物半导体晶体管的源极区域的下方。
于一实施例，在所述的晶体管元件中，该第二导电型的该埋入层在该基底构成掺杂扩散区域，该掺杂扩散区域依照掺杂量对应该多个分离区域构成多个掺杂环或是多个掺杂区块，该多个掺杂环或是该多个掺杂区块的相邻两个的连接区域的掺杂量相对该相邻两个的该掺杂环或是该掺杂区块的中间区域的掺杂量为低。
于一实施例，在所述的晶体管元件中，其更包含绝缘层，在该外延层表面且在该高电压阱上方，栅极结构在该外延层及该绝缘层上以及源极区域在该外延层的表层，在该第二导电型的该埋入层的该外围区域的上方，相对该漏极区域与该源极区域是在该栅极结构的两边。
于一实施例，在所述的晶体管元件中，该多个分离区域的宽度小于或等于相邻两个该分离区域之间的间距。
于一实施例，在所述的晶体管元件中，该多个分离区域的宽度是相邻两个该分离区域之间的间距的0.4倍到1.0倍之间。
于一实施例，在所述的晶体管元件中，其中该第二导电型的该埋入层在该外围区域的平均掺杂量大于在该多个分离区域的平均掺杂量。
于一实施例，在所述的晶体管元件中，该第一导电型为P型，该第二导电型为N型。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是一般的一种高电压晶体管的剖面结构示意图。
图2是依照本发明一实施例，一种高电压晶体管的剖面结构示意图。
图3是依照本发明一实施例，一种高电压晶体管的N型埋入层在基底中的上视结构示意图。
图4是依照本发明一实施例，一种高电压晶体管的N型埋入层以及其掺杂量扩散分布结构在基底中的剖面结构示意图。
符号说明：
50:高电压MOS晶体管
60:高电压MOS晶体管
100:基底
102:埋入氧化层
104:N型阱
106:N型埋入区域
108:P型阱
110:源极结构
112:漏极结构
114:栅极结构
116:绝缘结构
200:基底
202:N型埋入区域
202a:中心区域
202b、202c、202d、202d’:分离区域
202e:外围区域
204:高电压P型阱
206:外延层
207、208、210、212、213:掺杂区域
214:氧化层
216:源极结构
218:漏极结构
220:栅极结构
224:场板结构
300、304:N型埋入层
302、306:掺杂扩散区域
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明是关于第一导电型的高电压金属氧化物半导体(HVMOS)晶体管的结构，而其击穿电压可以藉由第二导电型的埋入层的设计而有效提升，能够适用于较高电压的操作范围。于一实施施例，第一导电型是P型，则第二导电型是N型。又或是于另一实施施例，第一导电型是N型，则第二导电型是P型。
以下举一些实施例以及用来探究与比较的传统P导电型的高电压金属氧化物半导体(HVMOS)晶体管，但是本发明不限于所举的多个实施例。
以下描述本发明对传统高电压晶体管的探究。图1是一般的一种高电压晶体管的剖面结构示意图。参阅图1，其可以利用硅在绝缘体上(silicon on insulator,SOI)的基底来制造高电压晶体管。以P导电型的基底100而言，埋入氧化层102形成在基底100上。对于SOI基底的结构，硅材料的外延层会形成在埋入氧化层102上，即是SOI基底的结构。高电压MOS晶体管50所需要的多种掺杂区域可以形成在外延层中，其例如包括N型阱104在埋入氧化层102上。N型阱104包含延伸的N型埋入区域106，形成在埋入氧化层102上。
于此，从制造的工艺来看，P型阱108会在N型阱104中通过植入工艺而形成。在P型阱108下的N形区域，就构成N型埋入区域106。
接着在N型阱104与P型阱108中还会形成更深浓度的表层掺杂区域，以供施加操作电压，另外有会在N型阱104与P型阱108上更形成栅极结构(G)114、源极结构(S)110、漏极结构(D)112，以及绝缘结构116等等。
对于高电压MOS晶体管的结构，其如一般所知的制造技术来完成，本发明不特别限制，其制造流程于此也省略。然而，本发明在探究此一般的高电压MOS晶体管的结构，经过性能与对应结构的详细研究，本发明指出其N型埋入区域106是单块的结构，其击穿电压受N型埋入区域106影响，可能无法有效提升。另外其是SOI的基底，在制造成本上相对也较高。
以下列举一些实施例，来说明本发明提出的半导体元件的结构，例如在P导电型的高电压MOS晶体管的应用，可以有效提升击穿电压值，而提升晶体管电压操作范围。
图2是依照本发明一实施例，一种高电压晶体管的剖面结构示意图。参阅图2，以P导电型的高电压MOS晶体管60为例，对于P型基底200，本发明在基底200中的表层，利用植入工艺，会形成N型埋入区域202。其后，硅的外延层206会形成在基底200上，供后续形成所需要的掺杂区域，例如是高电压P型阱204。外延层206例如是N型，可以提供N型的阱。从另一个观点，以N型的外延层206，高电压P型阱204是在外延层206中利用植入工艺来完成。于此实施例，本发明的P型与N型是指半导体特性的不同导电型。就结构上，P型是第一导电型的实施例，N型是第二导电型的实施例。在以下描述，第一导电型是以P型为例，第二导电型是以N型为例。就掺杂的结构，其二者也可以互换。本发明不限于实施例所举的P型与N型。
在基底200中完成N型埋入区域202的结构后，会先形成外延层206。外延层206当作MOS晶体管的半导体基底，以完成MOS晶体管的制造。外延层206可以先掺杂成N型的外延层206。其后在外延层206再掺杂形成高电压P型阱204。此掺杂形成高电压P型阱204的深度可以延伸到基底200，在N型埋入区域202上。其后可以继续因应P导电型的高电压MOS晶体管60的结构，完成各种掺杂区域207、208、210、212、213，其中掺杂区域213是源极区域的一部分，包含P型与N型的重掺杂区域，以P+与N+表示，可以与外部的源极结构(S/B)216连接。掺杂区域210当作漏极区域的一部份，与外部的漏极结构(D)218连接。另外，在高电压P型阱204上会形成氧化层214，而栅极结构(G)220会形成在外延层206且延伸到氧化层214上。因应高电压的结构，栅极结构(G)220上也可以再形成场板(field plate)结构224。
前述的P导电型的高电压MOS晶体管60仅是一个实施例，本发明不限于所述结构，可以有不同的变化。高电压MOS晶体管60的详细描述以及其它的变化，于此省略。本发明因应高电压MOS晶体管60的结构，提出N型埋入区域202的结构，以提升高电压MOS晶体管60的击穿电压。
以下更详细描述N型埋入区域202的结构。本发明的N型埋入区域202在掺杂扩散的处理之前可为块状或环状的掺杂结构。图3是依照本发明一实施例，一种高电压晶体管的N型埋入层在基底中的上视结构示意图。同时参阅图3，N型埋入区域202包含中心区域202a，也以D标示，代表漏极的位置。中心区域202a例如是圆碟状，对应晶体管的漏极结构的下方。多个分离区域202b、202c、202d、202d’、…，由中心区域202a向外分布。外围区域202e，在多个分离区域202b、202c、202d、202d’的外围。分离区域202b、202c、202d、202d’的数量依实际需要而定。
于一实施例，这些多个分离区域202b、202c、202d例如是分离区块或是分离环状区块。图3是以分离环状区块为例，其中更例如是分离的圆环状区块。然而，本发明的不限于所举的实施例。
就多个分离区域202b、202c、202d的尺寸，这些分离区域的宽度是相同。于此，宽度是指在剖面结构上，沿着分布方向上的长度。分布方向是由漏极到源极的延伸方向。于一实施例，N型埋入层202的多个分离区域202b、202c、202d、202d’的宽度，由中心区域202a向外逐渐增大。
于一实施例，N型埋入层202的多个分离区域202b、202c、202d、202d’是圆环状，环绕中心区域202a。在于一实施例，N型埋入层202的外围区域202e是在该P型金属氧化物半导体晶体管的掺杂区域213(源极区域)的下方。于一实施例多个分离区域202b、202c、202d、202d’的宽度小于或等于相邻两个该分离区域之间的间距。于一实施例，分离区域202b、202c、202d、202d’的宽度例如是相邻两个该分离区域之间的间距的0.4倍到1.0倍之间，但是本发明不限于此范围。
N型埋入层202在基底200中，经由植入工艺形成后，其在后续实际完成晶体管前会有扩散的过程，N型埋入层202中分离区域会连接成一体，但是掺杂量会降低。图4是依照本发明一实施例，一种高电压晶体管的N型埋入层以及其掺杂量扩散分布结构在基底中的剖面结构示意图。
参阅图4，于一实施例，N型埋入层300是在基底200的剖面结构，其经过扩散处理后构成掺杂扩散区域302的剖面结构。于本实施例，分离区域202b、202c、202d、202d’的宽度是以相同为例，其掺杂扩散区域依照掺杂量对应该多个分离区域构成多个掺杂环或是多个掺杂区块。多个掺杂环或是多个掺杂区块的相邻两个的连接区域的掺杂量相对该相邻两个的该掺杂环或是该多个掺杂区块的中间区域的掺杂量为低。也就是，掺杂量区域经过扩散后连接，但是整体的平均掺杂量是降低。
在另一个实施例，N型埋入层304对应图3的N型埋入层202的分布，对应分离区域的宽度，由漏极区域D的中心区域向外逐渐增大。如此，经过扩散后，N型埋入层304产生的掺杂扩散区域306，虽然是连接成一体，但是掺杂量分布更是向漏极区域D逐渐减小。
本发明的N型埋入层202由中心区202a到外围区域202e是分离的结构。经过扩散后，其整体平均掺杂量会下降，因此可以有效提升晶体管的击穿颠压。N型埋入层202可以直接形成于基底200中，不需要采用SOI的基底。
本发明采用分离式的N型埋入层202，经过模拟验证后，例如击穿电压相比对于N型埋入层整体层状的结构的情形，其可以由大约100V(整体层状的结构)提升到大约140V(分离结构)以上。
综上所述，本发明对于P型高电压MOS晶体管，其所需要的N型埋入层是分离式的结构，而使得在扩散后的掺杂量降低。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求范围所界定者为准。

Claims (12)

1.一种晶体管元件，其特征在于，包括：
一基底，该基底是第一导电型；
第二导电型的一埋入层，在该基底中的表层区域，其中该第二导电型的该埋入层包含：
中心区域；
多个分离区域，由该中心区域向外分布；以及
外围区域，在该多个分离区域的外围；
一外延层，形成在该基底上；
该第一导电型的一高电压阱，在该外延层中；以及
该第一导电型的金属氧化物半导体晶体管，形成在该高电压阱上，
其中该第二导电型的该埋入层的该中心区域是在该金属氧化物半导体晶体管的漏极区域的下方。
2.如权利要求1所述的晶体管元件，其特征在于，该多个分离区域是分离区块或是分离环状区块。
3.如权利要求1所述的晶体管元件，其特征在于，该第二导电型的该埋入层的该多个分离区域的宽度，在由该中心区域向该金属氧化物半导体晶体管的源极区域的延伸方向上是相同。
4.如权利要求1所述的晶体管元件，其特征在于，该第二导电型的该埋入层的该多个分离区域的宽度，在由该中心区域向该金属氧化物半导体晶体管的源极区域的延伸方向上逐渐增大。
5.如权利要求1所述的晶体管元件，其特征在于，该第二导电型的该埋入层的该多个分离区域是圆环状。
6.如权利要求1所述的晶体管元件，其特征在于，该第二导电型的该埋入层的该外围区域是在该金属氧化物半导体晶体管的源极区域的下方。
7.如权利要求1所述的晶体管元件，其特征在于，该第二导电型的该埋入层在该基底构成掺杂扩散区域，该掺杂扩散区域依照掺杂量对应该多个分离区域构成多个掺杂环或是多个掺杂区块，该多个掺杂环或是该多个掺杂区块的相邻两个的连接区域的掺杂量相对该相邻两个的该掺杂环或是该掺杂区块的中间区域的掺杂量为低。
8.如权利要求1所述的晶体管元件，其特征在于，更包括：
绝缘层，在该外延层表面且在该高电压阱上方；
栅极结构，在该外延层及该绝缘层上；
源极区域，在该外延层的表层，在该第二导电型的该埋入层的该外围区域的上方，相对该漏极区域与该源极区域是在该栅极结构的两边。
9.如权利要求1所述的晶体管元件，其特征在于，该多个分离区域的宽度小于或等于相邻两个该分离区域之间的间距。
10.如权利要求1所述的晶体管元件，其特征在于，该多个分离区域的宽度是相邻两个该分离区域之间的间距的0.4倍到1.0倍之间。
11.如权利要求1所述的晶体管元件，其特征在于，该第二导电型的该埋入层在该外围区域的平均掺杂量大于在该多个分离区域的平均掺杂量。
12.如权利要求1所述的晶体管元件，其特征在于，该第一导电型为P型与该第二导电型为N型。
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