JP2017168478A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】同一の素子領域に配置された複数のＮウェルに異なる電位を印加すると共に、同一の素子領域に配置された複数のＰウェルに異なる電位を印加することが可能な半導体装置を提供する。【解決手段】この半導体装置は、半導体基板と、第１の素子領域に離間して配置された第１導電型の第１のウェル及び第２のウェルと、少なくとも第１及び第２のウェルの下層に配置された第２導電型の第１の半導体層と、第１の半導体層と共に半導体基板内において第１及び第２のウェルの各々を囲む第２導電型の第３のウェルと、第２の素子領域に離間して配置された第２導電型の第４のウェル及び第５のウェルと、第４のウェルと第５のウェルとの間に配置された第１導電型の第６のウェルと、第６のウェルと共に半導体基板内において第４及び第５のウェルの各々を囲む第１導電型の第２の半導体層又は第１導電型の不純物領域とを備える。【選択図】図１

Description

本発明は、トランジスター等の複数の回路素子が設けられた半導体装置、及び、そのような半導体装置の製造方法等に関する。

半導体装置において、異なる電圧範囲で動作する複数のトランジスターが設けられる場合がある。そのような場合に、例えば、複数のＮウェルをＰ型の埋め込み拡散層及びＰウェルで分離することによって、それらのＮウェルに異なる電位が印加され、異なる電圧範囲で動作する複数のトランジスターがそれらのＮウェルに設けられる。

関連する技術として、特許文献１には、自動ドーピングによりＮウェルとＮ^＋埋め込み層とを隔離してチップサイズを小さくできる半導体デバイスが開示されている。この半導体デバイスは、異なる電位にバイアスされた複数の低電圧Ｎウェル領域と、それらの低電圧Ｎウェル領域とＮ^＋埋め込み層（ＮＢＬ）との間に形成されている共通のＰ^＋埋め込み層（ＰＢＬ）とを備えている。さらに、複数の低電圧Ｐウェル領域が形成されて、ＰＢＬに接続される。

特開２００６−１７９８６４号公報（段落０００３−０００６、図５）

特許文献１によれば、複数の低電圧Ｎウェル領域に異なる電位を印加することができるが、複数の低電圧Ｐウェル領域に異なる電位を印加する構成は開示されていない。また、複数の低電圧Ｐウェル領域に異なる電位を印加するために、特許文献１に開示されているＮＢＬ及びＰＢＬと複数の低電圧Ｎウェル領域及び複数の低電圧Ｐウェル領域とを複数組設ける場合には、それらを周囲の領域から分離するために、ＮＢＬに達する深い高電圧Ｎウェル領域を複数設ける必要があり、そのようなウェル領域は大面積を占有するので、半導体装置を高密度化することが困難である。

本発明の幾つかの態様は、半導体基板の同一の素子領域に配置された複数のＮウェルに異なる電位を印加すると共に、半導体基板の同一の素子領域に配置された複数のＰウェルに異なる電位を印加することが可能な半導体装置を提供することに関連している。また、本発明の幾つかの態様は、そのような半導体装置を高密度化することに関連している。さらに、本発明の他の幾つかの態様は、そのような半導体装置の製造方法等を提供することに関連している。

本発明の第１の態様に係る半導体装置は、半導体基板と、半導体基板の第１の素子領域に離間して配置された第１導電型の第１のウェル及び第２のウェルと、少なくとも第１及び第２のウェルの下層に配置された第２導電型の第１の半導体層と、第１の半導体層と共に半導体基板内において第１及び第２のウェルの各々を囲む第２導電型の第３のウェルと、半導体基板の第２の素子領域に離間して配置された第２導電型の第４のウェル及び第５のウェルと、第４のウェルと第５のウェルとの間に配置された第１導電型の第６のウェルと、第６のウェルと共に半導体基板内において第４及び第５のウェルの各々を囲む第１導電型の第２の半導体層又は第１導電型の不純物領域とを備える。本願において、第１導電型がＮ型で、第２導電型がＰ型であっても良いし、第１導電型がＰ型で、第２導電型がＮ型であっても良い。

本発明の第１の態様によれば、半導体基板内において、第１の素子領域に配置された第１導電型の第１及び第２のウェルが第２導電型の第１の半導体層及び第３のウェルによって囲まれると共に、第２の素子領域に配置された第２導電型の第４及び第５のウェルが第１導電型の第２の半導体層又は不純物領域及び第６のウェルによって囲まれる。従って、第１の素子領域に配置された第１導電型の第１及び第２のウェルに異なる電位を印加すると共に、第２の素子領域に配置された第２導電型の第４及び第５のウェルに異なる電位を印加することが可能となる。

また、第４のウェルと第５のウェルとの間に配置された第６のウェルは、第１及び第２のウェルを囲む第３のウェルよりも小さくすることが可能であり、第１の素子領域を複数配置するよりも、第１及び第２の素子領域を配置することによって、半導体装置を高密度化することができる。

ここで、半導体装置が、第１の半導体層の下層に配置された第１導電型の第３の半導体層と、半導体基板内において第１の素子領域を平面視で囲むように配置され、第３の半導体層に接続されて第１の素子領域を周囲の領域から分離する第１導電型の第２の不純物領域とをさらに備えるようにしても良い。それにより、第１の半導体層及び第３のウェルを半導体基板から分離することができる。

また、半導体装置が、第２の半導体層の下層に配置された第１導電型の第４の半導体層をさらに備え、第１導電型の不純物領域が、半導体基板内において第２の素子領域を平面視で囲むように配置され、第４の半導体層に接続されて第２の素子領域を周囲の領域から分離するようにしても良い。それにより、第２の半導体層及び第６のウェルと半導体基板との間の耐圧を高めることができる。

さらに、半導体基板が、第２導電型の下地基板と、下地基板上に配置されたエピタキシャル層とを含み、第３又は第４の半導体層が、少なくとも下地基板の表層部に配置された埋め込み拡散層であっても良い。その場合には、下地基板に不純物を注入しておき、エピタキシャル層が配置された後に不純物を熱拡散させることによって、高濃度の埋め込み拡散層を実現することができる。

以上において、第１のウェルと第２のウェルとに異なる電位が供給され、第４のウェルと第５のウェルとに異なる電位が供給されるようにしても良い。それにより、第１のウェルと第２のウェルとに異なる電圧範囲で動作する複数のトランジスターを配置すると共に、第４のウェルと第５のウェルとに異なる電圧範囲で動作する複数のトランジスターを配置することができる。

本発明の第２の態様に係る半導体装置の製造方法は、半導体基板の第１の素子領域において第１導電型の第１のウェル及び第２のウェルと第２導電型の第３のウェルとを含み、半導体基板の第２の素子領域において第２導電型の第４のウェル及び第５のウェルと第１導電型の第６のウェルとを含む半導体装置の製造方法であって、第１の素子領域の下層に第２導電型の第１の半導体層を形成すると共に、半導体基板内において第２の素子領域を囲む第１導電型の第２の半導体層又は第１導電型の不純物領域を形成する工程と、第１の素子領域に、第１及び第２のウェルを離間して形成し、第１の半導体層と共に半導体基板内において第１及び第２のウェルの各々を囲む第３のウェルを形成する工程と、第２の素子領域に、第４及び第５のウェルを離間して形成し、第４のウェルと第５のウェルとの間に第６のウェルを形成して、第２の半導体層又は第１導電型の不純物領域、及び、第６のウェルが、半導体基板内において第４及び第５のウェルの各々を囲むようにする工程とを備える。

本発明の第２の態様によれば、半導体基板内において、第１の素子領域に配置された第１導電型の第１及び第２のウェルが第２導電型の第１の半導体層及び第３のウェルによって囲まれると共に、第２の素子領域に配置された第２導電型の第４及び第５のウェルが第１導電型の第２の半導体層又は不純物領域及び第６のウェルによって囲まれる。従って、第１の素子領域に配置された第１導電型の第１及び第２のウェルに異なる電位を印加すると共に、第２の素子領域に配置された第２導電型の第４及び第５のウェルに異なる電位を印加することが可能な半導体装置を製造することができる。

また、第４のウェルと第５のウェルとの間に配置された第６のウェルは、第１及び第２のウェルを囲む第３のウェルよりも小さく形成することが可能であり、第１の素子領域を複数形成するよりも、第１及び第２の素子領域を形成することによって、半導体装置を高密度化することができる。

本発明の一実施形態に係る半導体装置の構成例を示す図。 図１に示す半導体装置の各部に印加される電位の例を示す図。 本発明の一実施形態に係る半導体装置の製造工程における断面図。

以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
＜半導体装置＞
図１は、本発明の一実施形態に係る半導体装置の構成例を示す図である。図１（Ａ）は、平面図であり、図１（Ｂ）は、図１（Ａ）に示すＢ−Ｂにおける断面図である。図１（Ｂ）に示すように、この半導体装置は、半導体基板として、Ｐ型の下地基板１０と、下地基板１０上にＰ型半導体又はＮ型半導体をエピタキシャル成長させることによって設けられたエピタキシャル層（半導体層）２０とを含んでいる。下地基板１０及びエピタキシャル層２０の材料としては、例えば、シリコン（Ｓｉ）が用いられる。

また、半導体装置は、下地基板１０の表層部において、半導体層として、Ｎ型の埋め込み拡散層（ＮＢＬ）１１及び１２と、Ｐ型の埋め込み拡散層（ＰＢＬ）１３〜１５とを含んでいる。なお、埋め込み拡散層１１〜１５の一部は、エピタキシャル層２０に延在しても良い。Ｐ型の埋め込み拡散層１３〜１５上には、Ｐウェル３７が配置されている。Ｐウェル３７には、Ｐ型のコンタクト領域３７ａが配置されている。

さらに、半導体装置は、エピタキシャル層２０において、半導体層として、Ｐ型の埋め込み拡散層（ＰＢＬ）２１と、ディープＮウェル２２とを含んでいる。なお、Ｎ型のエピタキシャル層２０が設けられる場合には、ディープＮウェル２２を形成しなくても良い。また、半導体装置は、Ｎ型の埋め込み拡散層１１に達する高濃度のＮ型の不純物拡散領域（Ｎプラグ）２３と、Ｎ型の埋め込み拡散層１２に達する高濃度のＮ型の不純物拡散領域（Ｎプラグ）２４とを含んでいる。

Ｎプラグ２３は、半導体基板内において第１の素子領域Ａ１を平面視で囲むように配置され、Ｎ型の埋め込み拡散層１１に接続されて第１の素子領域Ａ１を周囲の領域から分離する。Ｎプラグ２４は、半導体基板内において第２の素子領域Ａ２を平面視で囲むように配置され、Ｎ型の埋め込み拡散層１２に接続されて第２の素子領域Ａ２を周囲の領域から分離する。なお、本願において、「平面視」とは、エピタキシャル層２０の主面（図中の上面）に垂直な方向から各部を透視することを言う。

Ｐ型の半導体基板において、第１の素子領域Ａ１を周囲の領域から分離するＮ型の埋め込み拡散層１１及びＮプラグ２３や、第２の素子領域Ａ２を周囲の領域から分離するＮ型の埋め込み拡散層１２及びＮプラグ２４は、Ｎタブとも呼ばれている。Ｎプラグ２３及び２４には、Ｎタブに電位を与えるために、Ｎ型のコンタクト領域２３ａ及び２４ａがそれぞれ配置されている。

第１の素子領域Ａ１には、Ｎウェル３１及び３２が離間して配置されると共に、Ｐウェル３３が配置されている。少なくともＮウェル３１及び３２の下層にはＰ型の埋め込み拡散層２１が配置されており、Ｐウェル３３は、Ｐ型の埋め込み拡散層２１と共に半導体基板内においてＮウェル３１及び３２の各々を囲んでいる。それにより、Ｎウェル３１及び３２に異なる電位を印加することができる。また、Ｐ型の埋め込み拡散層２１の下層にはＮ型の埋め込み拡散層１１が配置されており、Ｎ型の埋め込み拡散層１１及びＮプラグ２３によって、Ｐ型の埋め込み拡散層２１及びＰウェル３３を半導体基板から分離することができる。

Ｎウェル３１及び３２やＰウェル３３には、ＭＯＳ電界効果トランジスター等の複数の回路素子が配置されている。例えば、Ｎウェル３１には、ＰチャネルＭＯＳトランジスターＱＰ１と、Ｎ型のコンタクト領域３１ａとが配置されている。トランジスターＱＰ１は、Ｎウェル３１内に配置されたＰ型のソース領域Ｓ及びドレイン領域Ｄと、Ｎウェル３１上にゲート絶縁膜を介して配置されたポリシリコン等のゲート電極Ｇとを有している。

また、Ｎウェル３２には、ＰチャネルＭＯＳトランジスターＱＰ２と、Ｎ型のコンタクト領域３２ａとが配置されている。トランジスターＱＰ２は、Ｎウェル３２内に配置されたＰ型のソース領域Ｓ及びドレイン領域Ｄと、Ｎウェル３２上にゲート絶縁膜を介して配置されたポリシリコン等のゲート電極Ｇとを有している。

さらに、Ｐウェル３３には、ＮチャネルＭＯＳトランジスターＱＮ３と、Ｐ型のコンタクト領域３３ａとが配置されている。トランジスターＱＮ３は、Ｐウェル３３内に配置されたＮ型のソース領域Ｓ及びドレイン領域Ｄと、Ｐウェル３３上にゲート絶縁膜を介して配置されたポリシリコン等のゲート電極Ｇとを有している。

第２の素子領域Ａ２には、Ｐウェル３４及び３５が離間して配置されると共に、Ｎウェル３６がＰウェル３４とＰウェル３５との間に配置されている。少なくともＰウェル３４及び３５の下層には、ディープＮウェル２２が配置されている。ディープＮウェル２２及びＮプラグ２４は、Ｎウェル３６と共に半導体基板内においてＰウェル３４及び３５の各々を囲んでいる。それにより、Ｐウェル３４及び３５に異なる電位を印加することができる。また、ディープＮウェル２２の下層には、Ｎ型の埋め込み拡散層１２が配置されており、Ｎ型の埋め込み拡散層１２及びＮプラグ２４によって、ディープＮウェル２２及びＮウェル３６と半導体基板との間の耐圧を高めることができる。

なお、Ｎ型のエピタキシャル層２０が設けられてディープＮウェル２２が省略される場合には、Ｎ型のエピタキシャル層２０及びＮプラグ２４が、Ｎウェル３６と共に半導体基板内においてＰウェル３４及び３５の各々を囲むことになる。

あるいは、Ｎ型の埋め込み拡散層１１及びＮプラグ２３の替りに、トリプルウェル構造を構成するディープＮウェルを半導体基板内に配置しても良い。また、Ｎ型の埋め込み拡散層１２、Ｎプラグ２４、及び、ディープＮウェル２２の替りに、トリプルウェル構造を構成するディープＮウェルを半導体基板内に配置しても良い。その場合には、トリプルウェル構造を構成するディープＮウェル（半導体層）が、Ｎウェル３６と共に半導体基板内においてＰウェル３４及び３５の各々を囲むことになる。

Ｐウェル３４及び３５やＮウェル３６には、ＭＯＳ電界効果トランジスター等の複数の回路素子が配置されている。例えば、Ｐウェル３４には、ＮチャネルＭＯＳトランジスターＱＮ４と、Ｐ型のコンタクト領域３４ａとが配置されている。トランジスターＱＮ４は、Ｐウェル３４内に配置されたＮ型のソース領域Ｓ及びドレイン領域Ｄと、Ｐウェル３４上にゲート絶縁膜を介して配置されたポリシリコン等のゲート電極Ｇとを有している。

また、Ｐウェル３５には、ＮチャネルＭＯＳトランジスターＱＮ５と、Ｐ型のコンタクト領域３５ａとが配置されている。トランジスターＱＮ５は、Ｐウェル３５内に配置されたＮ型のソース領域Ｓ及びドレイン領域Ｄと、Ｐウェル３５上にゲート絶縁膜を介して配置されたポリシリコン等のゲート電極Ｇとを有している。

さらに、Ｎウェル３６には、ＰチャネルＭＯＳトランジスターＱＰ６と、Ｎ型のコンタクト領域３６ａとが配置されている。トランジスターＱＰ６は、Ｎウェル３６内に配置されたＰ型のソース領域Ｓ及びドレイン領域Ｄと、Ｎウェル３６上にゲート絶縁膜を介して配置されたポリシリコン等のゲート電極Ｇとを有している。

図１には示されていないが、エピタキシャル層２０上には、層間絶縁膜が配置されており、層間絶縁膜上には、アルミニウム（Ａｌ）又は銅（Ｃｕ）等の配線層が配置されている。配線層に含まれている複数の配線が、Ｎプラグ２３及び２４のコンタクト領域２３ａ及び２４ａ、Ｎウェル３１、３２、３６のコンタクト領域３１ａ、３２ａ、３６ａ、Ｐウェル３３〜３５、３７のコンタクト領域３３ａ〜３５ａ、３７ａ、複数のトランジスターのソース領域Ｓ、ドレイン領域Ｄ、及び、ゲート電極Ｇにそれぞれ電気的に接続されている。

図２は、図１に示す半導体装置の各部に印加される電位の例を示す図である。半導体基板に配置されたＰウェル３７のコンタクト領域３７ａに基準電位ＶＳＳ（例えば、０Ｖ）を印加することにより、Ｐ型の下地基板１０に基準電位ＶＳＳが供給される。

図２（Ａ）は、半導体基板の第１の素子領域Ａ１に印加される電位の例を示している。Ｎプラグ２３のコンタクト領域２３ａには、基準電位ＶＳＳ以上のタブ電位ＶＴ１（例えば、＋２Ｖ）が印加される。それにより、Ｐ型の下地基板１０と第１のＮタブ（Ｎ型の埋め込み拡散層１１及びＮプラグ２３）との間のＰＮ接合が逆バイアスされて、ＰＮ接合にリーク電流が流れないようにすることができる。

そのような場合に、Ｐウェル３３のコンタクト領域３３ａには、タブ電位ＶＴ１以下の所望のウェル電位ＶＷ３を印加することができる（ＶＷ３≦ＶＴ１）。ただし、タブ電位ＶＴ１とウェル電位ＶＷ３との間の電位差が両者の耐圧を超えないようにする必要がある（例えば、ＶＷ３≧−５Ｖ）。

また、Ｎウェル３１及び３２のコンタクト領域３１ａ及び３２ａには、ウェル電位ＶＷ３以上の所望のウェル電位ＶＷ１及びＶＷ２を印加することができる（ＶＷ１、ＶＷ２≧ＶＷ３）。ただし、ウェル電位ＶＷ１とウェル電位ＶＷ３との間の電位差が両者の耐圧を超えないようにすると共に、ウェル電位ＶＷ２とウェル電位ＶＷ３との間の電位差が両者の耐圧を超えないようにする必要がある。Ｎウェル３１及び３２には、同電位を印加しても良いが、図２（Ａ）に示すように、異なる電位を印加することもできる（例えば、ＶＷ１＝＋５Ｖ、ＶＷ２＝−２Ｖ）。

上記の例においては、Ｎウェル３１に、基準電位ＶＳＳよりも高いウェル電位ＶＷ１（＋５Ｖ）が供給される。その場合には、Ｎウェル３１に設けられたトランジスターＱＰ１のソース領域Ｓ及びドレイン領域Ｄに、ウェル電位ＶＷ１（＋５Ｖ）以下の電位を印加することができる。例えば、トランジスターＱＰ１は、基準電位ＶＳＳ以上の０Ｖ〜＋５Ｖの電圧範囲で動作する。

また、Ｎウェル３２に、基準電位ＶＳＳよりも低いウェル電位ＶＷ２（−２Ｖ）が供給される。その場合には、Ｎウェル３２に設けられたトランジスターＱＰ２のソース領域Ｓ及びドレイン領域Ｄに、ウェル電位ＶＷ２（−２Ｖ）以下の電位を印加することができる。例えば、トランジスターＱＰ２は、基準電位ＶＳＳよりも低い−５Ｖ〜−２Ｖの電圧範囲で動作する。

図２（Ｂ）は、半導体基板の第２の素子領域Ａ２に印加される電位の例を示している。Ｎプラグ２４のコンタクト領域２４ａには、基準電位ＶＳＳ以上のタブ電位ＶＴ２（例えば、＋５Ｖ）が印加される。それにより、Ｐ型の下地基板１０と第２のＮタブ（Ｎ型の埋め込み拡散層１２及びＮプラグ２４）との間のＰＮ接合が逆バイアスされて、ＰＮ接合にリーク電流が流れないようにすることができる。

そのような場合に、Ｎウェル３６のコンタクト領域（Ｎ^＋）には、タブ電位ＶＴ２と同じウェル電位ＶＷ６（例えば、＋５Ｖ）が印加される。また、Ｐウェル３４及び３５のコンタクト領域３４ａ及び３５ａには、タブ電位ＶＴ２以下の所望のウェル電位ＶＷ４及びＶＷ５を印加することができる（ＶＷ４、ＶＷ５≦ＶＴ２）。ただし、タブ電位ＶＴ２とウェル電位ＶＷ４との間の電位差が両者の耐圧を超えないようにすると共に、タブ電位ＶＴ２とウェル電位ＶＷ５との間の電位差が両者の耐圧を超えないようにする必要がある（例えば、ＶＷ４、ＶＷ５≧−５Ｖ）。Ｐウェル３４及び３５には、同電位を印加しても良いが、図２（Ｂ）に示すように、異なる電位を印加することもできる（例えば、ＶＷ４＝−５Ｖ、ＶＷ５＝−３Ｖ）。

上記の例においては、Ｐウェル３４に、基準電位ＶＳＳよりも低いウェル電位ＶＷ４（−５Ｖ）が供給される。その場合には、Ｐウェル３４に設けられたトランジスターＱＮ４のソース領域Ｓ及びドレイン領域Ｄに、ウェル電位ＶＷ４（−５Ｖ）以上の電位を印加することができる。例えば、トランジスターＱＮ４は、基準電位ＶＳＳ以下の−５Ｖ〜０Ｖの電圧範囲で動作する。

また、Ｐウェル３５に、基準電位ＶＳＳよりも低いウェル電位ＶＷ５（−３Ｖ）が供給される。その場合には、Ｐウェル３５に設けられたトランジスターＱＮ５のソース領域Ｓ及びドレイン領域Ｄに、ウェル電位ＶＷ５以上の電位を印加することができる。例えば、トランジスターＱＮ５は、基準電位ＶＳＳを跨ぐ−３Ｖ〜＋２Ｖの電圧範囲で動作する。

このように、Ｎウェル３１とＮウェル３２とに異なる電圧範囲で動作する複数のトランジスターＱＰ１及びＱＰ２を配置すると共に、Ｐウェル３４とＰウェル３５とに異なる電圧範囲で動作する複数のトランジスターＱＮ４及びＱＮ５を配置することができる。

本実施形態によれば、半導体基板内において、第１の素子領域Ａ１に配置されたＮウェル３１及び３２がＰ型の埋め込み拡散層２１及びＰウェル３３によって囲まれると共に、第２の素子領域Ａ２に配置されたＰウェル３４及び３５が、例えば、ディープＮウェル２２とＮプラグ２４とＮウェル３６とによって囲まれる。従って、第１の素子領域Ａ１に配置されたＮウェル３１及び３２に異なる電位を印加すると共に、第２の素子領域Ａ２に配置されたＰウェル３４及び３５に異なる電位を印加することが可能となる。

また、Ｐウェル３４とＰウェル３５との間に配置されたＮウェル３６は、Ｎウェル３１及び３２を囲むＰウェル３３よりも小さくすることが可能であり、第１の素子領域Ａ１を複数配置するよりも、第１の素子領域Ａ１及び第２の素子領域Ａ２を配置することによって、半導体装置を高密度化することができる。

＜製造方法＞
次に、図１に示す半導体装置の製造方法について説明する。
図３は、本発明の一実施形態に係る半導体装置の製造工程における断面図である。まず、Ｐ型の下地基板１０として、例えば、Ｐ型不純物としてボロン（Ｂ）等を含むシリコン（Ｓｉ）基板が用意される。

次に、図３（Ａ）に示す工程において、フォトリソグラフィー法によって形成されたマスクを用いて、下地基板１０の第１の領域Ｂ１及び第２の領域Ｂ２に、アンチモン（Ｓｂ）若しくは燐（Ｐ）イオン等のＮ型不純物が注入される。また、図３（Ｂ）に示すように、下地基板１０の第３の領域Ｂ３〜第６の領域Ｂ６に、ボロン（Ｂ）イオン等のＰ型不純物が注入される。

次に、図３（Ｃ）に示す工程において、下地基板１０上に、エピタキシャル層２０として、Ｐ型又はＮ型の半導体層がエピタキシャル成長によって形成される。例えば、シリコン基板上にシリコン層をエピタキシャル成長させる際に、ボロン（Ｂ）等のＰ型不純物のガスを混合させることにより、所望の比抵抗を有するＰ型の半導体層を形成することができる。

次に、図３（Ｄ）に示す工程において、フォトリソグラフィー法によって形成されたマスクを用いて、エピタキシャル層２０の複数の領域に、燐（Ｐ）イオン等のＮ型不純物が注入される。

その後、下地基板１０及びエピタキシャル層２０に注入された不純物を熱によって拡散させることにより、図３（Ｅ）に示すように、Ｎ型の埋め込み拡散層（ＮＢＬ）１１及び１２と、Ｐ型の埋め込み拡散層（ＰＢＬ）１３〜１５及び２１とが形成される。その際に、不純物の熱拡散によって、埋め込み拡散層１１〜１５の一部がエピタキシャル層２０に延在しても良く、Ｐ型の埋め込み拡散層２１がエピタキシャル層２０に形成されても良い。このように、下地基板１０に不純物を注入しておき、エピタキシャル層２０が配置された後に不純物を熱拡散させることによって、高濃度の埋め込み拡散層を実現することができる。

また、エピタキシャル層２０に注入されたＮ型不純物がＮ型の埋め込み拡散層１１及び１２に到達して、Ｎプラグ２３及び２４が形成される。さらに、Ｐ型のエピタキシャル層２０が設けられる場合には、ディープＮウェル２２が形成される。

それにより、第１の素子領域Ａ１の下層にＰ型の埋め込み拡散層２１が形成されると共に、半導体基板内において第２の素子領域Ａ２を囲むディープＮウェル２２及びＮプラグ２４が形成される。なお、Ｎ型のエピタキシャル層２０が設けられてディープＮウェル２２が省略される場合には、半導体基板内において第２の素子領域Ａ２を囲むＮ型のエピタキシャル層２０及びＮプラグ２４が形成されることになる。

あるいは、Ｎ型の埋め込み拡散層１１及びＮプラグ２３の替りに、トリプルウェル構造を構成するディープＮウェルを半導体基板内に形成しても良い。また、Ｎ型の埋め込み拡散層１２、Ｎプラグ２４、及び、ディープＮウェル２２の替りに、トリプルウェル構造を構成するディープＮウェルを半導体基板内に形成しても良い。その場合には、トリプルウェル構造を構成するディープＮウェルが、半導体基板内において第２の素子領域Ａ２を囲むように形成されることになる。

次に、図３（Ｆ）に示す工程において、フォトリソグラフィー法によって形成されたマスクを用いて、エピタキシャル層２０の複数の領域に、燐（Ｐ）イオン等のＮ型不純物が注入される。また、フォトリソグラフィー法によって形成されたマスクを用いて、エピタキシャル層２０の複数の領域に、ボロン（Ｂ）イオン等のＰ型不純物が注入される。

それにより、第１の素子領域Ａ１に、Ｎウェル３１及び３２が離間して形成され、Ｐ型の埋め込み拡散層２１と共に半導体基板内においてＮウェル３１及び３２の各々を囲むＰウェル３３が形成される。また、第２の素子領域Ａ２に、Ｐウェル３４及び３５が離間して形成され、Ｐウェル３４とＰウェル３５との間にＮウェル３６が形成される。さらに、Ｎプラグ２３及び２４の周囲にＰウェル３７が形成される。

その結果、ディープＮウェル２２又はＮ型のエピタキシャル層２０、Ｎプラグ２４、及び、Ｎウェル３６が、半導体基板内においてＰウェル３４及び３５の各々を囲むようになる。あるいは、トリプルウェル構造を構成するディープＮウェルが半導体基板内に形成される場合には、トリプルウェル構造を構成するディープＮウェル及びＮウェル３６が、半導体基板内においてＰウェル３４及び３５の各々を囲むようになる。

次に、例えば、エピタキシャル層２０の主面を熱酸化することによって、エピタキシャル層２０の主面に酸化シリコン（ＳｉＯ_２）等のゲート絶縁膜が形成される。さらに、不純物がドープされて導電性を有するポリシリコンがゲート絶縁膜上に形成されて、ポリシリコン及びゲート絶縁膜が、フォトリソグラフィー法によって形成されたマスクを用いてパターニングされる。

それにより、図１に示すように、Ｎウェル３１、３２、及び、３６の一部の領域上に、トランジスターＱＰ１、ＱＰ２、及び、ＱＰ６のゲート電極Ｇが、ゲート絶縁膜を介してそれぞれ形成される。また、Ｐウェル３３〜３５の一部の領域上に、トランジスターＱＮ３〜ＱＮ５のゲート電極Ｇが、ゲート絶縁膜を介してそれぞれ形成される。

さらに、フォトリソグラフィー法によって形成されたマスクを用いて、Ｎプラグ２３及び２４、Ｎウェル３１、３２、３６、及び、Ｐウェル３３〜３５の一部の領域に、燐（Ｐ）イオン等のＮ型不純物が注入される。それにより、Ｎプラグ２３及び２４に、Ｎ型のコンタクト領域２３ａ及び２４ａがそれぞれ形成される。また、Ｎウェル３１、３２、及び、３６に、Ｎ型のコンタクト領域３１ａ、３２ａ、及び、３６ａがそれぞれ形成される。さらに、Ｐウェル３３〜３５にトランジスターＱＮ３〜ＱＮ５のソース領域Ｓ及びドレイン領域Ｄが形成される。

また、フォトリソグラフィー法によって形成されたマスクを用いて、Ｎウェル３１、３２、３６、及び、Ｐウェル３３〜３５及び３７の一部の領域に、ボロン（Ｂ）イオン等のＰ型不純物が注入される。それにより、Ｎウェル３１、３２、及び、３６にトランジスターＱＰ１、ＱＰ２、ＱＰ６のソース領域Ｓ及びドレイン領域Ｄが形成される。また、Ｐウェル３３〜３５及び３７にＰ型のコンタクト領域３３ａ〜３５ａ及び３７ａがそれぞれ形成される。

不純物を注入する工程においては、ゲート電極Ｇ等がハードマスクとして用いられる。以降の工程は、通常の半導体装置の製造工程と同様である。即ち、所定数の層間絶縁膜及び配線層が形成される。各々のコンタクト領域及びゲート電極上において、層間絶縁膜にコンタクトホールが形成され、アルミニウム（Ａｌ）等の配線又はタングステン（Ｗ）等のプラグが、コンタクト領域及びゲート電極に接続される。

本実施形態によれば、半導体基板内において、第１の素子領域Ａ１に配置されたＮウェル３１及び３２がＰ型の埋め込み拡散層２１及びＰウェル３３によって囲まれると共に、第２の素子領域Ａ２に配置されたＰウェル３４及び３５が、例えば、ディープＮウェル２２とＮプラグ２４とＮウェル３６とによって囲まれる。従って、第１の素子領域Ａ１に配置されたＮウェル３１及び３２に異なる電位を印加すると共に、第２の素子領域Ａ２に配置されたＰウェル３４及び３５に異なる電位を印加することが可能な半導体装置を製造することができる。

また、Ｐウェル３４とＰウェル３５との間に配置されたＮウェル３６は、Ｎウェル３１及び３２を囲むＰウェル３３よりも小さく形成することが可能であり、第１の素子領域Ａ１を複数形成するよりも、第１の素子領域Ａ１及び第２の素子領域Ａ２を形成することによって、半導体装置を高密度化することができる。

以上の実施形態においては、Ｐ型の下地基板を用いる例について説明したが、Ｎ型の下地基板を用いても良い。その場合には、他の半導体層及び不純物層においてＰ型とＮ型とが逆になる。さらに、本発明は、ＭＯＳ電界効果トランジスターを備える半導体装置のみならず、他のトランジスター等の回路素子を備える半導体装置に適用することもできる。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１０…下地基板、１１、１２…Ｎ型の埋め込み拡散層、１３〜１６、２１…Ｐ型の埋め込み拡散層、２０…エピタキシャル層、２２…ディープＮウェル、２３、２４…Ｎプラグ、２３ａ、２４ａ…コンタクト領域、３１、３２、３６…Ｎウェル、３３〜３５、３７…Ｐウェル、３１ａ〜３７ａ…コンタクト領域、ＱＰ１、ＱＰ２、ＱＰ６…ＰチャネルＭＯＳトランジスター、ＱＮ３〜ＱＮ５…ＮチャネルＭＯＳトランジスター。

Claims (6)

1. 半導体基板と、
   前記半導体基板の第１の素子領域に離間して配置された第１導電型の第１のウェル及び第２のウェルと、
   少なくとも前記第１及び第２のウェルの下層に配置された第２導電型の第１の半導体層と、
   前記第１の半導体層と共に前記半導体基板内において前記第１及び第２のウェルの各々を囲む第２導電型の第３のウェルと、
   前記半導体基板の第２の素子領域に離間して配置された第２導電型の第４のウェル及び第５のウェルと、
   前記第４のウェルと前記第５のウェルとの間に配置された第１導電型の第６のウェルと、
   前記第６のウェルと共に前記半導体基板内において前記第４及び第５のウェルの各々を囲む第１導電型の第２の半導体層又は第１導電型の不純物領域と、
   を備える半導体装置。
2. 前記第１の半導体層の下層に配置された第１導電型の第３の半導体層と、
   前記半導体基板内において前記第１の素子領域を平面視で囲むように配置され、前記第３の半導体層に接続されて前記第１の素子領域を周囲の領域から分離する第１導電型の第２の不純物領域と、
   をさらに備える、請求項１記載の半導体装置。
3. 前記第２の半導体層の下層に配置された第１導電型の第４の半導体層をさらに備え、
   前記第１導電型の不純物領域が、前記半導体基板内において前記第２の素子領域を平面視で囲むように配置され、前記第４の半導体層に接続されて前記第２の素子領域を周囲の領域から分離する、請求項１又は２記載の半導体装置。
4. 前記半導体基板が、第２導電型の下地基板と、前記下地基板上に配置されたエピタキシャル層とを含み、
   前記第３又は第４の半導体層が、少なくとも前記下地基板の表層部に配置された埋め込み拡散層である、請求項２又は３記載の半導体装置。
5. 前記第１のウェルと前記第２のウェルとに異なる電位が供給され、前記第４のウェルと前記第５のウェルとに異なる電位が供給される、請求項１〜４のいずれか１項記載の半導体装置。
6. 半導体基板の第１の素子領域において第１導電型の第１のウェル及び第２のウェルと第２導電型の第３のウェルとを含み、前記半導体基板の第２の素子領域において第２導電型の第４のウェル及び第５のウェルと第１導電型の第６のウェルとを含む半導体装置の製造方法であって、
   前記第１の素子領域の下層に第２導電型の第１の半導体層を形成すると共に、前記半導体基板内において前記第２の素子領域を囲む第１導電型の第２の半導体層又は第１導電型の不純物領域を形成する工程と、
   前記第１の素子領域に、前記第１及び第２のウェルを離間して形成し、前記第１の半導体層と共に前記半導体基板内において前記第１及び第２のウェルの各々を囲む前記第３のウェルを形成する工程と、
   前記第２の素子領域に、前記第４及び第５のウェルを離間して形成し、前記第４のウェルと前記第５のウェルとの間に前記第６のウェルを形成して、前記第２の半導体層又は前記第１導電型の不純物領域、及び、前記第６のウェルが、前記半導体基板内において前記第４及び第５のウェルの各々を囲むようにする工程と、
   を備える製造方法。

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