CN1794450A - 自动掺杂使n井及n+埋藏层隔离的半导体元件 - Google Patents

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Abstract

本发明是有关于一种自动掺杂使N井及N+埋藏层隔离的半导体元件，该半导体元件包括有复数个低电压N井区域偏压在不同的电位上，并藉由一共通N+埋藏层及至少一高电压N井区域与基材隔离。低电压N井区域经由一共通P+埋藏层与下方的共通N+埋藏层结合。此方法适用于形成半导体元件的基材，其包括了形成N+埋藏层在一负偏压P型半导体的一指定低电压区域，藉由植入P型杂质离子，例如铟，进入到P+埋藏层中，以形成P+埋藏层在N+埋藏层中，长出覆盖P+埋藏层的P型磊晶层，使P型杂质离子扩散进入到P型磊晶层，以致于P+埋藏层延伸进入到N+埋藏层。低电压P井区域也形成在P型磊晶层且连接到P+埋藏层。

Description

自动掺杂使N井及N+埋藏层隔离的半导体元件
技术领域
本发明涉及一种半导体制造元件及其方法。且特别的是有关于一种形成在可容纳集成电路元件的基材上的底部构造及其形成的方法。
背景技术
P型掺杂材料一般使用于形成集成电路和其它半导体元件的基材。P型的基材通常连接到地，然而特殊的集成电路设计则允许P型基材具有负偏压，例如是一薄膜晶体管液晶显示器(Thin Film Transistor Liquid CrystalDisplay；TFT-LCD)的驱动集成电路设计。根据特殊技术的使用，将不同的设计规则应用于生产具有负偏压的P型基材。例如，三闸极技术其具有至少一高电压及复数个低电压。具有不同电位的低电压元件，必需使用个别专用的N+埋藏层结合高电压N井(high voltage N-well；HVNW)区域来隔离。也就是说，在传统的技术中，不同电位的低电压元件并不可连接到共通N+埋藏层(N+buried layer；NBL)上。且对于高电压P型金属氧化物半导体晶体管(P channel metal oxide semiconductor；PMOS)及被隔离的高电压N型金属氧化物半导体晶体管(N channel metal oxide semiconductor；NMOS)元件，N+埋藏层是必需的。如果不同电位的低电压N井(low vol tage N-well；LVNW)区域接触到一共通N+埋藏层，其将在随后形成元件的热处理中，导致杂质从共通N+埋藏层扩散进入到每一低电压N井区域。因此，低电压N井区域将经由N+埋藏层相互耦合，以致于无法在各自的低电压N井区域形成不同的电压。因此，现有习知的技术中，希望被偏压在不同电位上的低电压N井区域，必需个别与基材隔离，其藉由一相对应的N+埋藏层并结合一高电压N井。低电压N井区域，传统上是形成在N+埋藏层上方，其意味着需以复数个专属的N+埋藏层对应于上方的具有不同偏压的低电压N井区域。一般的设计规范需求是在邻接的N+埋藏层区域之间，包括一个最小大约12微米左右的间隔。因此，针对每一个低电压N井区在基材中形成对应的N+埋藏层，以提供不同电压的低电压N井区域的方法是不被期望的。因为形成如此多的N+埋藏层区域，其将显著地加大芯片尺寸。
由此可见，上述现有的半导体元件在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决现有的半导体元件存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的半导体元件，便成了当前业界极需改进的目标。
有鉴于上述现有的半导体元件存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的自动掺杂使N井及N+埋藏层隔离的半导体元件，能够改进一般现有的自动掺杂使N井及N+埋藏层隔离的半导体元件，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的半导体元件存在的缺陷，而提供一种新型结构的自动掺杂使N井及N+埋藏层隔离的半导体元件，所要解决的技术问题是使其提供一种偏压在不同的电位的复数个低电压N井区域的半导体元件，其藉由共通N+埋藏层与下方半导体基材隔离。此N+埋藏层可形成在P型掺杂基材的一指定的低电压区域。
本发明的另一目的在于，提供一种自动掺杂使N井及N+埋藏层隔离的半导体元件，所要解决的技术问题是使其提供一种半导体元件包括复数个偏压在不同电位程度的低电压N井区域，其覆盖在一共通N+埋藏层，且具有一共通P+埋藏层(P+buried layer；PBL)，配置在上述的低电压N井区域及N+埋藏层之间。
本发明的再一目的在于，提供一种自动掺杂使N井及N+埋藏层隔离的半导体元件，所要解决的技术问题是使其提供一种半导体元件的基材的形成方法。此方法包括，在P型半导体基材的一指定的低电压区域，形成一N+埋藏层。藉由P型杂质离子植入P+埋藏层区段，以在N+埋藏层区域的P+埋藏层区段形成一P+埋藏层。成长一P型磊晶层于P+埋藏层之上，其是使P型杂质离子从P+埋藏层扩散进入到P型磊晶层，以致于P+埋藏层延伸进入到N+埋藏层。其中，此方法更包括，在P型磊晶层中，形成复数个低电压P井(low voltage P-well；LVPW)区域，且低电压P井区域连接到P+埋藏层。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一半导体元件，其特征在于：至少包括复数个低电压N井区域，偏压在不同的电位且藉由一共通N+埋藏层将该些低电压N井区域自下方与一半导体基材隔离。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的自动掺杂使N井及N+埋藏层隔离的半导体元件，其中该些低电压N井区域更藉由至少一高电压N井区域自侧向与该半导体基材隔离。
前述的自动掺杂使N井及N+埋藏层隔离的半导体元件，其中所述的半导体基材包括一P型硅基材。
前述的自动掺杂使N井及N+埋藏层隔离的半导体元件，其中所述的半导体基材包括一负电压电位。
前述的自动掺杂使N井及N+埋藏层隔离的半导体元件，其更包括一共通P+埋藏层形成在该些低电压N井区域及该共通N+埋藏层区域之间。
前述的自动掺杂使N井及N+埋藏层隔离的半导体元件，其中每一该些低电压N井区域连接到该P+埋藏层，且该P+埋藏层被形成在该N+埋藏层上。
前述的自动掺杂使N井及N+埋藏层隔离的半导体元件，其中所述的P+埋藏层包括铟(indium)做为掺杂在其中之一掺质。
前述的自动掺杂使N井及N+埋藏层隔离的半导体元件，其中所述的N+埋藏层为形成在该半导体基材中的一第一层，该P+埋藏层为形成在该N+一第二层，以及该些低电压N井区域为形成在该P+埋藏层上的一第三层。
前述的自动掺杂使N井及N+埋藏层隔离的半导体元件，更包括复数个低电压P井区域，配置在该第三层之中，且插入在该些低电压N井区域之间。
前述的自动掺杂使N井及N+埋藏层隔离的半导体元件，其中所述的第三层包括一表面，并与至少一电压源接触。
前述的自动掺杂使N井及N+埋藏层隔离的半导体元件，其中所述的N+埋藏层配置在该半导体基材的一指定的低电压区域。
前述的自动掺杂使N井及N+埋藏层隔离的半导体元件，其中偏压在不同电位的该些低电压N井区域包括至少一低偏压在大约5伏特的低电压N井区域及至少一偏压在大约2.5伏特的低电压N井区域。
前述的自动掺杂使N井及N+埋藏层隔离的半导体元件，其更包括复数个低电压P井区域插置在该些低电压N井区域区域之间。
前述的自动掺杂使N井及N+埋藏层隔离的半导体元件，其更包括一共通P+埋藏层将该些低电压N井区域及该些低电压P井区域与该N+埋藏层相隔离，且至少一高电压N井区域外围配置相关的该些低电压N井区域及该些低电压P井区域。
前述的自动掺杂使N井及N+埋藏层隔离的半导体元件，其中所述的N+埋藏层包括锑(Sb)做为掺杂于其中之一掺质。
经由上述可知，本发明提供的一种半导体元件包括有复数个低电压N井区域偏压在不同的电位上，并藉由一共通N+埋藏层及至少一高电压N井区域与基材隔离。低电压N井区域经由一共通P+埋藏层与下方的共通N+埋藏层结合。此方法适用于形成半导体元件的基材，其包括了形成N+埋藏层在一负偏压P型半导体的一指定低电压区域，藉由植入P型杂质离子，例如铟，进入到P+埋藏层中，以形成P+埋藏层在N+埋藏层中，长出覆盖P+埋藏层的P型磊晶层，使P型杂质离子扩散进入到P型磊晶层，以致于P+埋藏层延伸进入到N+埋藏层。低电压P井区域也形成在P型磊晶层且连接到P+埋藏层。
借由上述技术方案，本发明自动掺杂使N井及N+埋藏层隔离的半导体元件至少具有下列优点：
本发明藉由自动掺杂使N井及N+埋藏层隔离的优点在于减少芯片的尺寸，可以使得集成度增加。
综上所述，本发明特殊结构的自动掺杂使N井及N+埋藏层隔离的半导体元件，其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在产品结构或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的自动掺杂使N井及N+埋藏层隔离的半导体元件具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步，实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1绘示依据本发明基材的剖面图，其使用硅或是其它适合的半导体材料制成。
图2绘示依据本发明P+埋藏层的形成。
图3绘示依据本发明P+埋藏层在随后制程处理期间的情形。
图4绘示依据本发明中，复数个不同掺杂区域形成在P型磊晶层内。
图5绘示依据本发明中，复数个不同掺杂区域形成在P型磊晶层内。
1：基材                 5：低电压区域
9：表面                 13：光阻图案
17：P+埋藏层            21：P型磊晶层
25：厚度                29：低电压P井
35：电子接点            3：分界线
7：高电压区域           11：N+埋藏层
15：箭头                19：厚度
23：厚度                27：高电压N井
31：低电压N井           37：电子接点
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的自动掺杂使N井及N+埋藏层隔离的半导体元件其具体实施方式、结构、特征及其功效，详细说明如后。
本发明的一实施例提供了一底部构造，以在其上方或其内部形成半导体元件，以及形成此底部结构的方法。此底部构造是由一半导体基材所形成，其包括各种掺杂及供形成相关构件和元件的偏压区域，而藉由各种集成电路设计技术相结合相关构件和元件以形成集成电路和其他半导体元件。此技术包括在一集成电路中，使用具有负偏压的P型掺杂材料的一基材。举例来说，在薄膜晶体管液显示器(thin film transistor liquidcrystal display；TFT-LCD)驱动集成电路所使用的0.18/0.25微米三闸极高电压的技术。
请参阅图1所示为基材1的剖面图，其使用硅或是其它适合的半导体材料所制成。分界线3区分出低电压区域5及高电压区域7。基材1为一般使用在半导体制造业的P型晶圆，其表面9是光亮的。各种现有习知的P型掺杂，均可被用来使基材1具有P型特性。使用现有习知的技术，使基材1具有负偏压，且基材1例如是硅的半导材料所构成。在每一低电压区域5及高电压区域7内，在基材1中都形成有N+埋藏层，且N+埋藏层11的顶面和基材1的表面9共平面。N+埋藏层11较佳地是由N型掺杂所形成，其具有一重的原子且可阻止随后在高温处理期间的扩散。在本发明的一实施例中，使用锑(antimony；Sb)做为为N型掺质。在现有习知的光罩技术中，使用离子植入或者其他的技术把N型掺质引入到基材1以形成N+埋藏层1以及在掺质引入后使用现有习知的热趋入(thermal drive-in)技术。使用现有习知的技术，N+或P+区域，例如是N+埋藏层11，其提供一N型或P型掺质的高掺区域，一般具有大于le14到le15原子/公分2的掺质浓度。在N+埋藏层趋入制程后，进一步的表面植入，例如是一较轻度的掺杂层，被用于预防邻接的N+埋藏层被击穿，且因稍晚形成的P型磊晶层，更可增加崩溃电压。
请参阅图2绘示P+埋藏层17的形成。光阻图案13是首先形成在图1的结构上。箭头15说明离子植入制程，以掺质进入未被光罩遮蔽的N+埋藏层11的部份，以形成P+埋藏层17。在一实施例中，铟(indium)可用于形成P+埋藏层17的掺质。因为铟(indium)是一种相当重的原子，在植入过程中将损坏表面9，而快速热回火(rapid thermal anneal)制程则可用来修补复原基材表面的损害。在一实施例中，快速的热回火可实施在1050℃约155秒，但是在其它的实施例中亦可使用其它的制程条件，例如是，介于1000℃至1100℃约100秒至200秒之间的快速热回火。如图3所示，P+埋藏层17的厚度19可在随后制程处理期间增加。在移开光阻图案13且结构清洁之后，可使用现有习知的技术形成一个P型磊晶层覆盖在图2的结构上。
P型磊晶层21绘示于图3，在本发明的一实施例中磊晶的沉积温度在约在1200℃，但是在其它的实例中，其范围可以在1050℃至1350℃之间。在本发明的一实施例中P型磊晶层21包括4.5微米(microns)厚度25及45欧姆-公分(ohm-cent imeters)的阻抗，但其它的厚度可被使用在其它的实施例中，例如是，厚度25的范围从4到5微米且P型磊晶层21的阻抗范围由40到50欧姆-公分。高温磊晶制程也促使先前植入以形成P+埋藏层17的铟扩散进入到P型磊晶层21及/或N+埋藏层11，而使P+埋藏层17的厚度增加如图3中所示的厚度23。在各种不同的实施例中，厚度23的范围可以从2微米到3微米。
请参阅图4，复数个不同掺杂区域形成在P型磊晶层21内。使用现有习知的图案化及逆增式井(retrograde well)形成技术使低电压N井区域31形成在P型磊晶层21。低电压P井29则插入邻近的低电压N井区域31，其亦使用现有习知的图案化及逆增式井形成技术。一般而言，传统的N型掺杂例如是磷(phosphorus)，以及P型掺杂例如是硼(boron)均可被使用。每一低电压P井及低电压N井均可以是逆增式井。低电压N井区域31及低电压P井区域29藉由共通的N+埋藏层11与基材1隔离，并藉由至少一高电压N井区域27横向与基材1隔离。高电压N井区域27也是使用传统的图案化、离子植入及趋入技术所形成。其中，高电压N井区域27围绕P+埋藏层17，且低电压P井区域29及低电压N井区域31覆盖在共通的P+埋藏层17。在一实施例中，复数个高电压N井区域27可以使用在本发明实施例中。在其它的实施例中，一个高电压N井区域27可以横向围绕P+埋藏层17，所以低电压P井区域29及较低的电压N井区域31形成覆盖在P+埋藏层17。图4说明了这些实施例。低电压P井区域29及低电压N井区域31个别连接与N+埋藏层11连接的P+埋藏层17。
请参阅图4及图5表示复数个低电压N井区域31，其经由共通的P+埋藏层17与共通的N+埋藏层11结合。不同的低电压N井区域可维持在不同偏压。举例来说，低电压N井区域31在图5的左手边，可藉由电子接点35使其偏压在5伏特，低电压N井区域31在图5的右手边电子接点37使其偏压在2.5伏特。电子的连接35及37代表现有习知技术中为了分别偏压到不同低电压N井区域31，而个别连接到低电压N井区域31。在其它实施例中，也有可能使用其它的电位。本发明的一实施例是让低电压N井区域31藉由一共通N+埋藏层11与一或更多的高电压N井区域27与基材1隔离。低电压N井区域31连接到与相同的N+埋藏层11连接的一共通P+埋藏层17。低电压N井区域31可维持在不同偏压，因为P+埋藏层17阻止个别的低电压N井区域31之间短路，而其是产生在热处理期间温度升高使N+埋藏层11产生的扩散。因为低电压N井区域31可被保持在不同的电位上，且并不需要专属的N+埋藏层11，因此使得芯片尺寸得以缩小。使用共通N+埋藏层11，使得复数个低电压N井31及元件形成在此区域，且当一负偏压施加于基材1时，其结合高电压N井区域27，以维持与基材1之间的偏压。
本发明的另一实施例，是一种可用于半导体元件的基材的形成方法。此方法包括在一P型半导体基材的一指定的低电压区域形成一N+埋藏层。藉由植入P型杂质离子进入N+埋藏层的一P+埋藏层区段形成一P+埋藏层。使用导致P型杂质离子从P+埋藏层扩散进入P型磊晶层的条件，长出一P型磊晶层覆盖在P+埋藏层，以致于P+埋藏层延伸进入到N+埋藏层，且形成复数个低电压P井区域，其在P型磊晶层中连接至P+埋藏层。N+埋藏层藉由热处理，与接下来的离子植入而形成。N+埋藏层可包括掺杂锑(Sb)在其中，P型杂质离子可以为铟。P+埋藏层的形成更包括植入之后的急速热退火(rapid thermal annealing)，其温度范围由1000℃到1100℃，而时间约在100秒到200秒之间。此方法更包括形成连接P+埋藏层的复数个低电压N井区域在磊晶层中，并插入在邻近的低电压P井区域。低电压P井区域及低电压N井区域可藉由图案化及植入P型和N型离子而形成。其中，P型杂质离子从P+埋藏层扩散进入到P型磊晶层的条件包括温度大约在1050℃到1350℃之间。此方法包括长出P型磊晶层，厚度范围在4到5微米及范围在40到50欧姆-公分的阻抗。此方法更包括在P型磊晶层形成至少一连接P+埋藏层的高电压N井区域。本发明的一实施例中，N+埋藏层将复数个低电压的N及P井区域自下方与半导体基材隔离，且至少一高电压N井区域，将复数个低电压的N及P井区域自侧向与半导体基材隔离。此方法更包括偏压一第一电位在复数个低电压N井区域的第一低电压N井区域，以及偏压较第一电位为大的一第二电位，在复数个低电压N井区域中的一第二低电压N井区域。本发明的一实施例中，第一个电位大约为2.5伏特及第二电位大约为5伏特。此方法更可包括供应一负偏压给半导体基材。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (15)

1、一半导体元件，其特征在于：至少包括复数个低电压N井区域，偏压在不同的电位且藉由一共通N+埋藏层将该些低电压N井区域自下方与一半导体基材隔离。
2、根据权利要求1所述的半导体元件，其特征在于其中该些低电压N井区域更藉由至少一高电压N井区域自侧向与该半导体基材隔离。
3、根据权利要求1所述的半导体元件，其特征在于其中所述的半导体基材包括一P型硅基材。
4、根据权利要求3所述的半导体元件，其特征在于其中所述的半导体基材包括一负电压电位。
5、根据权利要求1所述的半导体元件，其特征在于其更包括一共通P+埋藏层形成在该些低电压N井区域及该共通N+埋藏层区域之间。
6、根据权利要求5所述的半导体元件，其特征在于其中每一该些低电压N井区域连接到该P+埋藏层，且该P+埋藏层被形成在该N+埋藏层上。
7、根据权利要求5所述的半导体元件，其特征在于其中所述的P+埋藏层包括铟做为掺杂在其中之一掺质。
8、根据权利要求5所述的半导体元件，其特征在于其中所述的N+埋藏层为形成在该半导体基材中的一第一层，该P+埋藏层为形成在该N+一第二层，以及该些低电压N井区域为形成在该P+埋藏层上的一第三层。
9、根据权利要求8所述的半导体元件，其特征在于其更包括复数个低电压P井区域，配置在该第三层之中，且插入在该些低电压N井区域之间。
10、根据权利要求8所述的半导体元件，其特征在于其中所述的第三层包括一表面，并与至少一电压源接触。
11、根据权利要求1所述的半导体元件，其特征在于其中所述的N+埋藏层配置在该半导体基材的一指定的低电压区域。
12、根据权利要求1所述的半导体元件，其特征在于其中偏压在不同电位的该些低电压N井区域包括至少一低偏压在大约5伏特的低电压N井区域及至少一偏压在大约2.5伏特的低电压N井区域。
13、根据权利要求1所述的半导体元件，其特征在于其更包括复数个低电压P井区域插置在该些低电压N井区域区域之间。
14、根据权利要求1所述的半导体元件，其特征在于其更包括一共通P+埋藏层将该些低电压N井区域及该些低电压P井区域与该N+埋藏层相隔离，且至少一高电压N井区域外围配置相关的该些低电压N井区域及该些低电压P井区域。
15、根据权利要求1所述的半导体元件，其特征在于其中所述的N+埋藏层包括锑做为掺杂于其中之一掺质。
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