JP3091610B2 - 集積回路のための分離形成方法及び集積回路 - Google Patents

集積回路のための分離形成方法及び集積回路

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JP3091610B2
JP3091610B2 JP05245765A JP24576593A JP3091610B2 JP 3091610 B2 JP3091610 B2 JP 3091610B2 JP 05245765 A JP05245765 A JP 05245765A JP 24576593 A JP24576593 A JP 24576593A JP 3091610 B2 JP3091610 B2 JP 3091610B2
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    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造に関す
る。更に詳しくは、本発明は、ＳＩＭＯＸ構造における
高品質な埋め込まれた分離層（以下、「埋込分離層」と
称する）を形成する方法、及びそのような埋込分離層を
有する集積回路に関する。
【０００２】
【従来の技術】ＳＩＭＯＸ（Separation by IMplanted
OXygen)デバイスは、支持基板の能動素子層部分とバル
ク部分との間に、酸化シリコンからなる埋め込れた層
（以下、「埋込層」と称する）を有している。埋め込ま
れた誘電体層（以下、「埋込誘電体層」と称する）によ
って、基板の能動素子部分における能動素子と基板のバ
ルク部分との間にＤＣ（直流）分離が達成される。この
誘電体層によって、基板の能動素子とバルク部分との間
の容量も減少することとなる。
【０００３】典型的なＳＩＭＯＸ製造プロセスは、約４
５０℃から６５０℃の温度範囲で、約２０から２００Ｋ
ｅＶのエネルギーによって、約０．２×１０18ａｔｏｍ
ｓ／ｃｍ2から２．０×１０18ａｔｏｍｓ／ｃｍ2のドー
ズ量で、酸素原子を注入する工程を行う。この注入工程
の後に、約１１５０℃から１４００℃の温度でアニール
工程が行われる。アニール工程によって、注入損傷があ
る程度取り除かれ、また、注入された酸素原子が隣接す
るシリコン原子の中に分布して、シリコン原子との反応
が促進されることとなる。こうして、埋め込まれた、ス
トイキオメトリック（化学量論的）なＳｉＯ2層が形成
される。
【０００４】
【発明が解決しようとする課題】一般に、ＳＩＭＯＸプ
ロセスは、必要とされる酸素注入量が多く、しかも、注
入に要する時間も長いために、費用のかかるプロセスで
ある。埋込誘電体層を有するデバイスの形成において、
時間とエネルギーを投じる場合、大量生産において高生
産高（high yields）を確保するために、コストエフェ
クティブな方法を用いるのが好ましい。
【０００５】従来のＳＩＭＯＸプロセスには様々な問題
点がある。その１つは、誘電体層の中に、小さなピンホ
ールまたは薄部が形成されてしまうことである。これ
は、酸素が注入される間、基板表面のランダムな箇所に
生じる汚染パーティクルによって引き起こされる。表面
の汚染パーティクルのなかには、酸素イオンが基板へ注
入されるのを完全に阻止するものもある。また、表面の
汚染パーティクルには、基板表面下の所望の深さに注入
されるべき酸素イオンの速度を減速してしまうものもあ
り、それによって、酸素イオンは異なった深さに注入さ
れてしまう。完全な酸素イオンの阻止は、ピンホールを
形成し、酸素イオンの速度減少は、薄部を形成する。小
さな汚染パーティクルは、ある小さな領域内において、
酸素イオンを完全に阻止するが、隣りの注入ビームから
の散乱によって、ピンホールが部分的に満たされるとい
うこともある。薄部は、このことによっても、形成され
る。
【０００６】また、埋込誘電体層のピンホールおよび／
または薄部は、不都合にも誘電体層中のリーク電流を増
加させ、あるいは誘電体層の破壊電圧を減少させる。こ
のことは、ＳＩＭＯＸプロセスによって形成されたデバ
イスの根本的な機能に悪影響を与え、大量生産による生
産高を減少させるこことなる。
【０００７】本発明の目的は、上記課題を解決するため
になされたものであり、その目的とするところは、分離
のためのＰＮ接合が埋込誘電体層の中、またはその近く
に形成され、埋込誘電体層のピンホールおよび／または
薄部欠陥を穴埋め（patching）する方法と穴埋めされた
集積回路装置を提供することにある。
【０００８】
【課題を解決するための手段】 本発明による集積回路の
ための分離形成方法は、（ａ）上部が、予め定められた
第１導電型のバルク導電性を有する、または有すること
となる、シリコン基板の表面から、該シリコン基板にお
ける所望の第１の深さ範囲Ｄ１へ、酸素および／または
窒素を注入する工程と、（ｂ）該基板をアニールして、
該注入された酸素および／または窒素を該基板のシリコ
ンと反応させ、埋め込まれた誘電体層を該第１の深さ範
囲Ｄ１に形成する工程と、（ｃ）該シリコン基板の該表
面から、該シリコン基板における第２の深さ範囲Ｄ２に
ドーピング原子を注入する工程であって、該ドーピング
原子が該第１導電型とは反対の導電型を有する領域を形
成するために選択されており、かつ、該第２の深さ範囲
Ｄ２が、該第１の深さ範囲Ｄ１と実質的には同じまたは
その範囲内である工程と、（ｄ）該基板を再度アニール
して該注入されたドーピング原子を拡散し、それによっ
て、該基板内の該埋め込まれた誘電体層に相当する深さ
であって該誘電体層におけるピンホール欠陥および／ま
たは薄部に対応する位置に、逆バイアス可能なＰＮ接合
を形成する工程と、を包含しており、そのことにより上
記目的が達成される。
【０００９】本発明による集積回路は、（ａ）半導体基
板と、（ｂ）該基板の主表面から所望の第１の深さ範囲
Ｄ１において、該半導体基板内に埋め込まれた誘電体層
と、（ｃ）該基板の該主表面から第２の深さ範囲Ｄ２の
中に形成された、逆バイアス可能なＰＮ接合と、を備え
た集積回路であって、該第２の深さ範囲Ｄ２が実質的に
は該第１の深さ範囲Ｄ１と等しい、またはその範囲内に
あり、該ＰＮ接合が、該基板内の該埋め込まれた誘電体
層に相当する深さであって該誘電体層におけるピンホー
ル欠陥および／または薄部に対応する位置に設けられて
おり、そのことにより上記目的が達成される。
【００１０】好ましくは、前記半導体基板がシリコンを
含んでいる前記方法で形成された集積回路である。
【００１１】好ましくは、前記埋め込まれた誘電体層
が、ＳｉxＯyＮzで表され、ｘ、ｙおよびｚが正の整数
で合計が３から７の間にある化学式を有する絶縁材料か
らなる、前記方法で形成された集積回路である。
【００１２】好ましくは、前記埋め込まれた誘電体層
が、ＳｉＯ2およびＳｉ3Ｎ4の１つまたは両方を含む絶
縁材料からなる、前記方法で形成された集積回路であ
る。
【００１３】好ましくは、前記半導体基板が前記埋め込
まれた誘電体層の１つの側に形成された第１導電領域
と、前記埋め込まれた誘電体層の対向する第２の側に形
成された第２導電領域と、前記逆バイアス可能なＰＮ接
合を逆バイアスする方向の電圧勾配を、該第１および第
２導電領域の間に形成するための電圧勾配形成手段とを
有している前記方法で形成された集積回路である。
【００１４】
【実施例】本発明を、以下に、実施例について説明す
る。
【００１５】図１は、「理想的な」ＳＩＭＯＸデバイス
１０の断面側面図を示す。デバイス１０は、シリコン基
板１１の上表面１１ｃの下に、所望の深さＤで形成され
た完全に均一な欠陥のない誘電体１２を有してると仮定
する。このため、デバイス１０を、「理想的な」デバイ
スと呼ぶ。均一な誘電体１２によって、基板１１の能動
素子部分１１ａは、基板１１のバルク部分１１ｂから電
気的に分離される。
【００１６】例示目的のために、基板１１のバルク部分
１１ｂは、Ｐ型導電性を有するように示されている。能
動素子部分１１ａが、Ｐチャネル型ＭＯＳＦＥＴ（金属
／酸化物／半導体の電界効果トランジスタ）１４および
Ｎチャネル型ＭＯＳＦＥＴ１５からなるＣＭＯＳ回路を
含むように示されている。Ｐチャネル型トランジスタ１
４およびＮチャネル型トランジスタ１５が直列接続さ
れ、ＣＭＯＳインバータまたはＣＭＯＳ増幅器を形成し
ている。基板１１のＰ型バルク部分１１ｂは、接地（グ
ランド）電圧に接続されている。Ｐ+型ソース領域１４
ｓは比較的高い正の供給電圧（＋Ｖｃｃ）に接続されて
いる。
【００１７】Ｐ+型ソース領域１４ｓと接地されたバル
ク部分１１ｂとの間の電圧勾配により、電界Ｅが埋込誘
電体層１２中に生じる。理想的には、埋込誘電体層１２
によって、Ｐ+型ソース領域１４ｓと基板のバルク部分
１１ｂとの間を流れるリーク電流がブロックされる。な
お、誘電体層１２は、能動素子部分１１ａとバルク部１
１ｂとの間の高周波容量結合も減少させる。
【００１８】図示されたＣＭＯＳ回路の残りの部分は、
Ｎチャネル型トランジスタ１５のＮ+型ドレイン領域１
５ｄに接続されたＰチャネル型トランジスタ１４のＰ+
型ドレイン領域１４ｄ、ドレイン領域１４ｄおよび１５
ｄの接続部で形成された出力ノード、およびＮチャネル
型トランジスタ１５のＮ+ソース領域１５ｓに対する接
地接続を含む。Ｐチャネル型トランジスタ１４のゲート
電極１４ｇがＮチャネル型トランジスタ１５のゲート電
極１５ｇに接続し、入力を規定する。
【００１９】均一な埋込誘電体層１２によって得られる
ＤＣ（直流）分離によって、図示された「理想的な」Ｓ
ＩＭＯＸデバイス１０は、比較的大きな正の供給電圧
（＋Ｖｃｃ）のもとで、＋Ｖｃｃ接続からグランドへの
リーク電流を非常に小さくして動作できるはずである。
更に、均一な埋込誘電体層１２によって得られるＡＣ
（交流）分離によって、理想的なＳＩＭＯＸデバイス１
０は、比較的高周波にて良好な利得特性をもって動作で
きるはずである。
【００２０】図１に示されるような均一な厚みを有し、
しかも他の特性も均一なタイプの「理想的な」埋込誘電
体層１２を製造することは、残念ながら実際には困難で
ある。図２および図３はその理由を示している。
【００２１】第１注入工程１００（図２）において、酸
素イオンまたは窒素イオンが、第１の深さまたは第１の
深さ範囲Ｄ１（所望の深さ範囲は、領域１１２の破線で
示された水平な上部および下部境界線で示されている）
で、基板１１に注入される。この第１注入工程１００
（図２）の間、様々な清浄方法およびクリーンルーム対
策にも拘らず、基板の表面１１ｃ上のランダムな箇所に
表面の汚染パーティクル２１および２２の最初の集まり
が例外なく見つけられる。表面の汚染パーティクル２１
および２２の最小の集まりの位置は、注入ごとにランダ
ムに変化するため、第１注入工程１００に影響を及ぼす
程度も変化する。
【００２２】注入阻止材料からなる２１のような大きな
汚染パーティクル（例えば、ほこりや人間の肌の薄片）
は、第１注入工程１００の酸素イオンまたは窒素イオン
を実質的にブロックしてしまう傾向があり、それによっ
て注入領域１１２の注入深さＤ１にピンホール１１２ａ
が形成されることとなる。より小さな汚染パーティクル
２２は、すなわち注入イオンの速度を減じるような材料
からなるパーティクルは、図２の１１２ｂのように、低
注入濃度の領域を形成する傾向にある（低注入濃度領域
１１２ｂは、小さなピンホールが散乱された注入原子に
よって部分的に満たされたものである）。
【００２３】次に、図３を参照する。引き続いて行うア
ニール工程２００が行われているとき、注入された酸素
原子または窒素原子は、基板１１のシリコン原子と反応
して、ストイキメオメトリックなＳｉＯ2またはＳｉ3Ｎ
4の領域２１２を１つ以上形成する。注入ピンホール１
１２ａは、形成後のＳｉＯ2またはＳｉ3Ｎ4の誘電体層
２１２中において、対応するピンホール２１２ａとして
残る。また、低注入濃度小領域１１２ｂは、ＳｉＯ2ま
たはＳｉ3Ｎ4の誘電体層２１２中において、対応する薄
部２１２ｂがとして残る（薄部２１２ｂは、注入深さＤ
１における比較的濃度の低いＳｉＯ2またはＳｉ3Ｎ4を
表している。第１注入工程１００のときに、より高い濃
度（ドーズ量）の酸素原子または窒素原子を受け取った
領域は、ＳｉＯ2またはＳｉ3Ｎ4の誘電体層２１２にお
いてより厚い部分として表されている）。
【００２４】２１２ｂのような薄部の存在は、以下の理
由により好ましくない。即ち、薄部では、（１）ＳＩＭ
ＯＸ誘電体層２１２を流れるリーク電流が増加する傾向
にあり、（２）ＳＩＭＯＸ誘電体層２１２を介した容量
性結合が増加する傾向にあり、しかも（３）ＳＩＭＯＸ
誘電体層２１２の破壊電圧が減少する傾向にある、から
である。２１２ａのようなピンホールの存在は、以下の
理由により更に好ましくない。即ち、ピンホールでは、
（４）ＳＩＭＯＸ誘電体層２１２を流れるリーク電流の
量が実質的に増加する傾向にあり、（５）グランドから
分離されているべき信号に対して、利得を減じる接地経
路（または他のバルク電圧に接続された経路）が形成さ
れ、しかも（６）ＳＩＭＯＸ誘導体層２１２の破壊電圧
がゼロに近い値に減じられ、それらによって、デバイス
が実際には使用できなくなってしまうからである。
【００２５】次に、図４を参照する。本発明では、従来
のＳＩＭＯＸ製造プロセスに対して穴埋め（patching）
工程が追加され。基板バルクの導電型とは反対の導電型
のＰまたはＮ型ドーピング種（例えば、Ｐ型ドーピング
にはホウ素またはアルミニウム、Ｎ型ドーピングにはリ
ンまたはヒ素を用いる）が、第１注入工程１００の深さ
範囲Ｄ１とほぼ同じ、またはその範囲内の深さ範囲Ｄ２
に注入される。深さＤ２の所望の範囲は、領域３１３の
破線で示された水平な上部および下部境界線で表され
る。深さ範囲Ｄ２をかならず完全にＤ１の範囲に収める
ことが困難である場合は、次に最良な方法として、Ｄ２
の上限をＤ１の上限よりも深くなるようにし、一方、Ｄ
２の下限をＤ１の下限よりも深くなるようにすることが
好ましい。このようにすることで、能動素子部分１１ａ
がＰ／Ｎ注入層３１３のドーパントによって汚染されな
くなる。もし避けがたければ、Ｄ２の上限および下限は
Ｄ１の範囲を超えてもよい。
【００２６】少なくとも１回の表面洗浄工程（不図示）
が、第１の酸素および／または窒素注入工程１００と第
２のＰ型またはＮ型注入工程３００との間で行われる。
その結果、表面の汚染パーティクル２４および２５は、
基板表面１１ｃ上でランダムに新しく分布する。表面の
汚染パーティクル２４および２５の新たな分布は、高い
確率で、図２の第１注入工程１００のときの分布とは実
質的には異なっている。
【００２７】表面の汚染パーティクル２４および２５の
新たな分布は、ドーパントが注入されるのを完全に妨ぐ
２４のような汚染パーティクルをなお含んでいるかも知
れない。そのような汚染パーティクルは、Ｐ／Ｎ注入領
域３１３の中にＰ／Ｎピンホール３１３ａを形成する。
しかし、誘電体層２１２のピンホール２１２ａまたは薄
部２１２ｂの真上に、パーティクル２４が位置する可能
性はほとんどない。従って、誘電体ピンホール２１２ａ
または薄部２１２ｂは、Ｐ／Ｎドーパント注入３００の
結果、連続した部分３１３により、ほぼ確実に覆われる
か、またはオーバラップされることとなる。
【００２８】図５に見られるように、次に行われるアニ
ール工程３５０は、非絶縁材料にオーバラップしている
Ｐ／Ｎ注入領域３１３の一部を、ＰまたはＮ型埋込領域
３１４に変化させ、それによってピンホール２１２ａお
よび薄部２１２ｂを埋める。
【００２９】例示の目的のために、基板１１はバルク中
に分布したＰ導電型を有してしていると仮定される。従
って、Ｐ／Ｎドーパント注入工程３００のために、ヒ素
のような反対のＮ型ドーパントが用いられる（ヒ素は、
比較的小さい拡散速度を有しているため好ましい。それ
ゆえ、注入されたＮ型ドーピング種は、最初に位置した
注入深さ範囲Ｄ２から外に広がりにくい）。アニール工
程３５０の結果として、図５に示されるＮ型埋込領域３
１４が得られる。
【００３０】Ｎ型埋込領域３１４の下の領域１１ｂが反
対のＰ型導電型であるため、Ｎ型埋込領域３１４とバル
ク部１１ｂとの間で、ＰＮ接合３１５が形成される。図
４に示されるＰ／Ｎ注入工程３００のピンホール欠陥３
１３ａおよび薄部３１３ｂは、誘電体層２１２の内部に
位置していることに留意しなければならない。また、図
２のＯ／Ｎ注入工程１００によって生じるピンホール２
１２ａおよび薄部２１２ｂは、Ｎ型領域３１４によって
塞がれていることに留意しなければならない。
【００３１】図６は、能動素子を基板の能動素子部１１
ａに形成するためのプロセスの後の構造の断面を示して
いる。「４００」台の参照記号および参照数字が図６の
要素に用いられている。これらの要素は、図１の「１−
９９」台の類似の記号および参照数字によって表される
要素に対応しているが、必ずしも同一である必要はな
い。図６に示されている要素の前置き的な記載は、ここ
では省略する。
【００３２】電界Ｅ（図１参照）が、トランジスタ４１
４のＰ+型ソース領域４１４ｓと接地されたバルク部分
１１ｂとの間に生じるとき、埋込領域３１４の下部表面
におけるＰＮ接合３１５が逆バイアスとなる。電界Ｅ
（図１参照）の方向が逆になる場所では、領域３１４の
上部ＰＮ接続部が逆バイアスとなる。埋込領域３１４の
逆バイアスされたＰＮ接合３１５の周りには、電荷空乏
ゾーン（不図示）が生じる。各々の位置に存在する電界
に依存して、穴埋めされたピンホール２１２ａ′および
穴埋めされた薄部２１２ｂ′の片側または両側に、電荷
の空乏化が起こり得る。多数キャリアは、その位置の電
界Ｅ（図１参照）によって逆バイアスされたＰＮ接合か
ら追い払われる。
【００３３】必要ならば、基板（ウェーハ）１１のエッ
ジに、導電性の縦型ヴィア（不図示）を形成し、バルク
部分１１ｂを基板１１の上端部で生じた電圧に接続す
る、いわゆる「ボディータイ（ｂｏｄｙ−ｔｉｅ）」を
形成することも可能である。このような場合、誘電体層
２１２中の電界Ｅが、図示とは逆の方向を向くであろう
し、逆バイアスされたＰＮ接合は領域３１４の下部より
は上部に形成されるであろう。
【００３４】誘電体層２１２の分離機能が電界Ｅによっ
てストレスを受け、破壊されやすい場所であるピンホー
ル２１２ａおよび薄部２１２ｂのような部位において、
逆バイアスされたＰＮ接合３１５の電荷空乏ゾーンによ
るバックアップ型の分離が設けられる。従来のＳＩＭＯ
Ｘプロセスと比較した場合、製造歩留りは増加し、かつ
デバイスの性能が向上する。
【００３５】ある具体的な分離を形成するための本発明
の方法は、以下の工程を包含する。即ち、 １．適切な注入エネルギー（例えば、２０ＫｅＶから２
００ＫｅＶ、または更に好ましくは、２０ＫｅＶから１
００ＫｅＶ）および所望のドーズ量（例えば、０．２×
１０18ａｔｏｍｓ／ｃｍ2から２×１０18ａｔｏｍｓ／
ｃｍ2）で、酸素および／または窒素を単結晶シリコン
基板に注入し（１００）、それによって、約２００オン
グストロームから２０００オングストロームの厚みを有
し、かつ基板の能動素子部分（１１ａ）の上端面（１１
ｃ）よりも約１００オングストロームから５０００オン
グストローム（または、更に好ましくは１５０オングス
トロームから４０００オングストローム）だけ下方に位
置する埋込誘電体層（２１１）を形成する工程。
【００３６】２．所望の組成の、実質的にストイキオメ
トリックな絶縁層（２１２）を形成するために、１００
０℃から１４００℃の比較的高温かつ適切な時間（例え
ば、０．１時間から１２時間）で基板をアニールする工
程（２００）。所望の組成、およびそれに対応するアニ
ール条件は、表面シリコン層１１ａにおいて許容される
欠陥の数および種類、および誘電体層２１２において許
容される欠陥の数および種類に依ってケースバイケース
に変化する。また、このような欠陥の数及び種類は、ビ
ーム電流密度、ドーピングレベル、温度およびエネルギ
ーなどのＯ／Ｎ注入条件に依存する。
【００３７】３．注入によって規定された誘電体層（２
１２）の実質的に近傍またはその深さで、逆バイアス可
能なＰＮ接合（３１５）を形成するために、基板の能動
素子部分１１ａに存在する、または形成される予定であ
る導電型とは反対の導電型のドーピングイオンを注入す
る工程。注入されたドーピング種は、誘電体層（２１
２）を規定する深さ範囲内に閉じ込められることが好ま
しい。そうすれば、ＰまたはＮドーピング種が、誘電体
層（２１２）に占められる深さ範囲より外側には現れる
ことが実質的になくなる。 仮に、何らかの理由で、注
入されたドーピング種が、誘電体層（２１２）を規定す
る深さ範囲（Ｄ１）以内に収まらないならば、誘電体層
（２１２）を規定する深さ範囲（Ｄ１）より深くなるよ
りも、浅くなるほうが好ましい。所望の種類の逆バイア
ス可能なＰＮ接合を形成するために、ドーピングイオン
のエネルギーおよびドーズ量が選択される。逆バイアス
可能なＰＮ接合は、低リーク電流を有し、しかも後のプ
ロセスで僅かしか拡散しないことが好ましい。Ｐ型バル
ク部分（１１ｂ）の場合において、３１５におけるＮ+
／Ｐ接合を形成するためには、ヒ素のような拡散係数の
小さい拡散種を用いることが望ましい。
【００３８】４．基板に２回目のアニールを行い、注入
された（ＰまたはＮ型）ドーピング原子を活性化し、そ
れによって、逆バイアス可能なＰＮ接合（３１５）を所
望の深さに形成する工程（３５０）。
【００３９】誘電体層２１２は、ＳｉＯ2またＳｉ3Ｎ4
の一方または他方から成る必要はないことに留意しなけ
ればならない。誘電体層２１２は、これらの材料の組み
合わせから成り得、かつもっと一般的な形態、即ち、整
数ｘ＋ｙ＋ｚの合計が３から７の範囲にあるＳｉxＯyＮ
zを有してもよい。このようなＳｉxＯyＮz誘電体層を形
成するための方法は、GRADED IMPLANTATION OF OXYGEN
AND/OR NITROGEN CONSTITUENTS TO DEFINE BURIED ISOL
ATION REGION IN SEMICONDUCTOR DEVICE と題され、Ｔ
ａｔｓｕｏ Ｎａｋａｔｏにより、１９９２年３月３１
日に出願された米国出願（07/861、141）に記載されてい
る。なお、（ＳｉＯ2）誘電体層２１２の形成工程と、
反対導電型にドープされた埋込層（３１４）の形成工程
との順序を逆にすることが可能である。しかし、誘電体
層２１２を最初に形成することが望ましい。なぜなら、
Ｐ／Ｎ注入層３１３をアニールするために用いられる温
度及びアニール時間に比較すると、Ｏ／Ｎ注入領域１１
２をアニールするためには、より高い温度及びより長い
アニール時間が、しばしば用いられるからである。
【００４０】
【発明の効果】本発明によれば、分離ためのＰＮ接合が
埋込誘電体層の中、またはその近くに形成される結果、
埋込誘電体層のピンホールおよび／または薄部欠陥が穴
埋め（patching）される。こうして、汚染パーティクル
に起因する埋込誘電体層のピンホールおよび／または薄
部欠陥が招くであろう種々の問題が解決される。
【００４１】このように、本発明の方法によれば、高い
製造歩留りでＳＩＭＯＸデバイスが供給される。また、
本発明の集積回路によれば、埋込誘電体層のピンホール
および／または薄部欠陥による特性劣化が低減された高
性能な特性が提供される。
【図面の簡単な説明】
【図１】理想的なＳＩＭＯＸデバイスの断面側面図であ
る。
【図２】表面の汚染パーティクルの最初の集まりが第１
注入工程の間に存在する場合において、埋込誘電体層を
形成するための従来の第１注入工程を示す断面側面図で
ある。
【図３】表面の汚染パーティクルの最初の集まりが第１
注入工程の間に存在した場合において、埋込誘電体層を
形成するための従来の第１アニール工程を示す断面側面
図である。
【図４】表面の汚染パーティクルの次の集まりが第２注
入工程の間に存在する場合において、埋め込まれたＰＮ
接合を形成するための、本発明による第２注入工程を示
す断面側面図である。
【図５】表面の汚染パーティクルの次の集まりが第２注
入工程の間に存在する場合において、埋め込まれたＰＮ
接合を形成するための、本発明による第２アニール工程
を示す断面側面図である。
【図６】本発明によるＳＩＭＯＸデバイスの断面側面図
である。
【符号の説明】
１１ 基板 １１ａ 上端部 １１ｂ バルク部分（第２導電領域） １１ｃ 主表面 ２１２ 埋込誘電体層 ２１２ａ ピンホール ２１２ｂ 薄部 ３１５ ＰＮ接合 ４１４ｓ 第１導電領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−280333（ＪＰ，Ａ) 特開 昭58−111345（ＪＰ，Ａ) 特開 昭60−132341（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 H01L 21/265 H01L 27/12

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 （ａ）上部が、予め定められた第１導電
    型のバルク導電性を有する、または有することとなる、
    シリコン基板の表面から、該シリコン基板における所望
    の第１の深さ範囲Ｄ１へ、酸素および／または窒素を注
    入する工程と、 （ｂ）該基板をアニールして、該注入された酸素および
    ／または窒素を該基板のシリコンと反応させ、埋め込ま
    れた誘電体層を該第１の深さ範囲Ｄ１に形成する工程
    と、 （ｃ）該シリコン基板の該表面から、該シリコン基板に
    おける第２の深さ範囲Ｄ２にドーピング原子を注入する
    工程であって、該ドーピング原子が該第１導電型とは反
    対の導電型を有する領域を形成するために選択されてお
    り、かつ、該第２の深さ範囲Ｄ２が、該第１の深さ範囲
    Ｄ１と実質的には同じまたはその範囲内である工程と、 （ｄ）該基板を再度アニールして該注入されたドーピン
    グ原子を拡散し、それによって、該基板内の該埋め込ま
    れた誘電体層に相当する深さであって該誘電体層におけ
    るピンホール欠陥および／または薄部に対応する位置
    に、逆バイアス可能なＰＮ接合を形成する工程と、 を包含する集積回路のための分離形成方法。
  2. 【請求項２】 （ａ）半導体基板と、 （ｂ）該基板の主表面から所望の第１の深さ範囲Ｄ１に
    おいて、該半導体基板内に埋め込まれた誘電体層と、 （ｃ）該基板の該主表面から第２の深さ範囲Ｄ２の中に
    形成された、逆バイアス可能なＰＮ接合と、 を備えた集積回路であって、 該第２の深さ範囲Ｄ２が実質的には該第１の深さ範囲Ｄ
    １と等しい、またはその範囲内にあり、該ＰＮ接合が、
    該基板内の該埋め込まれた誘電体層に相当する深さであ
    って該誘電体層におけるピンホール欠陥および／または
    薄部に対応する位置に設けられている、集積回路。
  3. 【請求項３】 前記半導体基板がシリコンを含んでいる
    請求頁２に記載の集積回路。
  4. 【請求項４】 前記埋め込まれた誘電体層が、ＳｉxＯy
    Ｎzで表され、ｘ、ｙおよびｚが正の整数で合計が３か
    ら７の間にある化学式を有する絶縁材料からなる、請求
    頁３に記載の集積回路。
  5. 【請求項５】 前記埋め込まれた誘電体層が、ＳｉＯ2
    およびＳｉ3Ｎ4の１つまたは両方を含む絶縁材料からな
    る、請求頁４に記載の集積回路。
  6. 【請求項６】 前記半導体基板が、 前記埋め込まれた誘電体層の１つの側に形成された第１
    導電領域と、 前記埋め込まれた誘電体層の対向する第２の側に形成さ
    れた第２導電領域と、 前記逆バイアス可能なＰＮ接合を逆バイアスする方向の
    電圧勾配を、該第１および第２導電領域の間に形成する
    ための電圧勾配形成手段と、 を有している、請求頁５に記載の集積回路。
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