DE60036410T2 - Methoden zur herstellung einer feldeffekttransistor-struktur mit teilweise isolierten source/drain-übergängen - Google Patents

Methoden zur herstellung einer feldeffekttransistor-struktur mit teilweise isolierten source/drain-übergängen Download PDF

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Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die Erfindung bezieht sich auf Metalloxidhalbleiterfeldeffekttransistoren (MOSFETs) und insbesondere auf Transistorstrukturen, die teilweise isolierte Source-/Drainübergänge aufweisen, und auf Verfahren zum Herstellen derselbigen.
  • Hintergrund
  • Der Trend zum Integrieren mehrere Funktionen auf einem einzelnen Substrat, bei gleichzeitigen Betrieb bei immer höheren Frequenzen, existierte in der Halbleiterindustrie für viele Jahre. Diese höheren Betriebsfrequenzen werden im allgemeinen durch Fortschritte bei sowohl der Halbleiterherstellung als auch bei der digitalen Systemkonstruktion und -architektur möglich.
  • Verbesserungen in der Halbleiterherstellungstechnologie, die zu verbesserten Betriebsfrequenzen führen, hängen im Allgemeinen mit Verbesserung bei den elektrischen Charakteristiken von Schaltkreiselementen zusammen, wie beispielsweise Transistoren und Kapazitäten, und den Strukturen, die zur Verbindung der verschiedenen Schaltkreiselemente verwendet werden.
  • Insbesondere schließt eine Art Verstärkungen bei den Betriebsfrequenzcharakteristiken von integrierten Schaltungen zu realisieren, die Verringerung einer parasitären Kapazität mit ein. Die parasitäre Kapazität tendiert dazu, den Betrieb der integrierten Schaltung zu verlangsamen, da mehr Strom zum Laden und Entladen der parasitären Kapazitäten benötigt wird und deshalb mehr Zeit benötigt wird, um verschiedene Schaltungsknoten bei der gewünschten Spannung zu betreiben. Eine signifikante Größe einer parasitären Kapazität bei einer integrierten Schaltung existiert bei der Übergangskapazität, die mit einem Feldeffekttransistor verbunden ist, der typischerweise auf einer integrierten Schaltung gefunden wird.
  • US-A-5,908,313 offenbart ein Verfahren zum Bilden eines MOS-Transistors, der eine verringerte Übergangskapazität aufweist. Insbesondere wird eine Gate-Dielektrikumsschicht auf einer ersten Oberfläche des Halbleitersubstrats gebildet. Eine Gateelektrode wird dann auf der Gate-Dielektrikumsschicht gebildet. Als nächstes wird ein Paar von Vertiefungen in dem Halbleitersubstrat auf gegenüberliegenden Seiten der Gateelektrode gebildet. Es wird dann eine dielektrische Schicht durch Implantation von Stickstoffionen in den Vertiefungen gebildet, um Stickstoff-dotierte Siliciumsubstratregionen auszubilden.
  • Es besteht weiterhin ein Bedarf für eine Feldeffekttransistorstruktur, die Source-/Drainanschlüsse mit einer weiter verringerten Übergangskapazität aufweist, und für ein Verfahren zur Herstellung einer solchen Struktur.
  • Kurzfassung der Erfindung
  • In Übereinstimmung mit einem ersten Aspekt der Erfindung wird ein Verfahren zum Bilden eines Source-/Drainanschlusses gemäß dem Gegenstand des Anspruches 1 bzw. 6 bereitgestellt. Weitere Aspekte sind in den abhängigen Ansprüchen, der nachfolgenden Beschreibung und den Zeichnungen dargelegt.
  • Kurzbeschreibung der Zeichnungen
  • 1 ist ein schematischer Querschnitt eines herkömmlichen MOSFET.
  • 2 ist ein schematischer Querschnitt, der die Struktur eines teilweise fertiggestellten MOSFET zeigt, mit Vertiefungen, die nahe den Seitenwandbeabstandungen gebildet sind, und Stickstoff, der in dem Bodenbereich der Vertiefungen implantiert ist.
  • 3 ist ein schematischer Querschnitt, der die Struktur von 2 zeigt, nachdem ein selektives Silicium-EPI-Bildungsverfahren die Vertiefungen gefüllt hat und der implantierte Stickstoff ausgehärtet ist.
  • 4 ist ein schematischer Querschnitt, der die Struktur eines teilweise fertiggestellten MOSFET zeigt, mit Vertiefungen, die nahe den Seitenwandbeabstandungen gebildet sind und Siliciumnitrid, das über dem Boden und den Seitenoberflächen der Vertiefungen gebildet ist.
  • 5 ist ein schematischer Querschnitt, der die Struktur von 4 zeigt, nachdem ein Ätzvorgang das Siliciumnitrid von der Seitenoberfläche der Vertiefungen entfernt hat.
  • 6 ist ein schematischer Querschnitt, der die Struktur von 3 zeigt, nachdem die Vertiefungen aufgefüllt wurden.
  • 7 ist ein schematischer Querschnitt, der die Struktur von 6 zeigt, nachdem überschüssiges Siliciumnitrid von der MOSFET-Struktur entfernt wurde.
  • Detaillierte Beschreibung
  • Überblick
  • Die herkömmliche Source-/Drainübergangsbildung wird durch einen oder mehrere Ionenimplantationsvorgänge gebildet, die im Allgemeinen an der Gateelektrode selbst ausrichtend (engl.: self-aligned) sind, oder alternativ an Seitenwandbeabstandungen (engl.:L sidewall spacers) ausgerichtet sind, die nahe der Gateelektrode sind. Bei einem solchen Vorgang werden Ionen einer ersten Leitungsart (poder n-) in dem Halbleitermaterial eines zweiten Leitungstyps (n- oder p-) implantiert. Eine Kapazität zwischen den zwei Knoten, die durch die verschiedenen Leitungstypen dargestellt sind, taucht an deren Übergang auf und ist eine Funktion der Breite der Verarmungsregion, die bei dem Übergang ausgebildet wird. Die Breite der Verarmungsregion kann durch verschiedene Bedingungen beeinflusst werden, einschließlich, aber nicht begrenzt auf, der verwendeten Materialien, der Konzentration dieser Materialien, einer von außen angelegten Spannung, wenn vorhanden, die über den Übergang angewendet wird, usw. Bei typischen Schaltungsanwendungen, sind diese Kapazitäten nicht wünschenswert und sie werden oftmals als parasitäre Kapazitäten bezeichnet.
  • Um die parasitäre Übergangskapazität zu verringern, wurden verschiedene Strukturen verwendet, bei welchen das Source-/Drainmaterial auf einer Isolationsschicht gebildet ist, wie beispielsweise Siliciumdioxid. Ein Nachteil von solchen Strukturen ist, dass diese im Allgemeinen dazu tendieren, einen erdfreien Körperanschluss (engl.: floating body terminal) in einem MOSFET zu bilden, da die Kanalregion vollständig isoliert von dem Well (oder dem Bulk-Halbleiter) ist.
  • Ausführungsbeispiele der vorliegenden Erfindung in Übereinstimmung mit Anspruch 1 oder 6 stellen eine teilweise Isolation des Source-/Drainanschlusses von dem Well (oder Bulk-Halbleiter) bereit, während die Kanalregion, d.h. der Körperanschluss, elektrisch mit dem Well (oder Bulk-Halbleiter) verbunden ist anstatt ihn erdfrei zu lassen.
  • Insbesondere weisen Source-/Drainanschlüsse eine dielektrische Schicht auf, wie zum Beispiel Siliciumnitrid, die zwischen einem Bereich des Source-/Drainanschlusses und dem Well (oder Bulk-Halbleiter) angeordnet ist. Bei einem veranschaulichenden Beispiel eines Prozesses wird wenigstens eine Vertiefung, die eine Oberfläche hat, in einem Substrat gebildet, wobei sie an einer Gateelektrode selbst ausrichtend ist, es wird S0tickstoff implantiert, selbst ausrichtend zur Gateelektrode, in einem Bereich der Oberfläche der Vertiefung, dann wird eine epitaktische Siliciumschicht gebildet, um die Vertiefung aufzufüllen, und eine Hochtemperaturausheilung wird ausgeführt. Bei einem alternativen veranschaulichenden Beispiel eines Prozesses wird wenigstens eine Vertiefung, die eine Bodenoberfläche aufweist, gebildet und eine Seitenoberfläche wird selbst ausrichtend an einer Gateelektrode gebildet; eine Siliciumnitridschicht wird über der Oberseite und an den Seiten der Gateelektrode gebildet und über dem Boden und den Seitenoberflächen der Vertiefung, indem die Nitridschicht dicker und dichter an der Bodenoberfläche als an der Seitenoberfläche ist; das Nitrid wird wenigstens von der Seitenoberfläche der Vertiefung entfernt, wodurch ein Bereich des Substrats freigelegt wird und eine Halbleiterschicht wird gebildet, die sich lateral nach außen von der freigelegten Seitenoberfläche erstreckt, um die Vertiefung aufzufüllen. Es sollte verstanden werden, dass, obwohl die veranschaulichenden Beispiele oben in Verbindung mit verschiedenen Vorgängen beschrieben wurden, die selbst ausgerichtend zu den Gateelektroden sind, soll dies auch so verstanden werden, dass eine Selbstausrichtung zu den Seitenwandbeabstandungen mit eingeschlossen ist, die gewöhnlich nahe der Gateelektrode eines MOSFETs verwendet werden.
  • Terminologie
  • Die Ausdrücke Chip, integrierte Schaltung, monolithische Vorrichtung, Halbleitervorrichtung oder -Komponente, mikroelektronische Vorrichtung oder -Komponente und ähnliche Ausdrücke und Wendungen werden oftmals austauschbar in diesem Gebiet verwendet. Die vorliegenden in den Ansprüchen definierte Erfindung ist auf all die obigen anwendbar, da diese allgemein in dem Gebiet verstanden werden.
  • Die epitaktische Schicht bezieht sich auf eine Schicht eines Einkristallhalbleitermaterials.
  • Der Ausdruck "Gate" ist vom Zusammenhang abhängig und kann auf zwei Arten verwendet werden, wenn integrierte Schaltungen beschrieben werden. Wie es hierin verwendet wird, bezieht sich das Gate auf einen isolierten Gateanschluss eines Dreianschluss-FET, wenn es im Zusammenhang mit einer Transistorschaltungsanordnung verwendet wird und bezieht sich auf eine Schaltung zum Realisieren einer arbitrarischen logischen Funktion, wenn es im Zusammenhang mit einem logischen Gate verwendet wird. Ein FET kann als eine Vieranschlussvorrichtung angesehen werden, wenn der Halbleiterkörper betrachtet wird.
  • Polykristallines Silicium ist eine nicht-poröse Form von Silicium, das oftmals durch Gasphasenabscheidung aus einem Siliciumquellgas gebildet wird, oder durch andere Verfahren, und eine Struktur hat, die Kristallite oder Domänen enthält, mit großwinkligen Korngrenzen, Doppelgrenzen oder beidem.
  • Polykristallines Silicium wird oftmals als Polysilicium in diesem Gebiet bezeichnet oder manchmal einfach als Poly.
  • Source-/Drainanschlüsse beziehen sich auf Anschlüsse eines FET, zwischen welchen Leitungen unter Einfluss eines elektrischen Feldes auftritt, nachfolgend auf die Inversion der Halbleiteroberfläche unter dem Einfluss eines elektrischen Feldes, das von einer auf den Gateanschluss angewendeten Spannung resultiert. Source-/Drainanschlüsse werden typischerweise in einem Halbleitersubstrat gebildet und haben einen Leitungstyp (d.h. p-Typ oder n-Typ), der dem Leitungstyp des Substrats entgegengesetzt ist. Manchmal werden Source-/Drainanschlüsse auch als Übergänge bezeichnet. Im Allgemeinen werden die Source- und Drainanschlüsse so hergestellt, dass sie geometrisch symmetrisch sind. Source-/Drainanschlüsse können Erweiterungen aufweisen, die manchmal als Spitzen (engl.: tips) bezeichnet werden, die flacher als andere Bereiche der Source-/Drainanschlüsse sind. Die Spitzen erstrecken sich typischerweise aus dem Hauptbereich des Source-/Drainanschlusses in Richtung des Kanalbereiches eines FET. Bei geometrisch symmetrischen Source- und Drainanschlüssen ist es allgemein üblich, diese Anschlüsse als Source-/Drainanschlüsse zu bezeichnen, und diese Nomenklatur wird hierin verwendet. Designer bezeichnen einen bestimmten Source-/Drainanschluss als eine "Source" oder einen "Drain" basierend auf der Spannung, die aun diesen Anschluss angelegt werden soll, wenn der FET in einer Schaltung betrieben wird.
  • Das Substrat, wie es hierin verwendet wird, bezieht sich auf das physikalische Objekt, das das Basiswerkstück ist, das durch verschiedene Prozessvorgänge in die gewünschte mikroelektronische Anordnung überführt wird. Ein Substrat kann auch als Wafer bezeichnet werden. Wafer können aus halbleitenden, nicht-halbleitenden oder Kombinationen aus halbleitenden und nicht-halbleitenden Materialien hergestellt werden.
  • Der Ausdruck "vertikal", wie er hierin verwendet wird, bedeutet im wesentlich senkrecht zu der Oberfläche eines Substrats.
  • Eine Querschnittsansicht eines herkömmlichen FET ist in 1 gezeigt. Eine Gateelektrode 102 ist eine Gate-Dielektrikumsschicht 104 überlagernd angeordnet, welche wiederum ein Halbleitersubstrat 101 überlagernd angeordnet ist. Seitenwandbeabstandungen 106 sind naheliegend zu dem Stack angeordnet, der durch das Gatedielektrikum 104 und die Gateelektrode 102 gebildet wird. Source-/Drain-Anschlüsse 108 sind nahe den Seitenwandbeabstandungen 106 im Substrat 101 angeordnet. Obwohl verschiedene Materialien verwendet werden können, ist es typisch, ein Substrat 101 aus Silicium zu haben, das Gatedielektrikum 104 kann ein Siliciumoxid sein, die Gateelektrode 102 kann Polysilicium sein und die Seitenwandbeabstandungen können ein Isolator, wie beispielsweise Siliciumnitrid oder Siliciumdioxid sein.
  • Weiter auf 1 bezugnehmend wird begrüßt werden, dass die Source-/Drainanschlüsse 108 normalerweise umgekehrt bezüglich des Substrats 101 vorgespannt (engl.: biased) sind. Die umgekehrt vorgespannten Übergänge agieren als spannungsvariable Kapazitäten, da die Breite der Verarmungsgebiete, die mit einem umgekehrt vorgespannten Übergang verbunden sind, eine Funktion der Spannung über dem Übergang ist. Zusätzlich zu der Kapazität, die mit diesen Übergängen verbunden ist, existiert auch ein Leckstrom, der mit den Verbindungen verbunden ist. Die Verringerung sowohl der parasitären Übergangskapazität als auch die Verringerung des umgekehrt vorgespannten Übergangsleckstromes führt zu Schaltungen mit höherer Leistung.
  • Zusätzlich sind die Source-/Drainanschlüsse 108 des herkömmlichen FET von 1 für kleine Fehler, die durch Alphateilchen induziert sind, empfänglich. Im Betrieb wird Ladung oftmals an der Kapazität gespeichert, die durch den umgekehrt vorgespannten Source-/Drainübergang gebildet wird. Alphateilchen aus der Umgebung treffen häufig das Substrat, durchqueren das Substrat und erzeugen Ladungsträger. Die Ladungsträger können sich dann in Richtung der geladenen Source-/Drainübergänge bewegen und die Spannung an diesen Knoten durch Änderung der gespeicherten Ladungsmenge beeinflussen. Dieses Phänomen wird manchmal als "Zapping" bezeichnet. Da Source-/Drainanschlüsse 108 von Herstellern in der Größe verringert werden, um die Integrationsdichte zu erhöhen, sind kleinere Source-/Drainanschlüsse in der Lage, entsprechend weniger Ladung zu speichern und sind deshalb entsprechend eher empfänglich für die Effekte des Zapping. Das Schützen dieser Knoten vor dem Zapping durch Isolieren von diesen von von Alphateilchen induzierten Ladungsträgern ist wünschenswert.
  • Bezugnehmend auf 2 bis 3 wird ein veranschaulichendes Beispiel der vorliegenden Erfindung beschrieben. Wie in 2 gezeigt ist, wird ein Wafer auf bekannte Art und Weise bearbeitet, um ein oder mehr Halbleitermaterial-201-Bereiche zu bilden, die durch flache Grabenisolations-(STI)-Strukturen 210 isoliert sind, wobei die Gate-dielektrikumsschicht 208 auf der Oberfläche des Halbleitermaterials 201 ausgebildet ist, und wobei Gateelektroden 202 die Gate-Dielektrikumsschicht 208 überlagernd gebildet sind und Seitenwandbeabstandungen 206 typischerweise nahe der Seitenwand der Gateelektrode 202 gebildet sind. Seitenwandbeabstandungen 206 sind typischerweise Mehrschichtbeabstandungen. Mehrschichtbeabstandungen können eine Oxidschicht aufweisen, die aus Tetraethylortholsilikat (TEOS) gebildet ist und eine darüberliegende Nitridschicht, die aus bis-(tertiäres Butylamino)-Silan (BTBAS) gebildet ist. Wie ferner in 2 und 3 gezeigt ist, wird eine Grenzschicht 204 über der Oberfläche der Gateelektrode 202 gebildet. Die Grenzschicht 204 umfaßt eine Siliciumoxinitridschicht, die im Wesentlichen verhindert, dass das Polysilicium der Gateelektrode 202 während eines Prozessvorgangs geätzt wird, bei welchem die Vertiefungen 212 in dem Halbleitermaterial 201 gebildet werden. Zum Beispiel kann die Grenzschicht 204 eine Oxidschicht sein, mit einer darüberliegenden Oxinitridschicht.
  • Nach der Bildung der Gateelektrode und von den oben beschriebenen STI-Strukturen wird die Oberfläche des Halbleitermaterials 201 geätzt, selbst ausrichtend zu der Gateelektrode und zu Seitenwandbeabstandungen, um Gräben oder Vertiefungen 212 zu bilden. In dem veranschaulichenden Beispiel ist das Substrat 201 ein Siliciumwafer, die Gate-Dielektrikumsschicht 208 ist eine Siliciumdioxidschicht und die Gateelektrode 202 wird aus Polysilicium gebildet. Obwohl die Gate-Dielektrikumsschicht 208 typischerweise eine Dünnschicht aus oxidiertem Silicium ist, kann die Dicke und das chemische Herstellen dieser Gateisolationsschicht verändert werden.
  • Die Vertiefungen 212 werden in dem Wafer an Stellen gebildet, an denen die Source-/Drainanschlüsse des FET angeordnet sein werden. Die Vertiefungen werden durch anisotropisches Ätzen des Wafers gebildet. Die Ätzchemie und Bedingungen werden vorzugsweise so gewählt, dass das Ätzen hochselektiv ist und vorzugsweise eher den Wafer ätzt als die Seitenwandbeabstandungen oder die Gate-Dielektrikumsschicht. Bei dem veranschaulichenden Ausführungsbeispiel, bei dem der Wafer aus Silicium ist, das Gatedielektrikum ein Siliciumoxid ist, die Gateelektrode Polysilicium ist und die Seitenwandbeabstandungen aus Siliciumnitrid sind, sind die Plasmaätztbedingungen beispielsweise so: ein Druck von 400 bis 550 mT, eine Leistung von 250 bis 350 Watt, ein Plattenabstand von 0,5 bis 1 cm, eine He-Flussrate von 50 bis 150 sccm und eine Cl2-Flussrate von 100 bis 200 sccm ist.
  • Nachdem die Vertiefungen gebildet wurden, wird ein Reinigungsvorgang an den Vertiefungsoberflächen ausgeführt. Eine Vertiefungsoberflächenreinigung in Übereinstimmung mit der vorliegenden Erfindung, kann ein Plasmaätzen in einem parallelplattenartigen Plasmaätzer umfassen, wie beispielsweise eines solchen, der von der LAM Research Corporation erhältlich ist. Die Plasmabedingungen für die Vertiefungsoberflächenreinigung können einen Druck im Bereich von 200 bis 300 mT, eine Leistung im Bereich von 25 bis 100 W, einen Plattenabstand im Bereich von 0,8 bis 1,5 cm, eine He-Flussrate in dem Bereich von 200 bis 350 sccm und eine SF6-Flussrate in dem Bereich von 25 bis 100 sccm umfassen. Bei einem Beispiel ist der Druck ungefähr 250 mT, die Leistung ungefähr 50 W, der Plattenabstand ist ungefähr 1,1 cm, die He-Flussrate ist ungefähr 150 sccm und die SF6-Flussrate ist ungefähr 50 sccm.
  • Dem Fachmann, der über den Nutzen dieser Offenbarung verfügt, wird erkennen, dass die Vorgänge und Strukturen, die hierin gezeigt und beschrieben sind, mit verschiedenen Feldoxidisolationsarchitekturen kompatibel sind. Beispiele für Feldoxidisolationsarchitekturen umfassen flache Grabenisolationsbereiche in einer Oberfläche eines Substrats und das ältere lokale Oxidieren von Silicium (LOCOS), das typischerweise nicht planarisierte Oxidisolationsbereiche gebildet hat.
  • Weiter bezugnehmend auf 2, wird ein N2 Implantierungsvorgang in den Vertiefungen 212 ausgeführt, selbst ausrichtend zu der Gateelektrode und den Seitenwandbeabstandungen. Der N2 Implantierungsvorgang wird typischerweise mit einer Dosis ausgeführt, die im Bereich von 5 × 1015 bis 1 × 1017 Atome/cm2 liegt und einem Energiebereich von 10 Kiloelektronenvolt bis 20 Kiloelektronenvolt. Das heißt, die Grenzschicht 204 und die Seitenwandbeabstandungen 206 agieren als Grenzen für den Ionenimplantierungsvorgang. Nachfolgend zu dem Implantierungsvorgang wird der Wafer mit einem ex situ HF Dip gereinigt. Alternativ kann dieser Reinigungsvorgang durch ein SF6 Trockenätzen erreicht werden.
  • In Übereinstimmung mit der Erfindung wird Kohlenstoff implantiert. Bei einem derartigen alternativen Prozess wird eine Siliciumcarbidschicht als ein Dielektrikum ausgebildet, um einen Bereich des Source-/Drainanschlusses zu isolieren.
  • Bezugnehmend auf 3 werden die Vertiefungen 212 aufgefüllt, indem ein selektiver Si Ablagerungsprozess verwendet wird. Das heißt, die Vertiefungen werden mit Silicium gefüllt, das im wesentlichen einkristallin ist und seine Kristallorientierung von der des Halbleitermaterials 201 annimmt, das es an der Oberfläche der Vertiefungen 212 vorfindet. Die selektive Si Abscheidung findet in einer Reaktionskammer statt, wie beispielsweise in einem ASM Epsilon 2000 Einzelwafer CVD Reaktor, bei einer Temperatur zwischen 700°C und 900°C mit einem H2 Trägergas mit einer Flussrate zwischen 10 und 40 slm, einer Dichlorsilan (SiH2Cl2) Flussrate zwischen 25 und 200 sccm und einer HCl Flussrate zwischen 10 und 200 sccm, einem Druck zwischen 5 Torr und 200 Torr und einer Aufnehmerumdrehung von ungefähr 35 rpm. Bei einem Ausführungsbeispiel beträgt die Ablagerungstemperatur ungefähr 800°C, die H2-Trägergas-Flussrate beträgt ungefähr 20 slm, die SiH2Cl2 Flussrate beträgt ungefähr 120 sccm, die HCl Flussrate beträgt ungefähr 45 sccm, der Druck beträgt ungefähr 20 Torr und eine Abscheidungsrate wird erreicht, bei welcher ein 1000 Angströmfilm in ungefähr 6 Minuten abgeschieden werden kann.
  • Nach dem selektiven Si Abscheidungsprozess wird die Schicht 204 entfernt, typischerweise durch Nassätzen. Nachfolgend wird eine Hochtemperaturausheilung ausgeführt, die unter anderem zur Bildung einer Siliciumnitridschicht 215 unterhalb der Source-/Drainanschlüsse führt. Natürlich wird, wenn Kohlenstoff anstatt Stickstoff implantiert wurde, der Bereich 215 eine Siliciumcarbidschicht sein. Es können danach eine Reihe anderer bekannter Vorgänge ausgeführt werden, um die verschiedenen Höhen von Verbindung und Isolierung zu bilden, die typischerweise in integrierten Schaltungen gefunden werden.
  • Ein alternatives Beispiel wird in Verbindung mit 4 bis 7 beschrieben. Dieses Beispiel unterscheidet sich von dem in Verbindung mit 2 bis 3 beschriebenen dadurch, dass an Stelle des Implantierens und Aushärtens von Stickstoff, um eine Siliciumnitridschicht zu bilden, ein Abscheidungsvorgang ausgeführt wird, um eine Siliciumnitridschicht bereitzustellen, die teilweise die Source-/Drainanschlüsse von dem Substrat, in dem sie gebildet werden, isoliert. Insbesondere zeigt 4 einen Wafer, der auf bekannte Art und Weise bearbeitet wurde, um einen oder mehrere Bereiche mit Halbleitermaterial 201 zu bilden, die durch flache Grabenisolationsstrukturen 210 isoliert sind, wobei die Gate-Dielektrikumsschicht 208 auf der Oberfläche des Halbleitermaterials 201 gebildet wird, wobei die Gateelektroden 202 die Gate-Dielektrikumsschicht 208 überlagernd gebildet werden und Seitenwandbeabstandungen 206 typischerweise nahe den vertikalen Seitenwänden der Gateelektrode 202 gebildet werden. Wie weiter in 4 gezeigt ist, wird eine Grenzschicht 204 über der oberen Oberfläche der Gateelektrode 202 gebildet. Die Grenzschicht 204 kann eine antireflektive Beschichtung sein, wie beispielsweise Siliciumnitrid, obwohl jedes andere geeignete Material verwendet werden kann, das im wesentlichen verhindert, dass das Polysilicium der Gateelektrode 202 während eines Prozessvorgangs geätzt wird, bei welchem die Vertiefungen 212 in dem Halbleitermaterial 201 gebildet werden. Nach der Bildung der Gateelektrode und der oben beschriebenen STI-Strukturen wird die Oberfläche des Halbleitermaterials 201 geätzt, selbst ausrichtend zu der Gateelektrode und den Seitenwandbeabstandungen, um die Gräben 212 zu bilden. Bei dem veranschaulichenden Beispiel ist das Substrat 201 ein Siliciumwafer, die Gate-Dielektrikumsschicht 208 ist eine Siliciumdioxidschicht und die Gateelektrode 202 ist aus Polysilicium gebildet.
  • Weiter bezugnehmend auf 4 wird ungefähr 30 bis 50 nm von Siliciumnitrid direkt über der Oberfläche des Wafers abgeschieden, einschließlich der Oberfläche der Vertiefung 212, der oberen und der Seitenoberflächen der Seitenwandbeabstandungen 206 und der oberen Oberfläche der Grenzschicht 204, unter Verwendung von Plasmagasphasenabscheidung (PECVD). Dieser Abscheidungsvorgang führt zu einer Siliciumnitridschicht 402 entlang des Bodenbereiches der Vertiefung 212 und zu einer Siliciumnitridschicht 403 entlang des Seitenbereiches der Vertiefung 212 und der Seitenoberfläche der Seitenwandbeabstandungen 206, wie in 4 gezeigt ist. Die Siliciumnitridschicht 402 ist dicker und dichter als die Siliciumnitridschicht 403. Bei einem beispielhaften Prozess wird eine morphologisch nicht gleichmäßige Nitridschicht in einem Parallelplattendirektplasmareaktor abgeschieden, wie beispielsweise einen Applied Materials Precision 5000. Ein Wafer wird auf einem geerdeten Keramikaufnehmer (d.h. die untere Platte) angeordnet und eine RF-Leistung (13,54 MHz) wird an einer oberen Gasverteilungsplatte angelegt. Der Plattenabstand ist im Bereich von 6 bis 15 mm, der Druck ist im Bereich von 500 bis 1500 mTorr, die Temperatur ist im Bereich von 250°C bis 350°C, die RF-Leistung ist im Bereich von 0,02 bis 0,5 W/cm2, die SiH4-Flussrate ist im Bereich von 0,01 bis 0,05 sccm, die NH3 Flussrate ist im Bereich von 0,1 bis 0,3 sccm und die N2 Flussrate ist im Bereich von 2 bis 6 sccm. Bei einem Beispiel beträgt der Plattenabstand ungefähr 12 mm, der Druck beträgt ungefähr 700 mTorr, die Temperatur beträgt ungefähr 275°C, die RF-Leistung beträgt ungefähr 0,16 W/cm2, die SiH4 Flussrate beträgt ungefähr 0,02 sccm, die NH3 Flussrate beträgt ungefähr 0,2 sccm und die N2 Flussrate beträgt ungefähr 3 sccm. Eine normale Nitridschichtdicke von 500 Angström wird bei einem Beispiel verwendet.
  • Bezugnehmend auf 5 kann gesehen werden, dass das Siliciumnitrid 403 aus dem Seitenbereich der Vertiefung 212 und der Seitenwandbeabstandung 206 entfernt wurde, während Siliciumnitrid 402 entlang des Bodenbereiches der Vertiefung 212 verbleibt. Das Siliciumnitrid 403 wird typischerweise durch Ätzen entfernt, in einem Trimix von ungefähr 2 Minuten. Dies ermöglicht das Entfernen von Nitrid 403, während ungefähr 20 nm bis 30 nm von Nitrid 402 auf dem Bodenbereich der Vertiefung 212 verbleibt. Nach dem Dip im Trimix wird der Wafer mit einem kurzen SF6 Trockenätzen gereinigt, um den Seitenbereich der Vertiefung 212 für die selektive Siliciumabscheidung zu präparieren. Der Seitenbereich der Vertiefung 212 agiert als Keimbildungsstelle für einen nachfolgenden Vorgang, bei welchem die Vertiefungen 212 aufgefüllt werden.
  • Bezugnehmend auf 6 werden die Vertiefungen 212 mit einer selektiven Siliciumabscheidungsschicht 408 aufgefüllt, die lateral nach außen von dem Seitenbereich der Vertiefung 212 wächst. Diese laterale Bildung erzeugt Source-/Drainbereiche 408, die teilweise von dem Substrat durch die Siliciumnitridschicht 402 isoliert sind. Typischerweise werden Source-/Drainbereiche 408 aus undotiertem Silicium gebildet. Der Fachmann, dem der Nutzen der Offenbarung vorliegt, wird begrüßen, dass alternative Beispiele die Bildung von Source-/Drainbereichen 408 mit einschließen können, die entweder vom p-Typ oder n-Typ sein können, abhängig von den Gasmischungen, die während der selektiven Siliciumabscheidung verwendet wurden.
  • 7 zeigt die Struktur von 6, nachdem die verbleibenden Bereiche aus Siliciumnitrid 403, die über der oberen Oberfläche der Seitenwandbeabstandungen 406 liegen und aus Siliciumnitrid 402, das über der oberen Oberfläche der Grenzschicht 202 liegt, durch Ätzen entfernt wurden. Wie weiter in 7 gezeigt ist, ist die Grenzschicht 204 auch von der oberen Oberfläche der Gateelektrode 202 entfernt. An dieser Stelle kann die Struktur von 7 herkömmlichen Verarbeitungsschritten unterzogen werden, wie beispielsweise das Bilden von Siliciden an den freigelegten Oberflächen der Sourcen/Drains und der Gateelektrode.
  • Der Fachmann, dem auch der Nutzen der Offenbarung vorliegt, wird erkennen, dass die Vorgänge und Strukturen, die oben offenbart sind, auf die Bildung von sowohl n-Kanal FETs (NFETs) und p-Kanal FETs (PFETs) angewendet werden können. Die NFETs und PFETs sind strukturell ähnlich, allerdings ist die relative Platzierung von p-Typ und n-Typ Dotiersubstanzen unterschiedlich. Das heißt, ein PFET weist p-Typ Source-/Drainanschlüsse in einem n-Typ Körper auf und ein NFET weist n-Typ Source-/Drainanschlüsse in einem p-Typ Körper auf.
  • Ergebnis
  • Ausführungsbeispiele der vorliegenden Erfindung in Übereinstimmung mit den Ansprüchen stellen Verfahren und zum Herstellen mikroelektronischer Strukturen bereit, wie zum Beispiel FETs mit Source-/Drainanschlüssen, die teilweise von dem Well (oder Bulk-Halbleiter) isoliert sind, in dem sie gebildet werden.
  • FETs, die durch die vorliegende Erfindung hergestellt wurden, weisen aufgefüllte Source-/Drainanschlüsse auf. Bei einem Ausführungsbeispiel kann die Dotierkonzentration der Source-/Drainanschlüsse durch die Steuerung der Gasmischung, Temperatur und Druck in einer Reaktionskammer gesteuert werden. Die Bildung der Source-/Drainanschlüsse auf diese Art und Weise stellt auch einen vergrößerten Bereich der thermischen Zielvorgabe des Herstellungsprozesses bereit, da kein Hochtemperaturvorgang für die Aktivierung der Dotiersubstanzen oder zum thermischen Eindiffundieren der Dotiersubstanzen in den Tipbereich der Source-/Drainanschlüsse benötigt wird.
  • Ein Vorteil eines bestimmten Ausführungsbeispieles der vorliegenden Erfindung ist, dass eine parasitäre Verbindungskapazität verringert wird.
  • Ein weiterer Vorteil eines bestimmten Ausführungsbeispieles der vorliegenden Erfindung, ist, dass Ladungsleckpfade zwischen einem Source-/Drainanschluss und dem Substrat verringert werden.
  • Ein weiterer Vorteil eines bestimmten Ausführungsbeispieles der vorliegenden Erfindung ist, dass Source-/Drainanschlüsse, mit einer Abschirmungsmaßnahme von Ladungsträgern bereitgestellt werden, die durch Ereignisse, wie beispielsweise auftreffende Alphateilchen, erzeugt werden.
  • Es wird von dem Fachmann, dem der Nutzen der Offenbarung vorliegt, verstanden werden, dass viele Konstruktionswahlmöglichkeiten innerhalb des Bereiches der Erfindung möglich sind. Zum Beispiel können strukturelle Parameter, einschließlich, aber nicht begrenzt auf Gateisolationsdicke, Gateisolationsmaterialien, Gateelektrodendicke, Seitenwandbeabstandungsmaterial, dielektrisches Zwischenschichtmaterial, Isolationsgrabentiefe und S/D und Welldotierungskonzentrationen von dem abweichen, was im Zusammenhang mit den veranschaulichenden Ausführungsbeispielen gezeigt oder beschrieben wurde. In Übereinstimmung mit der Erfindung, ist die dielektrische Schicht, die an dem Bodenbereich der Vertiefungen gebildet ist, Siliciumcarbid. Auch der Vorgang des Bildens von Vertiefungen und das Ausfüllen mit Material kann wiederholt werden, um die Form und das Dotierprofil der Source-/Drainanschlüsse maßzuschneidern.

Claims (9)

  1. Verfahren zum Bilden eines Source/Drain-Anschlusses, umfassend: Bilden, auf einer Halbleiteroberfläche (201), einer Gateelektrode (202), die Mehrschicht-Seitenwand-Abstandsbereiche aufweist, und einer Grenzschicht (204), die die Gateelektrode (202) überlagert, wobei die Grenzschicht (204) Siliciumoxinitrid umfasst; Bilden einer Vertiefung (212) in der Halbleiteroberfläche (201), benachbart zur Gateelektrode (202), wobei die Vertiefung (212) einen Bodenbereich und einen Seitenbereich aufweist; Implantieren von Kohlenstoffionen in den Bodenbereich; und wahlweises Bilden einer Siliciumschicht (216; 408), die wenigstens teilweise innerhalb der Vertiefung (212) angeordnet ist.
  2. Verfahren nach Anspruch 1, bei welchem die Gateelektrode (202) Polysilicium umfasst und die Grenzschicht (204) ferner Siliciumdioxid umfasst.
  3. Verfahren nach Anspruch 1, bei welchem das Bilden einer Vertiefung (212) Plasmaätzen für ungefähr 15 Sekunden umfasst, in einem Parallelplatten-Plasmareaktor mit einem Plattenabstand von ungefähr 0,8 cm, einem Druck von ungefähr 475 mT (63,3 Pa), einer RF-Leistung von ungefähr 300 W, einer Cl-Flussrate von 150 sccm, und einer He-Flussrate von ungefähr 100 sccm.
  4. Verfahren nach Anspruch 1, bei welchem die Siliciumschicht (216; 408) sich seitlich auswärts von dem Seitenbereich der Vertiefung (212) erstreckend gebildet wird.
  5. Verfahren nach Anspruch 1, bei welchem das Implantieren von Kohlenstoffatomen dazu dient, eine Siliciumkarbidschicht zu bilden.
  6. Verfahren zum Bilden eines Source/Drain-Anschlusses, umfassend: Bilden, auf einer Halbleiteroberfläche (201), einer Gateelektrode (202), die Seitenwand-Abstandsbereiche (206) aufweist, und einer Grenzschicht (204), die die Gateelektrode (202) überlagert, wobei die Grenzschicht (202) Siliciumoxinitrid umfasst; Bilden einer Vertiefung (212) in der Halbleiteroberfläche (201), benachbart zur Gateelektrode (202), wobei die Vertiefung (212) einen Bodenbereich und einen Seitenbereich aufweist; Bilden einer Schicht Siliciumkarbid (215; 402) über dem Bodenbereich der Vertiefung (212), sodass der Seitenbereich der Vertiefung im Wesentlichen offengelegt ist; und wahlweises Bilden einer Siliciumschicht (216; 408), die am Seitenbereich der Vertiefung (212) beginnt und sich vom Seitenbereich seitlich weg erstreckt.
  7. Verfahren nach Anspruch 6, bei welchem das Bilden einer Vertiefung (212) Plasmaätzen für ungefähr 15 Sekunden umfasst, in einem Parallelplatten-Plasmareaktor mit einem Plattenabstand von ungefähr 0,8 cm, einem Druck von ungefähr 475 mT (63,3 Pa), einer RF-Leistung von ungefähr 300 W, einer Cl-Flussrate von 150 sccm, und einer He-Flussrate von ungefähr 100 sccm.
  8. Verfahren nach Anspruch 6, bei welchem das Bilden der Siliciumkarbidschicht das Implantieren von Kohlenstoffionen in den Bodenbereich der Vertiefung (212) umfasst.
  9. Verfahren nach Anspruch 6, bei welchem das Bilden der Siliciumkarbidschicht das Bilden einer morphologisch nicht-konformen Siliciumkarbidschicht umfasst, wobei die Siliciumkarbidschicht den Bodenbereich der Vertiefung und den Seitenbereich der Vertiefung bedeckt, und bei welchem ein Bereich der Siliciumkarbidschicht, der den Bodenbereich der Vertiefung (212) bedeckt, dicker und dichter als ein Bereich der Siliciumkarbidschicht ist, der den Seitenbereich der Vertiefung (212) bedeckt.
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