JP2822961B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2822961B2 JP2822961B2 JP7325467A JP32546795A JP2822961B2 JP 2822961 B2 JP2822961 B2 JP 2822961B2 JP 7325467 A JP7325467 A JP 7325467A JP 32546795 A JP32546795 A JP 32546795A JP 2822961 B2 JP2822961 B2 JP 2822961B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- region
- diffusion layer
- type diffusion
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 82
- 238000009792 diffusion process Methods 0.000 claims description 104
- 239000000758 substrate Substances 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims 4
- 239000010410 layer Substances 0.000 description 116
- 239000010408 film Substances 0.000 description 72
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 48
- 229910052710 silicon Inorganic materials 0.000 description 48
- 239000010703 silicon Substances 0.000 description 48
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 21
- 229910052814 silicon oxide Inorganic materials 0.000 description 21
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 19
- 238000002955 isolation Methods 0.000 description 17
- 230000015556 catabolic process Effects 0.000 description 15
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 108091006146 Channels Proteins 0.000 description 12
- 230000003071 parasitic effect Effects 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 10
- 239000012535 impurity Substances 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- 230000005684 electric field Effects 0.000 description 7
- 238000005498 polishing Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000007373 indentation Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- KRTSDMXIXPKRQR-AATRIKPKSA-N monocrotophos Chemical compound CNC(=O)\C=C(/C)OP(=O)(OC)OC KRTSDMXIXPKRQR-AATRIKPKSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 125000005372 silanol group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76275—Vertical isolation by bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Description
【0001】
【発明の属する技術分野】本発明は半導体装置に関し、
特に高耐圧FETを使用した半導体装置に関する。
特に高耐圧FETを使用した半導体装置に関する。
【0002】
【従来の技術】プラズマディスプレイパネル(PDP)
やエレクトロルミネッセントディスプレイ(ELD)な
どの電子ディスプレイ装置の駆動用集積回路は通常の低
耐圧トランジスタで構成される制御ロジックと高耐圧ト
ランジスタで構成される出力部とを備えている。そして
無駄な消費電力をできるだけ少なくするためCMOS回
路が採用される。その場合、高耐圧トランジスタとして
は横型の二重拡散MOSFET(HVLDMOS)が有
力である。このHVLDMOSは、例えばP型シリコン
基板に堆積したn型エピタキシャル層の表面部にP型チ
ャネル領域を形成し、そのP型チャネル領域の表面部及
びN型エピタキシャル層の表面にそれぞれN+ 型ソース
領域とN+ 型ドレイン領域を形成し、N+ 型ソース領域
とN+ 型ドレイン領域とで挟まれたP型チャネル領域の
表面にゲート絶縁膜を介してゲート電極を形成した構造
を有している。この基本的なHVLDMOSの改良形と
して米国特許USP4,300,150号に記載されて
いるものがある。それは、N型エピタキシャル層の表面
部及び又はP型シリコン基板との境界部にP型シリコン
基板より高濃度の電界調整層(field−shapi
ng layer)を設けることによって、P型チャネ
ル領域とn型エピタキシャル層とのPN接合近傍の電界
を弱め、N+ 型ドレイン領域近傍の電界を強めるとによ
って電界分布を均一化し、前述のPN接合近傍における
アバランシェブレークダウンが起り難くする。こうし
て、耐電圧及び又はオン抵抗特性を改善することができ
る。
やエレクトロルミネッセントディスプレイ(ELD)な
どの電子ディスプレイ装置の駆動用集積回路は通常の低
耐圧トランジスタで構成される制御ロジックと高耐圧ト
ランジスタで構成される出力部とを備えている。そして
無駄な消費電力をできるだけ少なくするためCMOS回
路が採用される。その場合、高耐圧トランジスタとして
は横型の二重拡散MOSFET(HVLDMOS)が有
力である。このHVLDMOSは、例えばP型シリコン
基板に堆積したn型エピタキシャル層の表面部にP型チ
ャネル領域を形成し、そのP型チャネル領域の表面部及
びN型エピタキシャル層の表面にそれぞれN+ 型ソース
領域とN+ 型ドレイン領域を形成し、N+ 型ソース領域
とN+ 型ドレイン領域とで挟まれたP型チャネル領域の
表面にゲート絶縁膜を介してゲート電極を形成した構造
を有している。この基本的なHVLDMOSの改良形と
して米国特許USP4,300,150号に記載されて
いるものがある。それは、N型エピタキシャル層の表面
部及び又はP型シリコン基板との境界部にP型シリコン
基板より高濃度の電界調整層(field−shapi
ng layer)を設けることによって、P型チャネ
ル領域とn型エピタキシャル層とのPN接合近傍の電界
を弱め、N+ 型ドレイン領域近傍の電界を強めるとによ
って電界分布を均一化し、前述のPN接合近傍における
アバランシェブレークダウンが起り難くする。こうし
て、耐電圧及び又はオン抵抗特性を改善することができ
る。
【0003】
【発明が解決しようとする課題】以上説明したHVLD
MOSやその改良形はエピタキシャル層へ伸びる空乏層
の作用を意識的に利用することによって耐電圧及び又は
オン抵抗を改善できる。そして、複数種類の素子ととも
に集積化する場合、自己分離構造又はPN接合分離構造
を前提としているといえる。前者は、前述したELD駆
動用集積回路などの高耐圧装置では、素子間の距離を大
きくとらなければならないので集積度に難点があり後者
が通常用いられている。PN接合分離構造を採用しても
CMOS化した場合寄生バイポーラトランジスタによる
誤動作もしくは特性が悪くなることや信頼性の低下が問
題となる。以下例をあげて説明する。
MOSやその改良形はエピタキシャル層へ伸びる空乏層
の作用を意識的に利用することによって耐電圧及び又は
オン抵抗を改善できる。そして、複数種類の素子ととも
に集積化する場合、自己分離構造又はPN接合分離構造
を前提としているといえる。前者は、前述したELD駆
動用集積回路などの高耐圧装置では、素子間の距離を大
きくとらなければならないので集積度に難点があり後者
が通常用いられている。PN接合分離構造を採用しても
CMOS化した場合寄生バイポーラトランジスタによる
誤動作もしくは特性が悪くなることや信頼性の低下が問
題となる。以下例をあげて説明する。
【0004】図9(a)及び(b)はそれぞれ高耐圧C
MOS出力回路の一例を示す半導体チップの断面図及び
等価回路図である。
MOS出力回路の一例を示す半導体チップの断面図及び
等価回路図である。
【0005】PチャネルHVMOS Tp のソース電極
Sp 及びドレイン電極Dp はそれぞれ電源配線VDD2 及
びNチャネルHVLDMOS Tn のドレイン電極Dn
に接続されている。NチャネルHVLDMOS Tn の
ソース電極Sn は電源配線Vss2 に接続されている。ド
レイン電極Dp ,Dn は共通接続されて出力端OUTに
導かれる。Q1 は寄生PNPトランジスタ、Q2 は寄生
NPNトランジスタである。
Sp 及びドレイン電極Dp はそれぞれ電源配線VDD2 及
びNチャネルHVLDMOS Tn のドレイン電極Dn
に接続されている。NチャネルHVLDMOS Tn の
ソース電極Sn は電源配線Vss2 に接続されている。ド
レイン電極Dp ,Dn は共通接続されて出力端OUTに
導かれる。Q1 は寄生PNPトランジスタ、Q2 は寄生
NPNトランジスタである。
【0006】NチャネルHVLDMOS Tn は前述の
USP4,300,150号に提案されているのと同じ
構造を有し、P型シリコン基板1とP+ 型分離領域5で
区画されたN型エピタキシャル層2の表面部に形成され
たP型チャネル領域7、N+型ドレイン領域9n 、P型
チャネル領域7の表面部に形成されたN+ 型ソース領域
8n とを有している。P型シリコン基板1より高濃度の
P型拡散層3,10が電界調整層である。
USP4,300,150号に提案されているのと同じ
構造を有し、P型シリコン基板1とP+ 型分離領域5で
区画されたN型エピタキシャル層2の表面部に形成され
たP型チャネル領域7、N+型ドレイン領域9n 、P型
チャネル領域7の表面部に形成されたN+ 型ソース領域
8n とを有している。P型シリコン基板1より高濃度の
P型拡散層3,10が電界調整層である。
【0007】PチャネルHVMOS Tp はP型シリコ
ン基板1とP+ 型分離領域5で区画されたN型エピタキ
シャル層2の表面部に形成されたP+ 型ソース領域
8p 、P+ 型ドレイン領域9p −1,P型ドレイン領域
9p −2、N+ 型コンタクト領域13及び埋込まれたN
+ 型拡散層4とを有している。PチャネルHVMOSは
正孔がキャリヤなので、シリコンではアバランシェブレ
ークダウンが起り難いので比較的簡単な高耐圧構造にな
っている。
ン基板1とP+ 型分離領域5で区画されたN型エピタキ
シャル層2の表面部に形成されたP+ 型ソース領域
8p 、P+ 型ドレイン領域9p −1,P型ドレイン領域
9p −2、N+ 型コンタクト領域13及び埋込まれたN
+ 型拡散層4とを有している。PチャネルHVMOSは
正孔がキャリヤなので、シリコンではアバランシェブレ
ークダウンが起り難いので比較的簡単な高耐圧構造にな
っている。
【0008】寄生PNPトランジスタQ1 はP+ 型ドレ
イン領域9p −1をエミッタ、Tpが形成されているN
型エピタキシャル層2をベース、P型シリコン基板1を
コレクタとして有している。寄生NPNトランジスタQ
2 は、Tn が形成されているN型エピタキシャル層2を
エミッタ、P+ 型分離領域5をベース、Tp が形成され
ているN型エピタキシャル層2をコレクタとして有して
いる。
イン領域9p −1をエミッタ、Tpが形成されているN
型エピタキシャル層2をベース、P型シリコン基板1を
コレクタとして有している。寄生NPNトランジスタQ
2 は、Tn が形成されているN型エピタキシャル層2を
エミッタ、P+ 型分離領域5をベース、Tp が形成され
ているN型エピタキシャル層2をコレクタとして有して
いる。
【0009】何等かの原因で出力端OUTの電位がV
DD2 より高くなると寄生PNPトランジスタQ1 が導通
する。この電流はバルクを流れるので破壊耐量は大きい
のでその点では問題は殆んどない。しかし、例えばAC
−TFEL(交流駆動の薄膜EL)の列駆動回路では、
電源電圧VDD2 ,Vss2 を周期的に変化させる。例えば
VDD2 が210V,Vss2 がほぼ接地電位でPチャネル
HVMOS Tp がオン、NチャネルHVLDMOS
Tn がオフで出力電圧OUTが“H”の状態からVDD2
を例えば125Vに低下させる動作モード(正書込みの
第1段放電)で寄生PNPトランジスタQ1 が導通しV
ss2 電源配線の電位波形が乱れ、表示画質が劣化する。
次に、出力端OUTの電位がVss2 より低くなると寄生
NPNトランジスタQ2 が導通するが、そのときの電流
の一部はフィールド絶縁膜6の界面を流れるため絶縁性
が損なわれることがある。AC−TFELでは、VDD2
が浮遊状態、Vss2 が−170V,NチャネルHVLD
MOS Tn がオン,PチャネルHVMOS Tp がオ
フの状態からVDD2 を接地電位へ引き、Vss2 を−15
0Vに上昇させる動作モード(負書込みの第1段放電)
があり、このときの破壊耐圧が十分大きくとれない。
DD2 より高くなると寄生PNPトランジスタQ1 が導通
する。この電流はバルクを流れるので破壊耐量は大きい
のでその点では問題は殆んどない。しかし、例えばAC
−TFEL(交流駆動の薄膜EL)の列駆動回路では、
電源電圧VDD2 ,Vss2 を周期的に変化させる。例えば
VDD2 が210V,Vss2 がほぼ接地電位でPチャネル
HVMOS Tp がオン、NチャネルHVLDMOS
Tn がオフで出力電圧OUTが“H”の状態からVDD2
を例えば125Vに低下させる動作モード(正書込みの
第1段放電)で寄生PNPトランジスタQ1 が導通しV
ss2 電源配線の電位波形が乱れ、表示画質が劣化する。
次に、出力端OUTの電位がVss2 より低くなると寄生
NPNトランジスタQ2 が導通するが、そのときの電流
の一部はフィールド絶縁膜6の界面を流れるため絶縁性
が損なわれることがある。AC−TFELでは、VDD2
が浮遊状態、Vss2 が−170V,NチャネルHVLD
MOS Tn がオン,PチャネルHVMOS Tp がオ
フの状態からVDD2 を接地電位へ引き、Vss2 を−15
0Vに上昇させる動作モード(負書込みの第1段放電)
があり、このときの破壊耐圧が十分大きくとれない。
【0010】なお、高耐圧駆動回路は5V程度の電源電
圧(VDD1 =5V,Vss1 =0V)で駆動される通常の
CMOS制御ロジックと同一基板に集積されるが、PN
接合分離構造ではそちらの方のラッチアップが問題とな
ることは改めて説明するまでもない。
圧(VDD1 =5V,Vss1 =0V)で駆動される通常の
CMOS制御ロジックと同一基板に集積されるが、PN
接合分離構造ではそちらの方のラッチアップが問題とな
ることは改めて説明するまでもない。
【0011】これらの問題は誘電体分離構造を採用すれ
ば大幅に改善できる。しかし、前述したように、HVL
DMOSは誘電体分離構造と整合性が悪い。従って本発
明の目的は、HVLDMOSの長所を残しながら誘電体
分離構造と整合性の良い高耐圧FETを有する半導体装
置を提供することにある。
ば大幅に改善できる。しかし、前述したように、HVL
DMOSは誘電体分離構造と整合性が悪い。従って本発
明の目的は、HVLDMOSの長所を残しながら誘電体
分離構造と整合性の良い高耐圧FETを有する半導体装
置を提供することにある。
【0012】
【課題を解決するための手段】本発明第1の半導体装置
は、底面及び側面が絶縁膜で覆われた第1導電型半導体
領域を表面部に備え、前記絶縁膜に設けられた開口部で
前記第1導電型半導体領域の底部と連結する第2導電型
半導体領域を有する半導体基体と、前記第1導電型半導
体領域の表面をゲート絶縁膜を介して被覆するゲート電
極と、前記第1導電型半導体領域の底部の前記開口部と
その周辺に形成された第1の第2導電型拡散層とを有す
る電界効果トランジスタを含むというものである。
は、底面及び側面が絶縁膜で覆われた第1導電型半導体
領域を表面部に備え、前記絶縁膜に設けられた開口部で
前記第1導電型半導体領域の底部と連結する第2導電型
半導体領域を有する半導体基体と、前記第1導電型半導
体領域の表面をゲート絶縁膜を介して被覆するゲート電
極と、前記第1導電型半導体領域の底部の前記開口部と
その周辺に形成された第1の第2導電型拡散層とを有す
る電界効果トランジスタを含むというものである。
【0013】更に第1導電型半導体領域の表面部に前記
開口直上部を避けて形成された第2導電型チャネル領域
と、前記第2導電型チャネル領域の表面部に形成された
第1導電型ソース領域と、前記第1導電型半導体領域の
表面部にこれより高濃度に前記第2導電型チャネル領域
と離れ前記開口直上部を避けて形成された第1導電型ド
レイン領域とを設け、ゲート絶縁膜を前記第1導電型ソ
ース領域と第1導電型ドレイン領域とで挟まれた部分の
表面に設けることができる。
開口直上部を避けて形成された第2導電型チャネル領域
と、前記第2導電型チャネル領域の表面部に形成された
第1導電型ソース領域と、前記第1導電型半導体領域の
表面部にこれより高濃度に前記第2導電型チャネル領域
と離れ前記開口直上部を避けて形成された第1導電型ド
レイン領域とを設け、ゲート絶縁膜を前記第1導電型ソ
ース領域と第1導電型ドレイン領域とで挟まれた部分の
表面に設けることができる。
【0014】更に又、第1の第2導電型拡散層と第1導
電型ソース領域とに同一電圧を印加する手段とを設ける
ことができる。
電型ソース領域とに同一電圧を印加する手段とを設ける
ことができる。
【0015】これらの場合、第1の第2導電型拡散層か
ら伸びる空乏層が第1導電型半導体領域の表面に達する
ピンチオフ電圧を第2導電型チャネル領域と第1導電型
半導体領域との間の耐電圧及び前記第1の第2導電型拡
散層と第1導電型ドレイン領域との間の耐電圧より低く
設定することができる。
ら伸びる空乏層が第1導電型半導体領域の表面に達する
ピンチオフ電圧を第2導電型チャネル領域と第1導電型
半導体領域との間の耐電圧及び前記第1の第2導電型拡
散層と第1導電型ドレイン領域との間の耐電圧より低く
設定することができる。
【0016】また、第1導電型半導体領域の表面部に第
2導電型チャネル領域、第1導電型ドレイン領域及び第
1の第2導電型拡散層のいずれとも離れ前記第1の第2
導電型拡散層と対向して形成された第2の第2導電型拡
散層と、前記第2の第2導電型拡散層に前記第1の第2
導電型拡散層と同一電圧を印加する手段とを設けること
が好ましい。
2導電型チャネル領域、第1導電型ドレイン領域及び第
1の第2導電型拡散層のいずれとも離れ前記第1の第2
導電型拡散層と対向して形成された第2の第2導電型拡
散層と、前記第2の第2導電型拡散層に前記第1の第2
導電型拡散層と同一電圧を印加する手段とを設けること
が好ましい。
【0017】この場合にも、第1の第2の導電型拡散層
及び第2の第2導電型拡散層のそれぞれから伸びる空乏
層どうしが連結するピンチオフ電圧を第2導電型チャネ
ル領域と第1導電型半導体領域との間の耐電圧並びに前
記第1の第2導電型拡散層及び第2の第2導電型拡散層
のそれぞれと第1導電型ドレイン領域との間の耐電圧の
いずれよりも低く設定することができる。更に、第1の
第2導電型拡散層がこれより低濃度で開口部とその周辺
部の第1導電型半導体層の底部に形成された第3の第2
導電型拡散層で覆われ、第2の第2導電型拡散層が第1
導電型半導体領域の表面部に形成され前記第3の第2導
電型拡散層と重なるとともにその部分を第1導電型にす
る濃度の第1導電型拡散層で覆われているようにするこ
とができる。
及び第2の第2導電型拡散層のそれぞれから伸びる空乏
層どうしが連結するピンチオフ電圧を第2導電型チャネ
ル領域と第1導電型半導体領域との間の耐電圧並びに前
記第1の第2導電型拡散層及び第2の第2導電型拡散層
のそれぞれと第1導電型ドレイン領域との間の耐電圧の
いずれよりも低く設定することができる。更に、第1の
第2導電型拡散層がこれより低濃度で開口部とその周辺
部の第1導電型半導体層の底部に形成された第3の第2
導電型拡散層で覆われ、第2の第2導電型拡散層が第1
導電型半導体領域の表面部に形成され前記第3の第2導
電型拡散層と重なるとともにその部分を第1導電型にす
る濃度の第1導電型拡散層で覆われているようにするこ
とができる。
【0018】本発明第2の半導体装置は、底面及び側面
が絶縁膜で覆われた第1導電型半導体領域を表面部に備
え、前記絶縁膜に設けられた開口部で前記第1導電型半
導体領域の底部と連結する第2導電型半導体領域を有す
る半導体基体と、前記第1導電型半導体領域の表面部に
これより高濃度に前記開口直上部を挟んでそれぞれ形成
された一対の第1導電型拡散層でなるソース領域及びド
レイン領域と、前記第1導電型半導体領域の表面部の前
記開口直上部に形成された第2導電型拡散層でなる第1
の接合ゲート領域と、前記第1導電型半導体領域の底部
の前記開口部とその周辺に形成された第2導電型拡散層
でなる第2の接合ゲート領域とを有する接合型電界効果
トランジスタを含むというものである。
が絶縁膜で覆われた第1導電型半導体領域を表面部に備
え、前記絶縁膜に設けられた開口部で前記第1導電型半
導体領域の底部と連結する第2導電型半導体領域を有す
る半導体基体と、前記第1導電型半導体領域の表面部に
これより高濃度に前記開口直上部を挟んでそれぞれ形成
された一対の第1導電型拡散層でなるソース領域及びド
レイン領域と、前記第1導電型半導体領域の表面部の前
記開口直上部に形成された第2導電型拡散層でなる第1
の接合ゲート領域と、前記第1導電型半導体領域の底部
の前記開口部とその周辺に形成された第2導電型拡散層
でなる第2の接合ゲート領域とを有する接合型電界効果
トランジスタを含むというものである。
【0019】第1,第2の半導体装置において、半導体
基体が、第1導電型単結晶シリコン層と第2導電型単結
晶シリコン層とが開口を有する絶縁膜を少なくとも部分
的に介在させてウェーハボンディング技術により接合さ
れてなり、第1導電型半導体領域が前記第1単結晶シリ
コン層の表面から前記絶縁膜に達する溝分離領域で区画
されているようにすることができる。あるいは、半導体
基体が、第2導電型多結晶シリコン層と第1導電型単結
シリコン層とが開口を有する絶縁膜を少なくとも部分的
に介在させて積層されかつ前記第2導電型多結晶シリコ
ン層に第2導電型単結晶シリコン層がウェーハボンディ
ング技術により接合されてなり、第1導電型半導体領域
が前記第1導電型単結晶シリコン層の表面から前記絶縁
膜に達する溝分離領域で区画されているようにすること
ができる。
基体が、第1導電型単結晶シリコン層と第2導電型単結
晶シリコン層とが開口を有する絶縁膜を少なくとも部分
的に介在させてウェーハボンディング技術により接合さ
れてなり、第1導電型半導体領域が前記第1単結晶シリ
コン層の表面から前記絶縁膜に達する溝分離領域で区画
されているようにすることができる。あるいは、半導体
基体が、第2導電型多結晶シリコン層と第1導電型単結
シリコン層とが開口を有する絶縁膜を少なくとも部分的
に介在させて積層されかつ前記第2導電型多結晶シリコ
ン層に第2導電型単結晶シリコン層がウェーハボンディ
ング技術により接合されてなり、第1導電型半導体領域
が前記第1導電型単結晶シリコン層の表面から前記絶縁
膜に達する溝分離領域で区画されているようにすること
ができる。
【0020】電界効果トランジスタを底面に開口を有す
る絶縁膜で区画された第1導電型半導体領域に形成する
ので誘電体分離構造と整合性が良く、第2導電型拡散層
が電界調整層又は接合ゲートとして働く。
る絶縁膜で区画された第1導電型半導体領域に形成する
ので誘電体分離構造と整合性が良く、第2導電型拡散層
が電界調整層又は接合ゲートとして働く。
【0021】
【発明の実施の形態】図1は本発明の第1の実施の形態
を示す平面図、図2(a)は図1のX−X線断面図,図
2(b)は回路図である。
を示す平面図、図2(a)は図1のX−X線断面図,図
2(b)は回路図である。
【0022】ここには、従来の技術の項で図9を参照し
て説明した高耐圧CMOS出力回路の改良型が示されて
いる。
て説明した高耐圧CMOS出力回路の改良型が示されて
いる。
【0023】PチャネルHVMOS Tp は、溝分離構
造(分離用溝はその側面及び底面を被覆する酸化シリコ
ン膜18及びポリシリコン17で埋められている)及び
酸化シリコン膜15で囲まれたN型シリコン領域2Aに
形成されている点が図9に示したものと相違している。
その他の基本構造は同じであるので、改めて詳細説明は
しない。
造(分離用溝はその側面及び底面を被覆する酸化シリコ
ン膜18及びポリシリコン17で埋められている)及び
酸化シリコン膜15で囲まれたN型シリコン領域2Aに
形成されている点が図9に示したものと相違している。
その他の基本構造は同じであるので、改めて詳細説明は
しない。
【0024】本実施の形態と図9に示した従来例との主
な相違はNチャネルHVLDMOSTn にある。すなわ
ち、本実施の形態は、底面及び側面が絶縁膜(酸化シリ
コン膜15,18)で覆われたN型シリコン領域2A
(厚さ6μm、不純物濃度3×1015cm-3)を表面部
に備え、酸化シリコン膜15に設けられた開口16部で
N型シリコン領域2Aの底部と連結するP型シリコン領
域1Aを有する半導体基体と、N型シリコン領域2Aの
表面部に開口16(幅数μm)直上部を避けて形成され
たP型チャネル領域7と、P型チャネル領域7の表面部
に形成されたN+ 型ソース領域8n と、N型シリコン領
域2Aの表面部にこれより高濃度にP型チャネル領域7
と離れ開口16直上部を避けて形成されたN+ 型ドレイ
ン領域9n と、N+ 型ソース領域8n とN+ 型ドレイン
領域9n とで挟まれた部分のN型シリコン領域2Aの表
面をゲート酸化膜11n を介して被覆するゲート電極1
2n と、N型シリコン領域2Aの底部の開口16部とそ
の周辺に形成された第1のP型拡散層3A−1(不純物
濃度1×1016cm-3)と、第1のP型拡散層3A−1
とN+ 型ソース領域7とに同一電圧を印加する手段とを
有する電界効果トランジスタを含んでいる。ソース配線
Sn はN+ 型ソース領域8n に接触し、電源配線Vss2
に接続される。第1のP型拡散層3A−1は、N型シリ
コン領域1Aに設けられたP型拡散層3A−2に連結さ
れる。P型シリコン領域1AとN型シリコン領域2Aと
は、ウェーハボンディング技術により、間に酸化シリコ
ン膜15を介して接合されている。P型拡散層3A−2
は酸化シリコン膜15の開口16部で第1のP型拡散層
3A−1に連結している。P型シリコン領域1Aの裏面
はソース配線Sn と同様に電源配線Vss2 に接続され
る。
な相違はNチャネルHVLDMOSTn にある。すなわ
ち、本実施の形態は、底面及び側面が絶縁膜(酸化シリ
コン膜15,18)で覆われたN型シリコン領域2A
(厚さ6μm、不純物濃度3×1015cm-3)を表面部
に備え、酸化シリコン膜15に設けられた開口16部で
N型シリコン領域2Aの底部と連結するP型シリコン領
域1Aを有する半導体基体と、N型シリコン領域2Aの
表面部に開口16(幅数μm)直上部を避けて形成され
たP型チャネル領域7と、P型チャネル領域7の表面部
に形成されたN+ 型ソース領域8n と、N型シリコン領
域2Aの表面部にこれより高濃度にP型チャネル領域7
と離れ開口16直上部を避けて形成されたN+ 型ドレイ
ン領域9n と、N+ 型ソース領域8n とN+ 型ドレイン
領域9n とで挟まれた部分のN型シリコン領域2Aの表
面をゲート酸化膜11n を介して被覆するゲート電極1
2n と、N型シリコン領域2Aの底部の開口16部とそ
の周辺に形成された第1のP型拡散層3A−1(不純物
濃度1×1016cm-3)と、第1のP型拡散層3A−1
とN+ 型ソース領域7とに同一電圧を印加する手段とを
有する電界効果トランジスタを含んでいる。ソース配線
Sn はN+ 型ソース領域8n に接触し、電源配線Vss2
に接続される。第1のP型拡散層3A−1は、N型シリ
コン領域1Aに設けられたP型拡散層3A−2に連結さ
れる。P型シリコン領域1AとN型シリコン領域2Aと
は、ウェーハボンディング技術により、間に酸化シリコ
ン膜15を介して接合されている。P型拡散層3A−2
は酸化シリコン膜15の開口16部で第1のP型拡散層
3A−1に連結している。P型シリコン領域1Aの裏面
はソース配線Sn と同様に電源配線Vss2 に接続され
る。
【0025】更に、N型シリコン領域2Aの表面部にP
型チャネル領域7、N+ 型ドレイン領域9n 及び第1の
P型拡散層3A−1のいずれとも離れ第1のP型拡散層
3A−1と対向して形成された第2のP型拡散層10A
(不純物濃度1×1016cm-3)と、第2のP型拡散層
10Aに第1のP型拡散層3A−1と同一電圧を印加す
る手段(フィールド酸化膜6、層間絶縁膜14を貫通す
る開孔Cj で第2のP型拡散層10Aに接触する接合ゲ
ート配線Gn )とを有している。
型チャネル領域7、N+ 型ドレイン領域9n 及び第1の
P型拡散層3A−1のいずれとも離れ第1のP型拡散層
3A−1と対向して形成された第2のP型拡散層10A
(不純物濃度1×1016cm-3)と、第2のP型拡散層
10Aに第1のP型拡散層3A−1と同一電圧を印加す
る手段(フィールド酸化膜6、層間絶縁膜14を貫通す
る開孔Cj で第2のP型拡散層10Aに接触する接合ゲ
ート配線Gn )とを有している。
【0026】本実施の形態におけるNチャネルHVLD
MOS Tn の第1のP型拡散層3A−1,第2のP型
拡散層10Aは、従来例における電界調整層とみなすこ
とができる。これらのP型拡散層から伸びる空乏層どう
しがつながるピンチオフ電圧Vp を、P型チャネル領域
7とN型シリコン領域2Aとの間の耐電圧BV1 及び第
1のP型拡散層3A−1とP+ 型ドレイン領域9n との
間の耐電圧BV2 より低くしておくときは、トランジス
タとしての耐電圧BVは第1のP型拡散層3A−1とN
+ 型ドレイン領域9n との間の耐電圧BV2 できまる。
従来例では、P型拡散層10がN+ 型ドレイン領域9n
と接しているので耐電圧を高くするのが困難である。第
1のP型拡散層3A−1は、図9のP型拡散層3のよう
に、P型チャネル領域7下方にまで伸ばして形成しても
よい(その場合、開口16は伸ばさなくてよい)が、必
ずしもその必要はない。Vp <BV1 の条件を満たす限
り、BV1 は耐電圧BVと無関係となるからである。
MOS Tn の第1のP型拡散層3A−1,第2のP型
拡散層10Aは、従来例における電界調整層とみなすこ
とができる。これらのP型拡散層から伸びる空乏層どう
しがつながるピンチオフ電圧Vp を、P型チャネル領域
7とN型シリコン領域2Aとの間の耐電圧BV1 及び第
1のP型拡散層3A−1とP+ 型ドレイン領域9n との
間の耐電圧BV2 より低くしておくときは、トランジス
タとしての耐電圧BVは第1のP型拡散層3A−1とN
+ 型ドレイン領域9n との間の耐電圧BV2 できまる。
従来例では、P型拡散層10がN+ 型ドレイン領域9n
と接しているので耐電圧を高くするのが困難である。第
1のP型拡散層3A−1は、図9のP型拡散層3のよう
に、P型チャネル領域7下方にまで伸ばして形成しても
よい(その場合、開口16は伸ばさなくてよい)が、必
ずしもその必要はない。Vp <BV1 の条件を満たす限
り、BV1 は耐電圧BVと無関係となるからである。
【0027】ウェーハボンディング技術による結晶基板
どうしの貼り合せ面は、エピタキシャル接合に比較する
と格子欠陥が多いのは否めない。第1のP型拡散層3A
−1とN型シリコン領域2AとのPN接合面はこの貼り
合せ面と離れているので漏れ電流は少ない。
どうしの貼り合せ面は、エピタキシャル接合に比較する
と格子欠陥が多いのは否めない。第1のP型拡散層3A
−1とN型シリコン領域2AとのPN接合面はこの貼り
合せ面と離れているので漏れ電流は少ない。
【0028】PチャネルHVMOS Tp が形成されて
いるN型シリコン領域2AとP型シリコン領域1Aとは
酸化シリコン膜15で絶縁されているので従来例におけ
る寄生PNPトランジスタQ1 は存在しない。又、Nチ
ャネルHVLDMOS Tnが形成されているN型シリ
コン領域との間も溝分離構造で隔てられているので寄生
NPNトランジスタQ2 は存在しない。従って、従来例
で説明したQ1 やQ2が導通することによる問題は防止
できる。
いるN型シリコン領域2AとP型シリコン領域1Aとは
酸化シリコン膜15で絶縁されているので従来例におけ
る寄生PNPトランジスタQ1 は存在しない。又、Nチ
ャネルHVLDMOS Tnが形成されているN型シリ
コン領域との間も溝分離構造で隔てられているので寄生
NPNトランジスタQ2 は存在しない。従って、従来例
で説明したQ1 やQ2が導通することによる問題は防止
できる。
【0029】なお、第2のP型拡散層10Aは必ずしも
設けなくてよい。第1のP型拡散層3A−1から伸びる
空乏層がフィールド酸化膜に達するピンチオフ電圧をP
型チャネル領域7とN型シリコン領域2Aとの間の耐電
圧より低くすればよいからである。
設けなくてよい。第1のP型拡散層3A−1から伸びる
空乏層がフィールド酸化膜に達するピンチオフ電圧をP
型チャネル領域7とN型シリコン領域2Aとの間の耐電
圧より低くすればよいからである。
【0030】次に、本実施の形態の第1の製造方法につ
いて説明する。
いて説明する。
【0031】まず、図3(a)に示すように、N型単結
晶シリコン基板2a(不純物濃度3×1015cm-3)の
表面((100)面)の所望部(開口16を形成する部
分)に耐酸化性膜19(厚さ50nmのパッド酸化膜と
厚さ200nmの窒化シリコン膜とでなる2層膜)を形
成し、フォトレジスト膜20をマスクして耐酸化性膜1
9をパターニングする。このとき、N型単結晶シリコン
基板2aを若干エッチングして段差をつけてもよい。次
に、フォトレジスト膜20を除去し、熱酸化を行ない、
図3(b)に示すように、厚さ1μm程度の酸化シリコ
ン膜15aを形成する。次に耐酸化成膜19を除去し、
図3(c)に示すように酸化シリコン膜15aで覆われ
ていない部分にイオン注入法により、ボロン注入領域2
1を形成し、ランプアニールを行なう。次に、CMP
(Chemical Mechanical Poli
shing)を行ない、図3(d)に示すように、シリ
コン面(ボロン注入領域21)を露出させる。このと
き、厚さ600nmの酸化シリコン膜15が残る。次
に、図4(a)に示すように、表面が(100)面のP
型単結晶シリコン基板1aと貼り合わせる。この貼り合
せを行なうには、例えば、特開平4−29353号公報
に記載されているように、貼り合せ面をH2 O2 やH2
SO4 との混合液によって、シリコン表面にシラノール
基を形成する親水性処理を行なったのち密着させた状態
で例えば1100℃,2hの熱処理を行なえばよい。こ
の熱処理によってボロン注入領域21からのボロンが拡
散されてP型拡散層3A−1,3A−2(厳密には、そ
の原形)が形成される。次に、CMP法により、N型単
結晶シリコン基板2aの厚さを約6μmにするとN型シ
リコン領域2Aになる。次に、図4(b)に示すよう
に、N型シリコン領域2Aの表面に耐酸化性膜22を形
成し、熱処理により厚さ1.0μmのフィールド酸化膜
6を形成する。次に、図4(c)に示すように、フィー
ルド酸化膜6の所望箇所から少なくとも酸化シリコン膜
15に達する深さにかけて溝を形成し、厚さ400nm
の酸化シリコン膜18を形成したのちポリシリコン17
で埋める。あるいはBPSG膜で埋めてもよい。これら
のことは、公知の溝分離技術によればよい。以後の工程
は、公知の高耐圧CMOSと同様にして図1,図2に示
したものを実現することができる。
晶シリコン基板2a(不純物濃度3×1015cm-3)の
表面((100)面)の所望部(開口16を形成する部
分)に耐酸化性膜19(厚さ50nmのパッド酸化膜と
厚さ200nmの窒化シリコン膜とでなる2層膜)を形
成し、フォトレジスト膜20をマスクして耐酸化性膜1
9をパターニングする。このとき、N型単結晶シリコン
基板2aを若干エッチングして段差をつけてもよい。次
に、フォトレジスト膜20を除去し、熱酸化を行ない、
図3(b)に示すように、厚さ1μm程度の酸化シリコ
ン膜15aを形成する。次に耐酸化成膜19を除去し、
図3(c)に示すように酸化シリコン膜15aで覆われ
ていない部分にイオン注入法により、ボロン注入領域2
1を形成し、ランプアニールを行なう。次に、CMP
(Chemical Mechanical Poli
shing)を行ない、図3(d)に示すように、シリ
コン面(ボロン注入領域21)を露出させる。このと
き、厚さ600nmの酸化シリコン膜15が残る。次
に、図4(a)に示すように、表面が(100)面のP
型単結晶シリコン基板1aと貼り合わせる。この貼り合
せを行なうには、例えば、特開平4−29353号公報
に記載されているように、貼り合せ面をH2 O2 やH2
SO4 との混合液によって、シリコン表面にシラノール
基を形成する親水性処理を行なったのち密着させた状態
で例えば1100℃,2hの熱処理を行なえばよい。こ
の熱処理によってボロン注入領域21からのボロンが拡
散されてP型拡散層3A−1,3A−2(厳密には、そ
の原形)が形成される。次に、CMP法により、N型単
結晶シリコン基板2aの厚さを約6μmにするとN型シ
リコン領域2Aになる。次に、図4(b)に示すよう
に、N型シリコン領域2Aの表面に耐酸化性膜22を形
成し、熱処理により厚さ1.0μmのフィールド酸化膜
6を形成する。次に、図4(c)に示すように、フィー
ルド酸化膜6の所望箇所から少なくとも酸化シリコン膜
15に達する深さにかけて溝を形成し、厚さ400nm
の酸化シリコン膜18を形成したのちポリシリコン17
で埋める。あるいはBPSG膜で埋めてもよい。これら
のことは、公知の溝分離技術によればよい。以後の工程
は、公知の高耐圧CMOSと同様にして図1,図2に示
したものを実現することができる。
【0032】次に、本実施の形態の第2の製造方法につ
いて説明する。
いて説明する。
【0033】まず、図5(a)に示すように、N型単結
晶シリコン基板2a(不純物濃度3×1015cm-3)の
一主面((100)面)に熱酸化法などにより一様の膜
厚の酸化シリコン膜(図示なし)を形成する。その後、
フォトリソグラフィー法およびドライエッチング法を適
用して所定の部分の酸化シリコン膜を除去して該部分の
単結晶シリコン面を露出させ、酸化シリコン膜をマスク
に単結晶シリコンをエッチングして浅い段差を形成す
る。こうして、開口16を形成する部分にリング状の突
起23が形成される。続いてマスクとした酸化シリコン
膜を除去した後、浅い段差の形成された面に一様の膜厚
に絶縁膜15bを形成する。この絶縁膜15bは熱酸化
または低温CVD等で形成された酸化シリコン膜(Si
O2 )であってもよいし、同様に低温CVD等で形成さ
れた窒化シリコン膜(Si3 N4 )であってもい。この
絶縁膜15bの膜厚は浅い段差が埋まる程度とする。そ
して、基板段差および絶縁膜の膜厚は、必要な絶縁分離
耐圧に応じて数100nm〜数μm内の厚さに選択され
る。
晶シリコン基板2a(不純物濃度3×1015cm-3)の
一主面((100)面)に熱酸化法などにより一様の膜
厚の酸化シリコン膜(図示なし)を形成する。その後、
フォトリソグラフィー法およびドライエッチング法を適
用して所定の部分の酸化シリコン膜を除去して該部分の
単結晶シリコン面を露出させ、酸化シリコン膜をマスク
に単結晶シリコンをエッチングして浅い段差を形成す
る。こうして、開口16を形成する部分にリング状の突
起23が形成される。続いてマスクとした酸化シリコン
膜を除去した後、浅い段差の形成された面に一様の膜厚
に絶縁膜15bを形成する。この絶縁膜15bは熱酸化
または低温CVD等で形成された酸化シリコン膜(Si
O2 )であってもよいし、同様に低温CVD等で形成さ
れた窒化シリコン膜(Si3 N4 )であってもい。この
絶縁膜15bの膜厚は浅い段差が埋まる程度とする。そ
して、基板段差および絶縁膜の膜厚は、必要な絶縁分離
耐圧に応じて数100nm〜数μm内の厚さに選択され
る。
【0034】次に、図5(b)に示すように、突起23
上の絶縁膜15bを研削・研磨あるいはエッチング等に
より除去し、N型単結晶シリコン基板2aの単結晶シリ
コン露出面と絶縁膜15bの表面とをほぼ平坦な面とし
た後、単結晶シリコンと絶縁膜のどちらか一方に選択性
のある研磨方法あるいはエッチング方法でさらに段差を
調整するが、あるいは両者を同時に同じ速度で研磨でき
る方法を用いて、段差(マイクロラフネス)が最大でも
数10nm程度となるように平坦化する。残った絶縁膜
15cの厚さは600nmとする。次に、イオン注入法
によりボロン注入領域21を形成し、ランプアニールを
行なう。
上の絶縁膜15bを研削・研磨あるいはエッチング等に
より除去し、N型単結晶シリコン基板2aの単結晶シリ
コン露出面と絶縁膜15bの表面とをほぼ平坦な面とし
た後、単結晶シリコンと絶縁膜のどちらか一方に選択性
のある研磨方法あるいはエッチング方法でさらに段差を
調整するが、あるいは両者を同時に同じ速度で研磨でき
る方法を用いて、段差(マイクロラフネス)が最大でも
数10nm程度となるように平坦化する。残った絶縁膜
15cの厚さは600nmとする。次に、イオン注入法
によりボロン注入領域21を形成し、ランプアニールを
行なう。
【0035】次に、図5(c)に示すように、CVD法
などにより多結晶シリコン層24を形成する。この多結
晶シリコン層24の膜厚は数10nm程度のマイクロラ
フネスによる段差を埋めることができ、さらに研磨して
平坦化するためのマージンも含めた厚さが必要で、1〜
3μm程度が適当である。続いて多結晶シリコン層24
を研磨して平坦化し、段差(マイクロラフネス)が最大
で数nm程度となる極めて平坦な面を形成する。この段
差は全面が多結晶シリコン膜であるのでCMPにより可
能である。次いで、多結晶シリコン層24aに導電性を
持たせるため、ボロンなどをイオン注入あるいは不純物
拡散により導入する。なお、不純物の導入は多結晶シリ
コン膜24を研磨する前に行ってもよい。
などにより多結晶シリコン層24を形成する。この多結
晶シリコン層24の膜厚は数10nm程度のマイクロラ
フネスによる段差を埋めることができ、さらに研磨して
平坦化するためのマージンも含めた厚さが必要で、1〜
3μm程度が適当である。続いて多結晶シリコン層24
を研磨して平坦化し、段差(マイクロラフネス)が最大
で数nm程度となる極めて平坦な面を形成する。この段
差は全面が多結晶シリコン膜であるのでCMPにより可
能である。次いで、多結晶シリコン層24aに導電性を
持たせるため、ボロンなどをイオン注入あるいは不純物
拡散により導入する。なお、不純物の導入は多結晶シリ
コン膜24を研磨する前に行ってもよい。
【0036】次に、第1の製造方法と同様にして、P型
単結晶シリコン基板の一主面と、N型単結晶シリコン基
板2aの一主面に形成された極めて平坦な多結晶シリコ
ン膜24aの表面とに親水性の処理を施した後、その親
水性処理の施された面同士を貼り合わせ、1100〜1
200℃程度の加熱処理を2時間程行う。これにより、
強固に接合された一枚の複合基板を得ることができる。
以下、第1の製造方法と全く同様にして、図6に示す構
造を実現できる。図2に示したものとの相違点は、P型
シリコン領域1Aが多結晶シリコン層24aとP型単結
晶シリコン基板1Bとを貼り合せたものになっているこ
とである。P型拡散層3A−1とN型シリコン領域2A
との間のPN接合と貼り合せ接合面26とが第1の実施
の形態の場合より離れていること、多結晶シリコン層2
4aは、単結晶シリコンとの接合面25近傍では貼り合
せ工程やその後の熱工程により単結晶化するので、漏れ
電流は一層少なくなる。
単結晶シリコン基板の一主面と、N型単結晶シリコン基
板2aの一主面に形成された極めて平坦な多結晶シリコ
ン膜24aの表面とに親水性の処理を施した後、その親
水性処理の施された面同士を貼り合わせ、1100〜1
200℃程度の加熱処理を2時間程行う。これにより、
強固に接合された一枚の複合基板を得ることができる。
以下、第1の製造方法と全く同様にして、図6に示す構
造を実現できる。図2に示したものとの相違点は、P型
シリコン領域1Aが多結晶シリコン層24aとP型単結
晶シリコン基板1Bとを貼り合せたものになっているこ
とである。P型拡散層3A−1とN型シリコン領域2A
との間のPN接合と貼り合せ接合面26とが第1の実施
の形態の場合より離れていること、多結晶シリコン層2
4aは、単結晶シリコンとの接合面25近傍では貼り合
せ工程やその後の熱工程により単結晶化するので、漏れ
電流は一層少なくなる。
【0037】この第2の製造方法は、特願平6−156
451号(平成6年6月16日出願)及びプロシーディ
ングス・オブ・1995インタナショナル・シンポジウ
ム・オン・パワー・セミコンダクタ・デバイシス・アン
ド・IC(Proceedings of 1995
International Synposiumon
Power Semiconductor Devi
ces & ICs)誌、第58頁−第62頁に記載さ
れている論文で紹介されたPSB(Poly−Si S
andwiched wafer Bonding)技
術を応用したものである。第1の製造方法では、酸化シ
リコン膜とシリコンとの混在面を平坦化しなければなら
ないのでマイクロラフネスを10nm以下に押えるのが
困難であるので、貼り合せ接合面にボイドが発生し易い
が、第2の製造方法では貼り合せ面がシリコンのみであ
るので平坦性がよく、ボイドの発生を防止でき、歩合り
もしくは信頼性が向上する。
451号(平成6年6月16日出願)及びプロシーディ
ングス・オブ・1995インタナショナル・シンポジウ
ム・オン・パワー・セミコンダクタ・デバイシス・アン
ド・IC(Proceedings of 1995
International Synposiumon
Power Semiconductor Devi
ces & ICs)誌、第58頁−第62頁に記載さ
れている論文で紹介されたPSB(Poly−Si S
andwiched wafer Bonding)技
術を応用したものである。第1の製造方法では、酸化シ
リコン膜とシリコンとの混在面を平坦化しなければなら
ないのでマイクロラフネスを10nm以下に押えるのが
困難であるので、貼り合せ接合面にボイドが発生し易い
が、第2の製造方法では貼り合せ面がシリコンのみであ
るので平坦性がよく、ボイドの発生を防止でき、歩合り
もしくは信頼性が向上する。
【0038】図7は本発明の第2の実施の形態を示す断
面図である。
面図である。
【0039】NチャネルHVLDMOS Tn の第1の
P型拡散層3A−1がP- 型拡散層27に囲まれている
こと、第2のP型拡散層10AがN型拡散層28(N型
シリコン領域2Aより不純物濃度が大きい)に囲まれて
いる。N型拡散層28とP-型拡散層27とが重なった
ところがN型となり重なっていないところのN型拡散層
28と導電度が殆んど変らないようにそれぞれの不純物
濃度を設定しておく。P型領域間のN型領域の厚さは、
N型拡散層28の寸法で決まり、N型シリコン領域2A
の厚さのばらつきを受けないので耐電圧のばらつきを小
さくできる利点がある。
P型拡散層3A−1がP- 型拡散層27に囲まれている
こと、第2のP型拡散層10AがN型拡散層28(N型
シリコン領域2Aより不純物濃度が大きい)に囲まれて
いる。N型拡散層28とP-型拡散層27とが重なった
ところがN型となり重なっていないところのN型拡散層
28と導電度が殆んど変らないようにそれぞれの不純物
濃度を設定しておく。P型領域間のN型領域の厚さは、
N型拡散層28の寸法で決まり、N型シリコン領域2A
の厚さのばらつきを受けないので耐電圧のばらつきを小
さくできる利点がある。
【0040】製造方法としてはボロン注入層21を形成
する前に、イオン注入と押込み拡散を利用してP- 型拡
散層27の原形となる領域を形成し、それからボロン注
入層21を形成し、更に、第2のP型拡散層10Aを形
成する前にN型拡散層28の原形となる領域を例えばイ
オン注入と押込み拡散とにより形成しておけばよい。な
お、第1の実施の形態と同様にPSB技術を利用するこ
ともできることはいうまでもない。
する前に、イオン注入と押込み拡散を利用してP- 型拡
散層27の原形となる領域を形成し、それからボロン注
入層21を形成し、更に、第2のP型拡散層10Aを形
成する前にN型拡散層28の原形となる領域を例えばイ
オン注入と押込み拡散とにより形成しておけばよい。な
お、第1の実施の形態と同様にPSB技術を利用するこ
ともできることはいうまでもない。
【0041】図8は本発明の第3の実施の形態を示す断
面図である。
面図である。
【0042】第1の実施の形態でP型チャネル領域7、
ゲート電極12nを設けず接合ゲート電極Gnjをソース
電極Sn に接続せず、ゲート電極として独立させたもの
である。
ゲート電極12nを設けず接合ゲート電極Gnjをソース
電極Sn に接続せず、ゲート電極として独立させたもの
である。
【0043】すなわち、本実施の形態は、底面及び側面
が絶縁膜(酸化シリコン膜15,18)で覆われたN型
シリコン領域2Bを表面部に備え、酸化シリコン膜15
に設けられた開口16A部でN型シリコン領域2Bの底
部と連結するP型シリコン領域1Aを有する半導体基体
と、N型シリコン領域2Bの表面部にこれより高濃度に
開口16A直上部を挟んでそれぞれ形成された一対のN
+ 型拡散層8nA,9nAでなるソース領域及びドレイ
ン領域と、N型シリコン領域2Bの表面部の、開口16
A直上部に形成されたP型拡散層10Bでなる第1の接
合ゲート領域と、N型シリコン領域2Bの底部の開口1
6A部とその周辺に形成されたP型拡散層3B−1でな
る第2の接合ゲート領域とを有する接合型電界効果トラ
ンジスタを有している。N+ 型拡散層9nA(ドレイン
領域)とP型拡散層10B又は3B−1との間の耐電圧
で素子としての耐電圧が定まる。絶縁ゲート構造を有し
ていないので、高耐圧化は容易であり、誘電体分離構造
との整合性もよい。
が絶縁膜(酸化シリコン膜15,18)で覆われたN型
シリコン領域2Bを表面部に備え、酸化シリコン膜15
に設けられた開口16A部でN型シリコン領域2Bの底
部と連結するP型シリコン領域1Aを有する半導体基体
と、N型シリコン領域2Bの表面部にこれより高濃度に
開口16A直上部を挟んでそれぞれ形成された一対のN
+ 型拡散層8nA,9nAでなるソース領域及びドレイ
ン領域と、N型シリコン領域2Bの表面部の、開口16
A直上部に形成されたP型拡散層10Bでなる第1の接
合ゲート領域と、N型シリコン領域2Bの底部の開口1
6A部とその周辺に形成されたP型拡散層3B−1でな
る第2の接合ゲート領域とを有する接合型電界効果トラ
ンジスタを有している。N+ 型拡散層9nA(ドレイン
領域)とP型拡散層10B又は3B−1との間の耐電圧
で素子としての耐電圧が定まる。絶縁ゲート構造を有し
ていないので、高耐圧化は容易であり、誘電体分離構造
との整合性もよい。
【0044】以上の説明において、制御ロジックをCM
OSで形成するとき、nMOSトランジスタやpMOS
トランジスタをそれぞれpチャネルHVMOS Tp と
同様に誘電体分離されたシリコン領域に形成することに
より、ラッチアップに強い制御ロジックとすることがで
きることは改めて詳細に説明するまでもなく明らかであ
ろう。
OSで形成するとき、nMOSトランジスタやpMOS
トランジスタをそれぞれpチャネルHVMOS Tp と
同様に誘電体分離されたシリコン領域に形成することに
より、ラッチアップに強い制御ロジックとすることがで
きることは改めて詳細に説明するまでもなく明らかであ
ろう。
【0045】
【発明の効果】以上説明したように本発明は、開口を有
する絶縁膜を介して接合された第1導電型半導体領域と
第2導電型半導体領域とでなる半導体基体を用い、開口
部とその周辺の第1導電型半導体領域に第2導電型拡散
層を設けて電界調整層もしくは接合ゲートの一部として
利用することにより高耐圧FETを誘電体分離構造と整
合性よく実現できる。従って、高耐圧FETを有する半
導体装置の寄生バイポーラトランジスタによる不具合を
防止できるという効果がある。
する絶縁膜を介して接合された第1導電型半導体領域と
第2導電型半導体領域とでなる半導体基体を用い、開口
部とその周辺の第1導電型半導体領域に第2導電型拡散
層を設けて電界調整層もしくは接合ゲートの一部として
利用することにより高耐圧FETを誘電体分離構造と整
合性よく実現できる。従って、高耐圧FETを有する半
導体装置の寄生バイポーラトランジスタによる不具合を
防止できるという効果がある。
【図1】本発明の第1の実施の形態を示す平面図であ
る。
る。
【図2】図1のX−X線拡大断面図(図2(a))及び
回路図(図2(b))である。
回路図(図2(b))である。
【図3】本発明の第1の実施の形態の第1の製造方法に
ついて説明するための(a)〜(d)に分図して示す工
程順断面図である。
ついて説明するための(a)〜(d)に分図して示す工
程順断面図である。
【図4】図3に続き(a)〜(c)に分図して示す工程
順断面図である。
順断面図である。
【図5】本発明の第1の実施の形態の第2の製造方法に
ついて説明するための(a)〜(d)に分図して示す工
程順断面図である。
ついて説明するための(a)〜(d)に分図して示す工
程順断面図である。
【図6】本発明の第1の実施の形態の変形を示す断面図
である。
である。
【図7】本発明の第2の実施の形態を示す断面図であ
る。
る。
【図8】本発明の第3の実施の形態を示す断面図であ
る。
る。
【図9】従来例を示す断面図(図9(a))及び等価回
路図(図9(b))である。
路図(図9(b))である。
1 P型シリコン基板 1A P型シリコン領域 1B P型単結晶基板 2 N型エピタキシャル層 2A N型シリコン領域 3 P型拡散層 3A−1,3B−1,3A−2,3B−2 P型拡散
層 4 N+ 型拡散層 5 P+ 型分離領域 6 フィールド酸化膜 7 P型チャネル領域 8n,8nA N+ 型ソース領域 8p P+ 型ソース領域 9n,9nA N+ 型ドレイン領域 9p−1 P+ 型ドレイン領域 9p−2 P型ドレイン領域 10,10A,10B P型拡散層 11n ,11p ゲート酸化膜 12n ,12p ゲート電極 13 N+ 型コンタクト領域 14 層間絶縁膜 15,15a,15b,15c 酸化シリコン膜 16,16A 開口 17 ポリシリコン 18 酸化シリコン膜 19 耐酸化性膜 20 フォトレジスト膜 21 ボロン注入領域 22 耐酸化性膜 23 突起 24,24a 多結晶シリコン層 Cj 開孔 Cn 開孔 Cp 開孔 Dn ,Dp ドレイン電極(配線) Gn ゲート配線 Gnj 接合ゲート配線 Sn ,Sp ソース電極(配線)
層 4 N+ 型拡散層 5 P+ 型分離領域 6 フィールド酸化膜 7 P型チャネル領域 8n,8nA N+ 型ソース領域 8p P+ 型ソース領域 9n,9nA N+ 型ドレイン領域 9p−1 P+ 型ドレイン領域 9p−2 P型ドレイン領域 10,10A,10B P型拡散層 11n ,11p ゲート酸化膜 12n ,12p ゲート電極 13 N+ 型コンタクト領域 14 層間絶縁膜 15,15a,15b,15c 酸化シリコン膜 16,16A 開口 17 ポリシリコン 18 酸化シリコン膜 19 耐酸化性膜 20 フォトレジスト膜 21 ボロン注入領域 22 耐酸化性膜 23 突起 24,24a 多結晶シリコン層 Cj 開孔 Cn 開孔 Cp 開孔 Dn ,Dp ドレイン電極(配線) Gn ゲート配線 Gnj 接合ゲート配線 Sn ,Sp ソース電極(配線)
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 27/092 H01L 29/78
Claims (6)
- 【請求項1】 底面及び側面が絶縁膜で覆われた第1導
電型半導体領域を表面部に備え、前記絶縁膜に設けられ
た開口部で前記第1導電型半導体領域の底部と連結する
第2導電型半導体領域を有する半導体基体と、前記第1
導電型半導体領域の表面をゲート絶縁膜を介して被覆す
るゲート電極と、前記第1導電型半導体領域の底部の前
記開口部とその周辺に形成された第1の第2導電型拡散
層とを有する電界効果トランジスタと、前記第1の第2
導電型拡散層と第1導電型ソース領域とに同一電圧を印
加する手段とを含むことを特徴とする半導体装置。 - 【請求項2】 底面及び側面が絶縁膜で覆われた第1導
電型半導体領域を表面部に備え、前記絶縁膜に設けられ
た開口部で前記第1導電型半導体領域の底部と連結する
第2導電型半導体領域を有する半導体基体と、前記第1
導電型半導体領域の表面をゲート絶縁膜を介して被覆す
るゲート電極と、前記第1導電型半導体領域の底部の前
記開口部とその周辺に形成された第1の第2導電型拡散
層とを有する電界効果トランジスタを含み、前記第1の
第2導電型拡散層から伸びる空乏層が第1導電型半導体
領域の表面に達するピンチオフ電圧が第2導電型チャネ
ル領域と第1導電型半導体領域との間の耐電圧及び前記
第1の第2導電型拡散層と第1導電型ドレイン領域との
間の耐電圧より低く設定されることを特徴とする半導体
装置。 - 【請求項3】 底面及び側面が絶縁膜で覆われた第1導
電型半導体領域を表面部に備え、前記絶縁膜に設けられ
た開口部で前記第1導電型半導体領域の底部と連結する
第2導電型半導体領域を有する半導体基体と、前記第1
導電型半導体領域の表面をゲート絶縁膜を介して被覆す
るゲート電極と、前記第1導電型半導体領域の底部の前
記開口部とその周辺に形成された第1の第2導電型拡散
層とを有する電界効果トランジスタと、前記第1導電型
半導体領域の表面部に第2導電型チャネル領域、第1導
電型ドレイン領域及び前記第1の第2導電型拡散層のい
ずれとも離れ前記第1の第2導電型拡散層と対向して形
成された第2の第2導電型拡散層と、前記第2の第2導
電型拡散層に前記第1の第2導電型拡散層と同一電圧を
印加する手段とを含むことを特徴とする半導体装置。 - 【請求項4】 第1の第2の導電型拡散層及び第2の第
2導電型拡散層のそれぞれから伸びる空乏層どうしが連
結するピンチオフ電圧が第2導電型チャネル領域と第1
導電型半導体領域との間の耐電圧並びに前記第1の第2
導電型拡散層及び第2の第2導電型拡散層のそれぞれと
第1導電型ドレイン領域との間の耐電圧のいずれよりも
低く設定される請求項3記載の半導体装置。 - 【請求項5】 第1の第2導電型拡散層がこれより低濃
度で開口部とその周辺部の第1導電型半導体層の底部に
形成された第3の第2導電型拡散層で覆われ、第2の第
2導電型拡散層が第1導電型半導体領域の表面部に形成
され前記第3の第2導電型拡散層と重なるとともにその
部分を第1導電型にする濃度の第1導電型拡散層で覆わ
れている請求項3又は4記載の半導体装置。 - 【請求項6】 底面及び側面が絶縁膜で覆われた第1導
電型半導体領域を表面部に備え、前記絶縁膜に設けられ
た開口部で前記第1導電型半導体領域の底部と連結する
第2導電型半導体領域を有する半導体基体と、前記第1
導電型半導体領域の表面部にこれより高濃度に前記開口
直上部を挟んでそれぞれ形成された一対の第1導電型拡
散層でなるソース領域及びドレイン領域と、前記第1導
電型半導体領域の表面部の前記開口直上部に形成された
第2導電型拡散層でなる第1の接合ゲート領域と、前記
第1導電型半導体領域の底部の前記開口部とその周辺に
形成された第2導電型拡散層でなる第2の接合ゲート領
域とを有する接合型電界効果トランジスタを含むことを
特徴とする半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7325467A JP2822961B2 (ja) | 1995-12-14 | 1995-12-14 | 半導体装置 |
US08/724,818 US5723895A (en) | 1995-12-14 | 1996-10-02 | Field effect transistor formed in semiconductor region surrounded by insulating film |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7325467A JP2822961B2 (ja) | 1995-12-14 | 1995-12-14 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09167803A JPH09167803A (ja) | 1997-06-24 |
JP2822961B2 true JP2822961B2 (ja) | 1998-11-11 |
Family
ID=18177205
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7325467A Expired - Lifetime JP2822961B2 (ja) | 1995-12-14 | 1995-12-14 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5723895A (ja) |
JP (1) | JP2822961B2 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6825132B1 (en) | 1996-02-29 | 2004-11-30 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device including an insulation film on a conductive layer |
KR100383498B1 (ko) * | 1996-08-30 | 2003-08-19 | 산요 덴키 가부시키가이샤 | 반도체 장치 제조방법 |
JP3382114B2 (ja) * | 1997-02-27 | 2003-03-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP2975934B2 (ja) | 1997-09-26 | 1999-11-10 | 三洋電機株式会社 | 半導体装置の製造方法及び半導体装置 |
US6690084B1 (en) | 1997-09-26 | 2004-02-10 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
US6794283B2 (en) | 1998-05-29 | 2004-09-21 | Sanyo Electric Co., Ltd. | Semiconductor device and fabrication method thereof |
US6353246B1 (en) * | 1998-11-23 | 2002-03-05 | International Business Machines Corporation | Semiconductor device including dislocation in merged SOI/DRAM chips |
US6703283B1 (en) * | 1999-02-04 | 2004-03-09 | International Business Machines Corporation | Discontinuous dielectric interface for bipolar transistors |
US6903434B2 (en) | 1999-05-20 | 2005-06-07 | Alliance Semiconductors | Method and apparatus for integrating flash EPROM and SRAM cells on a common substrate |
EP1149420B1 (en) * | 1999-10-11 | 2015-03-04 | Creator Technology B.V. | Integrated circuit |
US6917110B2 (en) * | 2001-12-07 | 2005-07-12 | Sanyo Electric Co., Ltd. | Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer |
DE102005027369A1 (de) * | 2005-06-14 | 2006-12-28 | Atmel Germany Gmbh | Integrierter Schaltkreis und Verfahren zur Herstellung eines integrierten Schaltkreises |
JP4342498B2 (ja) * | 2005-09-30 | 2009-10-14 | パナソニック株式会社 | 横型半導体デバイス |
JP2007317954A (ja) * | 2006-05-26 | 2007-12-06 | Nec Electronics Corp | 半導体装置及びその製造方法 |
CN102738030B (zh) * | 2012-06-21 | 2014-07-02 | 中国科学院微电子研究所 | 一种pn结结深测算方法 |
US9269616B2 (en) * | 2014-01-13 | 2016-02-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device structure and method of forming |
JP7201473B2 (ja) * | 2019-02-21 | 2023-01-10 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP7411465B2 (ja) * | 2020-03-18 | 2024-01-11 | 日産自動車株式会社 | 半導体装置 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5645074A (en) * | 1979-09-20 | 1981-04-24 | Nippon Telegr & Teleph Corp <Ntt> | High-pressure-resistance mos type semiconductor device |
US4300150A (en) * | 1980-06-16 | 1981-11-10 | North American Philips Corporation | Lateral double-diffused MOS transistor device |
JPS5766627A (en) * | 1980-10-13 | 1982-04-22 | Toshiba Corp | Manufacture of semiconductor device |
JPS583286A (ja) * | 1981-06-30 | 1983-01-10 | Fujitsu Ltd | フロ−テイングチヤネルmosfet |
JPS6367779A (ja) * | 1986-09-09 | 1988-03-26 | Toshiba Corp | 絶縁ゲ−ト型トランジスタおよびその製造方法 |
JP2581149B2 (ja) * | 1988-04-22 | 1997-02-12 | 富士電機株式会社 | 薄膜高耐圧半導体装置 |
JP2808701B2 (ja) * | 1989-08-01 | 1998-10-08 | ソニー株式会社 | 半導体装置の製造方法 |
JPH03214773A (ja) * | 1990-01-19 | 1991-09-19 | Fujitsu Ltd | 半導体装置 |
JPH0429353A (ja) * | 1990-05-24 | 1992-01-31 | Sharp Corp | 半導体装置 |
US5113236A (en) * | 1990-12-14 | 1992-05-12 | North American Philips Corporation | Integrated circuit device particularly adapted for high voltage applications |
JPH04260373A (ja) * | 1991-02-15 | 1992-09-16 | Matsushita Electric Works Ltd | 半導体集積回路 |
JP2654268B2 (ja) * | 1991-05-13 | 1997-09-17 | 株式会社東芝 | 半導体装置の使用方法 |
US5278077A (en) * | 1993-03-10 | 1994-01-11 | Sharp Microelectronics Technology, Inc. | Pin-hole patch method for implanted dielectric layer |
US5382818A (en) * | 1993-12-08 | 1995-01-17 | Philips Electronics North America Corporation | Lateral semiconductor-on-insulator (SOI) semiconductor device having a buried diode |
US5554870A (en) * | 1994-02-04 | 1996-09-10 | Motorola, Inc. | Integrated circuit having both vertical and horizontal devices and process for making the same |
-
1995
- 1995-12-14 JP JP7325467A patent/JP2822961B2/ja not_active Expired - Lifetime
-
1996
- 1996-10-02 US US08/724,818 patent/US5723895A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09167803A (ja) | 1997-06-24 |
US5723895A (en) | 1998-03-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2822961B2 (ja) | 半導体装置 | |
US5939755A (en) | Power IC having high-side and low-side switches in an SOI structure | |
KR100656973B1 (ko) | 반도체 장치 및 그 제조 방법 | |
KR100712461B1 (ko) | 반도체장치및그제조방법 | |
US7064391B1 (en) | Bond and back side etchback transistor fabrication process | |
TW511276B (en) | Semiconductor device and its production method | |
JPH1197693A (ja) | 半導体装置およびその製造方法 | |
US8436419B2 (en) | Semiconductor device with high-breakdown-voltage transistor | |
US6462379B2 (en) | SOI semiconductor device and method for manufacturing the same | |
US8138054B2 (en) | Enhanced field effect transistor | |
KR20010070479A (ko) | Soi 동적 문턱 mos 디바이스 및 이의 형성 방법 | |
JP3198959B2 (ja) | 高耐圧集積回路 | |
US7282763B2 (en) | Field effect transistor formed on an insulating substrate and integrated circuit thereof | |
JP3694918B2 (ja) | 半導体装置 | |
JPH09266310A (ja) | 半導体装置 | |
JP3312691B2 (ja) | 半導体装置 | |
JPH05343686A (ja) | 半導体装置およびその製造方法 | |
JP2001060634A (ja) | 半導体装置およびその製造方法 | |
JP2672184B2 (ja) | 半導体装置の製造方法 | |
JPH08148684A (ja) | 半導体装置及びその製造方法 | |
JP3714654B2 (ja) | 半導体装置の製造方法 | |
JP3821799B2 (ja) | 閾値制御装置およびその動作方法 | |
JPH0548104A (ja) | 半導体装置及びその製造方法 | |
JPH06181312A (ja) | 半導体装置及びその製造方法 | |
JPH09129887A (ja) | Soi構造の横型パワーmosfet |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980804 |