JPS583286A - フロ−テイングチヤネルｍｏｓｆｅｔ - Google Patents
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は７０−ティングチャネルＭＯ！ｉ）’ＥＴに関
し、％に、拡散領域及びチャネル領域を−それぞれ周囲
から一縁して低消費電ガ化及び高速化−を図つえＭＯｊ
ｉＦＩＴ （金属酸イビ膜半導体電界効果トランジスタ
）に−する〇 通常のＭＯ８ＦＩＣＴにおいては、ソースおよびトレイ
ンの電極領域となる拡散領域は半導体基板の導電形と反
対導電形を与える不純物を半導体基板表面から拡散して
形成されてお勤、チャネル領域はこの拡散領域の間の半
導体基板表向に形成されて一九。このため、拡散領域と
半導体基板の間に大きな接合容量が存在してｖｈ九〇を
九、チャネル領域と基板間にも容置が存在してＶｈ九。
し、％に、拡散領域及びチャネル領域を−それぞれ周囲
から一縁して低消費電ガ化及び高速化−を図つえＭＯｊ
ｉＦＩＴ （金属酸イビ膜半導体電界効果トランジスタ
）に−する〇 通常のＭＯ８ＦＩＣＴにおいては、ソースおよびトレイ
ンの電極領域となる拡散領域は半導体基板の導電形と反
対導電形を与える不純物を半導体基板表面から拡散して
形成されてお勤、チャネル領域はこの拡散領域の間の半
導体基板表向に形成されて一九。このため、拡散領域と
半導体基板の間に大きな接合容量が存在してｖｈ九〇を
九、チャネル領域と基板間にも容置が存在してＶｈ九。
これらの容置の存在はＭＯＳＦＥＴの高速動作を妨げて
ｉ・た。また、チャネル領域は、ｒ−）に閾値以上の電
圧を印加したとき、半導体表面のどく薄い領域にしか形
成されないので、チャネル抵抗が大きく、大きな電流は
駆動できない為、ＭＯＳＦＥＴは伝達コンダクタンスβ
が小さく、動作自体は・脅イポーラトランジスタよりも
速いにもかかわらず、配線容量が付加される実際の回路
で杜、パイ一−ラトランノスタよプも低速であるという
一点もあっ九。
ｉ・た。また、チャネル領域は、ｒ−）に閾値以上の電
圧を印加したとき、半導体表面のどく薄い領域にしか形
成されないので、チャネル抵抗が大きく、大きな電流は
駆動できない為、ＭＯＳＦＥＴは伝達コンダクタンスβ
が小さく、動作自体は・脅イポーラトランジスタよりも
速いにもかかわらず、配線容量が付加される実際の回路
で杜、パイ一−ラトランノスタよプも低速であるという
一点もあっ九。
ソース、ドレ、インおよびチャネル領域と基板間の容量
を小さくして、動作の高速化、高β化を図っ友ものとし
て、ＳＯＳ （シリコン・オン・サファイア） ＦＥＴ
、 ８０１ （シリコン・オン・インタ、レータ）等
の技術が知られている。しかしながら、ＳＯ８構造の場
合、サファイア上に良質の単結晶シリコンを形成する技
術はｉまだ完成されてｉなｉので、チャネル内の電子の
移動度が悪い、逆方向リークが大きい等、トランジスタ
の特性は通常のＭＯＳＦＥＴよシ悪いのが現状である。
を小さくして、動作の高速化、高β化を図っ友ものとし
て、ＳＯＳ （シリコン・オン・サファイア） ＦＥＴ
、 ８０１ （シリコン・オン・インタ、レータ）等
の技術が知られている。しかしながら、ＳＯ８構造の場
合、サファイア上に良質の単結晶シリコンを形成する技
術はｉまだ完成されてｉなｉので、チャネル内の電子の
移動度が悪い、逆方向リークが大きい等、トランジスタ
の特性は通常のＭＯＳＦＥＴよシ悪いのが現状である。
また、ｓｏｉ構造においては、シリコン基板上に５ｔｏ
２等の絶縁膜を形成し、その上に多結晶シリコン層を形
成し、この多結晶シリコン層をレーデ光でアニールして
単結晶シリコンに変えようとするものであるが、多結晶
シリコン層をアニールして単結晶を得る技術はいまだ完
成されていない。
２等の絶縁膜を形成し、その上に多結晶シリコン層を形
成し、この多結晶シリコン層をレーデ光でアニールして
単結晶シリコンに変えようとするものであるが、多結晶
シリコン層をアニールして単結晶を得る技術はいまだ完
成されていない。
本発明の目的は、従来の製造技術を用埴てソース、ドレ
イン及びチャネル領域をそれぞれ周囲から絶縁すること
により、トランジスタ特性を損うことなく ＭＯＳＦＥ
Ｔの高速動作化及び嵩β化を実現することにある。
イン及びチャネル領域をそれぞれ周囲から絶縁すること
により、トランジスタ特性を損うことなく ＭＯＳＦＥ
Ｔの高速動作化及び嵩β化を実現することにある。
上述の目的達成のために、本発明にょシ提供されるもの
は一導電形の半導体基板、この半導体基板上に形成され
その一導電形と反対導電形のチャネル領域、半導体基板
上でチャネル領域の両側に！ｌｌｉ接して形成された２
つの絶縁領域、絶縁領域の各々の上に形成され一導電形
と同−導電形の電極領域、チャネル領域を覆うように形
成され＋ｒゲート縁膜、及びｒ−）絶縁膜上に形成され
たダート電極を具備し、それによりチャネル領域及び電
憶′＠斌を電気的に基板から絶縁し九ことを４Ｉ做とす
るフローティングチャネルＭＯ８Ｆ’ＥＴである。
は一導電形の半導体基板、この半導体基板上に形成され
その一導電形と反対導電形のチャネル領域、半導体基板
上でチャネル領域の両側に！ｌｌｉ接して形成された２
つの絶縁領域、絶縁領域の各々の上に形成され一導電形
と同−導電形の電極領域、チャネル領域を覆うように形
成され＋ｒゲート縁膜、及びｒ−）絶縁膜上に形成され
たダート電極を具備し、それによりチャネル領域及び電
憶′＠斌を電気的に基板から絶縁し九ことを４Ｉ做とす
るフローティングチャネルＭＯ８Ｆ’ＥＴである。
以下、添附の図面に基づいて本発明の実施例を従来例と
対比しながら説明する。
対比しながら説明する。
第１図は通常のＭＯＳＦＥＴの構造を示す断面図である
。第１図において、１はｐ形半導体基板、２及び３はｎ
−１１のソース及びドレイン領域、４は５ｉｏ２によシ
形成されたｒ−）酸化膜、そして５はダート電極である
ｏｒ−）電極５Ｋｇ値電圧Ｖｔｈ以上の正の電圧を印加
すると、ｒ−Ｆ酸化膜４の下で、ソース領域２とドレイ
ン領域３に挾まれ喪中導体基板１０表面の薄い層に態形
ノチャネル稙域６が形成される。ソース領域２、チャネ
ル・領域６、およびドレイン領域３．のそれぞれと、半
導体基板ｌとの間にはＰＮ接合谷容量、 −、ｃ、およ
びＯｓが存在する◇これらの容量の存在の故に１ソース
領域２、ゲート電極５及びドレイン領域３にそれぞれ印
加される信号は、容量ｃｌ ｉ ｃ、 ａＣｓに電
荷を蓄積する時間だけ立上りが遅れる。
。第１図において、１はｐ形半導体基板、２及び３はｎ
−１１のソース及びドレイン領域、４は５ｉｏ２によシ
形成されたｒ−）酸化膜、そして５はダート電極である
ｏｒ−）電極５Ｋｇ値電圧Ｖｔｈ以上の正の電圧を印加
すると、ｒ−Ｆ酸化膜４の下で、ソース領域２とドレイ
ン領域３に挾まれ喪中導体基板１０表面の薄い層に態形
ノチャネル稙域６が形成される。ソース領域２、チャネ
ル・領域６、およびドレイン領域３．のそれぞれと、半
導体基板ｌとの間にはＰＮ接合谷容量、 −、ｃ、およ
びＯｓが存在する◇これらの容量の存在の故に１ソース
領域２、ゲート電極５及びドレイン領域３にそれぞれ印
加される信号は、容量ｃｌ ｉ ｃ、 ａＣｓに電
荷を蓄積する時間だけ立上りが遅れる。
従らて、第１図のＭＯＳＦＥＴの構造では、トランジス
タ本来の高速動作が得られない。更に、第４図について
後に詳述するように、チャネル領域は極めて狭いので、
ダート基板間の容量は無視でき７２く、を九チャネル領
域６の電流の流れに沿う抵抗（チャネル抵抗）紘極めて
大きいため、ＭＯＳＦＥＴはノ４イポーラトランゾスタ
にくらべ回路を駆動するとき社低速であるとｉう問題も
ある。
タ本来の高速動作が得られない。更に、第４図について
後に詳述するように、チャネル領域は極めて狭いので、
ダート基板間の容量は無視でき７２く、を九チャネル領
域６の電流の流れに沿う抵抗（チャネル抵抗）紘極めて
大きいため、ＭＯＳＦＥＴはノ４イポーラトランゾスタ
にくらべ回路を駆動するとき社低速であるとｉう問題も
ある。
第２図は、周知のｓ０８・ＦＥＴの構造を示す断面図で
ある。第２図において、２１Ｌサフアイア基板、２６は
エピタキシ１ル成長によって形成されたチャネル領域、
２２および２３はエピタキシャル成長層にｎ形不純物を
拡散して得られたソースおよびドレイン領域、２４はｆ
−）酸化膜、２５はｆ−）電極である。第２図の構造に
よれば、ソース領域２２、チャネル領域２６およびドレ
イン領域２３はそれすれ周囲から絶縁されてお抄、基板
との間の接合容量は極めて小さ埴ので、高速動作が図れ
る。しかしながら、すファブ７基板上に良質の単結晶シ
リコンを形成する技術はいまだ完成しておらず、チャネ
ル内の電子−動度が悪い等、トランジスタ特性は第１図
に示したＭＯｊｉｌＦＥＴよ如悪いのが現状である。
一 本発明においては、８０８Ｊ！８０！の技術によらない
で、ノース、ドレイン及びチャネル領域を基板から絶縁
した構造のＭＯＳＦＥＴが提供される。
ある。第２図において、２１Ｌサフアイア基板、２６は
エピタキシ１ル成長によって形成されたチャネル領域、
２２および２３はエピタキシャル成長層にｎ形不純物を
拡散して得られたソースおよびドレイン領域、２４はｆ
−）酸化膜、２５はｆ−）電極である。第２図の構造に
よれば、ソース領域２２、チャネル領域２６およびドレ
イン領域２３はそれすれ周囲から絶縁されてお抄、基板
との間の接合容量は極めて小さ埴ので、高速動作が図れ
る。しかしながら、すファブ７基板上に良質の単結晶シ
リコンを形成する技術はいまだ完成しておらず、チャネ
ル内の電子−動度が悪い等、トランジスタ特性は第１図
に示したＭＯｊｉｌＦＥＴよ如悪いのが現状である。
一 本発明においては、８０８Ｊ！８０！の技術によらない
で、ノース、ドレイン及びチャネル領域を基板から絶縁
した構造のＭＯＳＦＥＴが提供される。
第３図は本発明の１実施例によるフローティングチャネ
ルＭＯ８ＦＥＴ （１）構造を示す断面図である。
ルＭＯ８ＦＥＴ （１）構造を示す断面図である。
第３図において、フローティングチャネルＭＯ８ＦＥＴ
のｎ形シリコン基板３１上にｐ十形シリコン単結晶領域
３２が形成されておシ、その上にチャネル領域となるｐ
−形シリコン単結晶１［斌３３が形成されてお如、領域
３２の両、側で基板３１上には５ｉｏ２ Ｋよシ形成さ
れ九絶縁領斌３４および３ｓが存在し、絶縁領域３４お
よび３５の上であってｐ−形シリコン単結晶領域３３の
両側にはそれでれソース領域およびドレイン領破である
ｎ十拡散領域３６および３７が形成されている。ｎ十拡
散領域の端部表面およびｐ−形シリコン単結晶領域３３
の表面はｒ−）絶縁膜３８によ゛って覆われている。
のｎ形シリコン基板３１上にｐ十形シリコン単結晶領域
３２が形成されておシ、その上にチャネル領域となるｐ
−形シリコン単結晶１［斌３３が形成されてお如、領域
３２の両、側で基板３１上には５ｉｏ２ Ｋよシ形成さ
れ九絶縁領斌３４および３ｓが存在し、絶縁領域３４お
よび３５の上であってｐ−形シリコン単結晶領域３３の
両側にはそれでれソース領域およびドレイン領破である
ｎ十拡散領域３６および３７が形成されている。ｎ十拡
散領域の端部表面およびｐ−形シリコン単結晶領域３３
の表面はｒ−）絶縁膜３８によ゛って覆われている。
ｆ−）絶縁膜３８の上にｆ−）電極３９が形成されてい
る。
る。
第３図に示した７０−テイングテヤネルＦＥＴの製造工
檻を！４図に示す。まず、ｎ形シリコン基板３１の表面
を熱酸化して約５００ｉ厚のＳ ｉ０２の絶＠ＩＪＸ４
０を形成し、次にこの絶縁膜４０のうち、チャネル領域
となる部分を工、テンダで除去して窓をあけ、周知の無
選択エピタキシャル成長方法（例えば１０００℃でＳｉ
Ｈ４を熱分解させるエビターＶ−シャル成長方法）でゲ
ロンを高ドーノ−（〜１０１９ｃＩＬ−５） した層３
２を約１踊成長させ、次いで不純４１！＋無添加層３３
を約１＃Ｉ成長させる〇このとき５ｔｏｚ上の無添加４
リシリコン層は下の 。
檻を！４図に示す。まず、ｎ形シリコン基板３１の表面
を熱酸化して約５００ｉ厚のＳ ｉ０２の絶＠ＩＪＸ４
０を形成し、次にこの絶縁膜４０のうち、チャネル領域
となる部分を工、テンダで除去して窓をあけ、周知の無
選択エピタキシャル成長方法（例えば１０００℃でＳｉ
Ｈ４を熱分解させるエビターＶ−シャル成長方法）でゲ
ロンを高ドーノ−（〜１０１９ｃＩＬ−５） した層３
２を約１踊成長させ、次いで不純４１！＋無添加層３３
を約１＃Ｉ成長させる〇このとき５ｔｏｚ上の無添加４
リシリコン層は下の 。
、＋４リシリコン層からオー゛トドーノされる（第４図
（ａ） 、 （ｂ）参照）０次に４リシリコンが全部酸
化されるまで、湿式で熱酸化する＠このとき、ドーグさ
れたｐ＋ｌ！ ＩＪシリコン層の酸化速度は、チャネル
領域のエビ層より格段に早いのでチャネル領域のエビ層
を残した形で、酸化が終了する（篤４図（Ｃ）参照）。
（ａ） 、 （ｂ）参照）０次に４リシリコンが全部酸
化されるまで、湿式で熱酸化する＠このとき、ドーグさ
れたｐ＋ｌ！ ＩＪシリコン層の酸化速度は、チャネル
領域のエビ層より格段に早いのでチャネル領域のエビ層
を残した形で、酸化が終了する（篤４図（Ｃ）参照）。
次に平担な表面が得られるまで引０２層を弗酸でエツチ
ングしく第４図（ｄ）参照）、再び無添加でエビ膜を約
０．５μｍ成長させべ第４図（・）参照）。次に、表面
を乾燥０２中、約１０００℃で熱酸化し約５００１のｒ
−ト酸化膜３８を成長させ、更に４リシリコンを約４０
００Ｘの厚さに成長させ、通常のレジストを用−る方法
でｒ−ト３９の／ｆターンニングを行う（第４−図（ｆ
）参照）。
ングしく第４図（ｄ）参照）、再び無添加でエビ膜を約
０．５μｍ成長させべ第４図（・）参照）。次に、表面
を乾燥０２中、約１０００℃で熱酸化し約５００１のｒ
−ト酸化膜３８を成長させ、更に４リシリコンを約４０
００Ｘの厚さに成長させ、通常のレジストを用−る方法
でｒ−ト３９の／ｆターンニングを行う（第４−図（ｆ
）参照）。
次ＫＡＩ＋を５０ Ｋ＠Ｖのエネルギーで１０１４０ａ
ｌ−２のドーズ皺でイオン注入し、約１０５０℃、Ｎ２
中で４０分根子ニールし、ムＳの活性化を行ｉ１ソース
、ドレイン′ｄｔ極れ中層３６．３７を形成させる（第
４図ω参照）０ 第３図から明らかなように、本実施例の構造によれば、
ソ＝ス懺域３６およびドレイン領域３７と基板３１との
間には厚い絶縁領域３４訃よび３５が存在するので、こ
れらの間の電気容置は極めて小である０また、チャネル
領域３３は単結晶ｐ”Ｍシリコン層３２を介して基板３
１がら電気的に隔離されているので、周囲から電気的に
浮いた７０−テインダ状態にある。従って、ソース領域
３６、チャネル領域３３．ドレイン領゛緘３７の各各と
基板３１との間の容量は極めて小さいので、高速動作が
達成できる。
ｌ−２のドーズ皺でイオン注入し、約１０５０℃、Ｎ２
中で４０分根子ニールし、ムＳの活性化を行ｉ１ソース
、ドレイン′ｄｔ極れ中層３６．３７を形成させる（第
４図ω参照）０ 第３図から明らかなように、本実施例の構造によれば、
ソ＝ス懺域３６およびドレイン領域３７と基板３１との
間には厚い絶縁領域３４訃よび３５が存在するので、こ
れらの間の電気容置は極めて小である０また、チャネル
領域３３は単結晶ｐ”Ｍシリコン層３２を介して基板３
１がら電気的に隔離されているので、周囲から電気的に
浮いた７０−テインダ状態にある。従って、ソース領域
３６、チャネル領域３３．ドレイン領゛緘３７の各各と
基板３１との間の容量は極めて小さいので、高速動作が
達成できる。
更に、第３図の構造によれば、ｒ−）、チャネル間の容
量が第１図の構造に比べて大−に小さくなっておシ、チ
ャネルが７０−トしているので、チャネル領域のｒ−）
近傍の表面だけでなく、ｐ〜領領域大部分がｒ−ト区位
に追随し、従って、大電流を駆動できるという利点があ
る◎これを第５図および第６図に基づいて説明する。
量が第１図の構造に比べて大−に小さくなっておシ、チ
ャネルが７０−トしているので、チャネル領域のｒ−）
近傍の表面だけでなく、ｐ〜領領域大部分がｒ−ト区位
に追随し、従って、大電流を駆動できるという利点があ
る◎これを第５図および第６図に基づいて説明する。
第５図は第１図の従来のＭＯ８Ｆ）；Ｔの■−＊’線断
面における電子のエネルギ帯構造を示すバンドダイアゲ
ラ為である◎第５図において、Ｅ＠は伝導帯の最低エネ
ルギ単位、Ｅマは価電子帯の最萬エネルギ単位を示して
おＩ、菖ｘ図の基板１１チヤネル領域６、ｆｆ−）絶縁
膜４およびｒ−）電極５における電子のエネルギ単位が
、それぞれ第５図の領域Ｐｔ ａＰａ １１）４お
よびＰｓＫ示されている。
面における電子のエネルギ帯構造を示すバンドダイアゲ
ラ為である◎第５図において、Ｅ＠は伝導帯の最低エネ
ルギ単位、Ｅマは価電子帯の最萬エネルギ単位を示して
おＩ、菖ｘ図の基板１１チヤネル領域６、ｆｆ−）絶縁
膜４およびｒ−）電極５における電子のエネルギ単位が
、それぞれ第５図の領域Ｐｔ ａＰａ １１）４お
よびＰｓＫ示されている。
第５図において、ｒ−ト電極５に正の電圧ＶＯが印加さ
れると、ｐ形基板１の表ｒｋｉＯみの電子のエネルギ単
位が若干低下してチャネル領域６が形成される◇チャネ
ル領域６が狭いのでｒ−）、チャネル間容量が太きく、
１＋チヤネル抵抗が太きｉので、ソース、ドレイン間で
大＠ＶＳ電流を流すためには、ｆ−）’ｌ［極５に充分
大量の電荷を与え、かつソース、ドレイン間に大きな電
圧を印加しなければならない。従って第１図の従来の構
造では伝達コンダクタンスβは小となった。
れると、ｐ形基板１の表ｒｋｉＯみの電子のエネルギ単
位が若干低下してチャネル領域６が形成される◇チャネ
ル領域６が狭いのでｒ−）、チャネル間容量が太きく、
１＋チヤネル抵抗が太きｉので、ソース、ドレイン間で
大＠ＶＳ電流を流すためには、ｆ−）’ｌ［極５に充分
大量の電荷を与え、かつソース、ドレイン間に大きな電
圧を印加しなければならない。従って第１図の従来の構
造では伝達コンダクタンスβは小となった。
第６図（ａ） ｔ （ｂ）は第３図の本発明の実織例に
ついての電子のエネルギ帯構造を示すバンドダイアダラ
ムである。４６図（＆）はｒ−）電極３９に電圧が印加
されていなｉ状態であり、第６１伽）はｒ−）を便３９
にＶＧの電圧が印加された状態を示している、・第６図
（＆） 、 （ｂ） において、Ｗｅ 、 ＥＪｄそれ
ぞれ、第３図のｖ−ｖ’線断面における伝導体の最低エ
ネルギ準位および価電子帯の最高エネルギ単位を示して
おり、ｊｃｏ’ ＋ ＥＶ’はソース領域３６又はドレ
イン領域３７における伝導帯の最低エネルギ準位および
価電子帯の最高エネルギ準位を示している。
ついての電子のエネルギ帯構造を示すバンドダイアダラ
ムである。４６図（＆）はｒ−）電極３９に電圧が印加
されていなｉ状態であり、第６１伽）はｒ−）を便３９
にＶＧの電圧が印加された状態を示している、・第６図
（＆） 、 （ｂ） において、Ｗｅ 、 ＥＪｄそれ
ぞれ、第３図のｖ−ｖ’線断面における伝導体の最低エ
ネルギ準位および価電子帯の最高エネルギ単位を示して
おり、ｊｃｏ’ ＋ ＥＶ’はソース領域３６又はドレ
イン領域３７における伝導帯の最低エネルギ準位および
価電子帯の最高エネルギ準位を示している。
又％ ｊ’ｌｌ ＋ Ｐａ２１ Ｐｓｍ ｌ Ｐｓｓ
ｅ Ｐｓｉはそれぞれへ基板３１、単結晶ｐ＋シリコン
埃城３２、チャネル領域３３、ｒ−１−絶縁膜３８およ
びｒ−）電極３９の領域を示している。第６図（＆）に
示されるように、ダート電極３９に電圧が印加されてい
ないときは、チャネル領域３２におけるＥｃはソース又
はげレイン領域におけるＥｃｌより大なので、チャネル
領域３２は電子に対するポテンシャルバリアとして働き
、ソース、ドレイン間に電流は流れない。ところが第６
図（ｂ）に示されるように、ｒ−計電極３９にＶ、の電
圧を印加すると、ＥｖおよびＥＣは完全ではないが静電
誘導動作により全体的にレベルが下がる。この靜電訪尋
動作は周知のＢＩＴ（スタティック・インダクシ、ン・
トランジスタ）において知られている。かくして、チャ
ネル領域３３の位置ＰａｍにおけるＥｏはＥｅＩ と同
レベルとなシ、ソース領域３６からドレイン領域３７に
電子ｅが移動する。チャネル領域３３０幅は従来例に比
べ充分に広いので、わずかのｒ−）電圧の変化で充分に
大きなチャネル電流の変化を誘起すること、即ち高β化
が実現できる。
ｅ Ｐｓｉはそれぞれへ基板３１、単結晶ｐ＋シリコン
埃城３２、チャネル領域３３、ｒ−１−絶縁膜３８およ
びｒ−）電極３９の領域を示している。第６図（＆）に
示されるように、ダート電極３９に電圧が印加されてい
ないときは、チャネル領域３２におけるＥｃはソース又
はげレイン領域におけるＥｃｌより大なので、チャネル
領域３２は電子に対するポテンシャルバリアとして働き
、ソース、ドレイン間に電流は流れない。ところが第６
図（ｂ）に示されるように、ｒ−計電極３９にＶ、の電
圧を印加すると、ＥｖおよびＥＣは完全ではないが静電
誘導動作により全体的にレベルが下がる。この靜電訪尋
動作は周知のＢＩＴ（スタティック・インダクシ、ン・
トランジスタ）において知られている。かくして、チャ
ネル領域３３の位置ＰａｍにおけるＥｏはＥｅＩ と同
レベルとなシ、ソース領域３６からドレイン領域３７に
電子ｅが移動する。チャネル領域３３０幅は従来例に比
べ充分に広いので、わずかのｒ−）電圧の変化で充分に
大きなチャネル電流の変化を誘起すること、即ち高β化
が実現できる。
以上の説明から明らかなように、本発明により、ソース
、ドレイン及びチャネルの各領域を基板から絶縁するこ
とにより、トランジスタ特性を損うことな（、ＭＯＳＦ
ＥＴの高速動作化および高βが実現される。
、ドレイン及びチャネルの各領域を基板から絶縁するこ
とにより、トランジスタ特性を損うことな（、ＭＯＳＦ
ＥＴの高速動作化および高βが実現される。
本発明によるフローティンダテヤネルＭＯ８ＦＥＴはメ
モリとして用いることも可能である。すなわち、チャネ
ル領域３３は周囲から絶縁されているので、チャネル領
域をチャーシアｙｆＬ友後、ｒ−ト電圧を零にすること
によりチャネル領域の電荷は保持される。このメモリと
しての利点は、製造工程、構造ともに単純であること、
チャネル自オが情報保持用コンデンサの役目をするため
へ反化に適すること等である０ なお、本発明は前述の実施例に限定されるものではなく
、本発明の範囲内で様々の変形が考えられる◎
モリとして用いることも可能である。すなわち、チャネ
ル領域３３は周囲から絶縁されているので、チャネル領
域をチャーシアｙｆＬ友後、ｒ−ト電圧を零にすること
によりチャネル領域の電荷は保持される。このメモリと
しての利点は、製造工程、構造ともに単純であること、
チャネル自オが情報保持用コンデンサの役目をするため
へ反化に適すること等である０ なお、本発明は前述の実施例に限定されるものではなく
、本発明の範囲内で様々の変形が考えられる◎
第１図は通常のＭＯ８Ｆｉｉｌ：Ｔの構造を示す断面図
、第２図は周知の８０８− ＦＥＴの構造を示す断面図
、第３図は本発明の１実施例によるフローテ（ング妃ヤ
ネルＭＯ８ＦＥＴの構造を示す断面図、第４図は本発明
の一実施例によるフローティングチャネルＭＯＩｉｌＦ
ＥＴの製造工程図、第５図は第１図のＭＯＳＦＥＴのＩ
Ｖ−■’線断面における電子のエネルギ帯構造を示すバ
ンドダイアダラム、そして第６図（ａ） 、 （ｂ）は
第３図の本発明の実施例についての電子のエネルギ帯構
造を示すバンドダイアダラムである０ ３１・・・ｎ型シリコ／基板、３２・・・単結晶ｐ十形
シリコン層、３３・・・−チャネル領域、３４・・・絶
縁領域、３５・・・絶縁領域、３６−・・ソース領域、
３７・・・ドレイン領域、３８・・・？−）絶縁膜、３
９・−・ｙ−計電極０ 特許出願人 ｇ±通株式会社 特許出願代理人 升理士青木 朗 升理士西舘和之 計理士 内 １）幸 男 計理士 山 口 昭 之 第４図 第５図
、第２図は周知の８０８− ＦＥＴの構造を示す断面図
、第３図は本発明の１実施例によるフローテ（ング妃ヤ
ネルＭＯ８ＦＥＴの構造を示す断面図、第４図は本発明
の一実施例によるフローティングチャネルＭＯＩｉｌＦ
ＥＴの製造工程図、第５図は第１図のＭＯＳＦＥＴのＩ
Ｖ−■’線断面における電子のエネルギ帯構造を示すバ
ンドダイアダラム、そして第６図（ａ） 、 （ｂ）は
第３図の本発明の実施例についての電子のエネルギ帯構
造を示すバンドダイアダラムである０ ３１・・・ｎ型シリコ／基板、３２・・・単結晶ｐ十形
シリコン層、３３・・・−チャネル領域、３４・・・絶
縁領域、３５・・・絶縁領域、３６−・・ソース領域、
３７・・・ドレイン領域、３８・・・？−）絶縁膜、３
９・−・ｙ−計電極０ 特許出願人 ｇ±通株式会社 特許出願代理人 升理士青木 朗 升理士西舘和之 計理士 内 １）幸 男 計理士 山 口 昭 之 第４図 第５図
Claims (1)
- １、−導電形の半導体基板、該半導体基板上に形成され
該−導電形と反対導電形のチャネル領域、鋏半導体ｉ板
上で該チャネル領域の両側に１［Ｉ して形成さ７Ｌ九
２つの絶−領域、骸絶縁領域の各々の上に形成され該−
導電形と同−導電形の電極領域、該チーネル領域を覆う
ように形成されたダート絶−一、□及び＃ｒ−）絶縁膜
上に形成されたｒ−ト電極ｉ具備し、それによりｍチャ
ネル領域及び該電極領域を電気的に基板から絶縁し九こ
とを４Ｉ像とす誌７０−ティンダチャネルＭＯ８ＦｇＴ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10051581A JPS583286A (ja) | 1981-06-30 | 1981-06-30 | フロ−テイングチヤネルｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10051581A JPS583286A (ja) | 1981-06-30 | 1981-06-30 | フロ−テイングチヤネルｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583286A true JPS583286A (ja) | 1983-01-10 |
Family
ID=14276083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10051581A Pending JPS583286A (ja) | 1981-06-30 | 1981-06-30 | フロ−テイングチヤネルｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583286A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612230A (en) * | 1991-04-16 | 1997-03-18 | Canon Kabushiki Kaisha | Process for manufacturing a semiconductor device by applying a non-single-crystalline material on a sidewall inside of an opening portion for growing a single-crystalline semiconductor body |
| US5723895A (en) * | 1995-12-14 | 1998-03-03 | Nec Corporation | Field effect transistor formed in semiconductor region surrounded by insulating film |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5190584A (en) * | 1975-02-07 | 1976-08-09 | Handotaisochino seizohoho | |
| JPS52113684A (en) * | 1976-03-19 | 1977-09-22 | Matsushita Electric Ind Co Ltd | Semiconductor device |
-
1981
- 1981-06-30 JP JP10051581A patent/JPS583286A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5190584A (en) * | 1975-02-07 | 1976-08-09 | Handotaisochino seizohoho | |
| JPS52113684A (en) * | 1976-03-19 | 1977-09-22 | Matsushita Electric Ind Co Ltd | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612230A (en) * | 1991-04-16 | 1997-03-18 | Canon Kabushiki Kaisha | Process for manufacturing a semiconductor device by applying a non-single-crystalline material on a sidewall inside of an opening portion for growing a single-crystalline semiconductor body |
| US5723895A (en) * | 1995-12-14 | 1998-03-03 | Nec Corporation | Field effect transistor formed in semiconductor region surrounded by insulating film |
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