JPH02210871A - 半導体装置 - Google Patents
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- JPH02210871A JPH02210871A JP1030860A JP3086089A JPH02210871A JP H02210871 A JPH02210871 A JP H02210871A JP 1030860 A JP1030860 A JP 1030860A JP 3086089 A JP3086089 A JP 3086089A JP H02210871 A JPH02210871 A JP H02210871A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
-
- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＳＯＩ構造を有する高耐圧のＭＯＳ型半導体装置に関し
。
。
高いドレイン耐圧と低いオン抵抗を実現することを目的
とし。
とし。
絶縁膜と、前記絶縁膜上に形成された一導電型の半導体
層と、前記半導体層に形成された逆導電型のソース領域
及びドレイン領域と、前記ソース領域及びドレイン領域
の間の前記半導体層上にゲート絶縁膜を介して形成され
たゲート電極と、前記ゲート電極と前記ドレイン領域の
間の前記半導体層に、前記ドレイン領域より低不純物濃
度で浅く形成された逆導電型のオフセット低濃度領域と
。
層と、前記半導体層に形成された逆導電型のソース領域
及びドレイン領域と、前記ソース領域及びドレイン領域
の間の前記半導体層上にゲート絶縁膜を介して形成され
たゲート電極と、前記ゲート電極と前記ドレイン領域の
間の前記半導体層に、前記ドレイン領域より低不純物濃
度で浅く形成された逆導電型のオフセット低濃度領域と
。
前記絶縁膜下であって少なくとも前記オフセット低濃度
領域の下の領域に設けられ、前記オフセット低濃度領域
の下の前記半導体層における電界を制御する制御電極と
からなるように構成する。
領域の下の領域に設けられ、前記オフセット低濃度領域
の下の前記半導体層における電界を制御する制御電極と
からなるように構成する。
本発明は半導体装置に関し、更に詳しくは、ＳＯＩ構造
を有する高耐圧のＭＯＳ型半導体装置に関する。
を有する高耐圧のＭＯＳ型半導体装置に関する。
絶縁層上に形成された半導体層に能動素子を形成するＳ
ＯＩ （Ｓｉｌｉｃｏｎ又はＳｅｍ１ｃｏｎｄｕｃ
ｔｏｒ ０ｎＩｎｓｕｌａｔｏｒ） 技術によれば、
完全な素子分離が可能である。そこで８高耐圧が要求さ
れるデイスプレィパネル駆動、メカトロニクス等に使用
されるＭＯＳ Ｆ ＥＴを、Ｓｏｌ構造を利用して形成
することが提案されている。
ＯＩ （Ｓｉｌｉｃｏｎ又はＳｅｍ１ｃｏｎｄｕｃ
ｔｏｒ ０ｎＩｎｓｕｌａｔｏｒ） 技術によれば、
完全な素子分離が可能である。そこで８高耐圧が要求さ
れるデイスプレィパネル駆動、メカトロニクス等に使用
されるＭＯＳ Ｆ ＥＴを、Ｓｏｌ構造を利用して形成
することが提案されている。
第６図は従来技術説明図であり、絶縁膜上に形成したオ
フセットゲート型ＭＯＳＦＥＴを示している。
フセットゲート型ＭＯＳＦＥＴを示している。
第６図において、１は一導電型のシリコン（Ｓ＋）半導
体基板、２は絶縁膜、３は一導電型の半導体層、４はゲ
ート絶縁膜、５はゲート電極。
体基板、２は絶縁膜、３は一導電型の半導体層、４はゲ
ート絶縁膜、５はゲート電極。
７は逆導電型のソース領域、８は逆導電型のドレイン領
域、９は逆導電型のオフセット低濃度領域。
域、９は逆導電型のオフセット低濃度領域。
１１及び１２は電極、１３は眉間絶縁膜である。
なお、絶縁膜２はサファイヤ等の絶縁性基板であっても
よい。
よい。
オフセットゲート型ＭＯＳ Ｆ ＥＴは、絶縁膜２上の
半導体層３を利用して形成されており、ＳＯＩ構造を有
する。このＳｏｌ構造であることを利用して１図示のオ
フセットゲート型ＭＯ３ＦＥＴは他の素子と完全に分離
されている。
半導体層３を利用して形成されており、ＳＯＩ構造を有
する。このＳｏｌ構造であることを利用して１図示のオ
フセットゲート型ＭＯ３ＦＥＴは他の素子と完全に分離
されている。
半導体層３は十分薄く形成される。これにより。
ドレイン耐圧を高くできかつオン抵抗を小さくすること
ができる。
ができる。
即ち、半導体層３の厚さを薄くすることにより。
ドレイン電圧印加時には、オフセット低濃度領域９とそ
の直下の半導体層３（この２つを合わせてオフセット部
という）とが作るｐｎ接合（以下。
の直下の半導体層３（この２つを合わせてオフセット部
という）とが作るｐｎ接合（以下。
縦型ｐｎ接合という）は上下方向に容易に空乏化される
。この結果、オフセット低濃度領域９の表面（上面）か
ら半導体層３の底面まで、即ちオフセット部が、厚さ方
向の全域に五つて空乏化される。この時、ドレイン電圧
と縦型ｐｎ接合を厚さ方向全域に渡って空乏化するため
に要する電圧との差分が、当該空乏化された縦型ｐｎ接
合の横方向電界の増大に寄与する。従って、オフセット
部の長さ（ゲート電極５とドレイン領域８との距離）を
長くすることによって、ドレイン耐圧を高くすることが
できる。
。この結果、オフセット低濃度領域９の表面（上面）か
ら半導体層３の底面まで、即ちオフセット部が、厚さ方
向の全域に五つて空乏化される。この時、ドレイン電圧
と縦型ｐｎ接合を厚さ方向全域に渡って空乏化するため
に要する電圧との差分が、当該空乏化された縦型ｐｎ接
合の横方向電界の増大に寄与する。従って、オフセット
部の長さ（ゲート電極５とドレイン領域８との距離）を
長くすることによって、ドレイン耐圧を高くすることが
できる。
また、縦型ｐｎ接合は半導体３の厚さが薄ければ、厚さ
方向全域に亘って容易に空乏化するので。
方向全域に亘って容易に空乏化するので。
オフセット低濃度領域９及び半導体層３（オフセット部
）の不純物濃度を高くすることができる。
）の不純物濃度を高くすることができる。
この結果ドレイン耐圧を高くしたままでオン抵抗を下げ
ることが可能となる。
ることが可能となる。
前述の従来技術によれば、オン抵抗を低減するためには
、オフセット部の不純物濃度を高くする必要がある。こ
のため、以下の如き問題が生じる。
、オフセット部の不純物濃度を高くする必要がある。こ
のため、以下の如き問題が生じる。
■ プロセス上の問題点
薄く形成された半導体層３内に縦型ｐｎ接合を形成する
には、オフセット低濃度領域９を浅い領域としなければ
ならない。しかし、オフセット低濃度領域９の不純物濃
度を高くすると、オフセット低濃度領域９形成後の製造
工程での高温プロセスにおいて不純物が拡散し、オフセ
ット低濃度領域９を浅く形成することは非常に困難であ
る。という問題があった。
には、オフセット低濃度領域９を浅い領域としなければ
ならない。しかし、オフセット低濃度領域９の不純物濃
度を高くすると、オフセット低濃度領域９形成後の製造
工程での高温プロセスにおいて不純物が拡散し、オフセ
ット低濃度領域９を浅く形成することは非常に困難であ
る。という問題があった。
■ デバイス構造の問題点
印加されたドレイン電圧によるオフセット低濃度領域９
での電界は、均等に分布せず第６図図示のｐｎ接合の部
分Ａ及びＢにおいて最も強くなる。
での電界は、均等に分布せず第６図図示のｐｎ接合の部
分Ａ及びＢにおいて最も強くなる。
このため、オフセット部の不純物濃度を高くすると、ド
レイン耐圧が部分Ａ又はＢによって規定されてしまう、
という問題があった。
レイン耐圧が部分Ａ又はＢによって規定されてしまう、
という問題があった。
以上のことから、実際のデバイスにおいては。
オフセット部の不純物濃度を高くすることは困難であり
、高ドレイン耐圧と低オン抵抗を両立させることはでき
なかった。
、高ドレイン耐圧と低オン抵抗を両立させることはでき
なかった。
本発明は、高いドレイン耐圧と低いオン抵抗を実現した
Ｓｏｌ構造を有する高耐圧ＭＯＳ型半導体装置を提供す
ることを目的とする。
Ｓｏｌ構造を有する高耐圧ＭＯＳ型半導体装置を提供す
ることを目的とする。
第１図は本発明の原理構成図であり９本発明によるＳｏ
ｌ構造のＭＯＳＦＥＴを示している。
ｌ構造のＭＯＳＦＥＴを示している。
第１図において、１はＳｔ基板、２は絶縁膜。
３は半導体層、４はゲート絶縁膜、５はゲート電極、６
は制御電極、７はソース領域、８はドレイン領域、９は
オフセット低濃度領域、１０ないし１２は電極、１３は
眉間絶縁膜である。
は制御電極、７はソース領域、８はドレイン領域、９は
オフセット低濃度領域、１０ないし１２は電極、１３は
眉間絶縁膜である。
ＭＯＳＦＥＴは、絶縁膜２上に形成された一導電型の半
導体層３をその基板として利用して形成したＳＯＩ構造
を有し、また、絶縁膜２下に電界制御用の制御電極６を
持つ。このＳｏｌ構造であることを利用して１図示のＭ
Ｏ３ＦＦ、Ｔは他の素子と完全に分離されており、また
、半導体層３は十分薄く形成される。
導体層３をその基板として利用して形成したＳＯＩ構造
を有し、また、絶縁膜２下に電界制御用の制御電極６を
持つ。このＳｏｌ構造であることを利用して１図示のＭ
Ｏ３ＦＦ、Ｔは他の素子と完全に分離されており、また
、半導体層３は十分薄く形成される。
半導体層３内において、その両端にソース領域７とドレ
イン領域８とが離れて形成され、これらの間の半導体層
３上にゲート絶縁膜４を介してゲート電極５が設けられ
る。
イン領域８とが離れて形成され、これらの間の半導体層
３上にゲート絶縁膜４を介してゲート電極５が設けられ
る。
ドレイン領域８は、ゲート電極５下の半導体層３ （チ
ャネル部）から離して形成される。ドレイン領域８とチ
ャネル部との間、即ち、ゲート電極５とドレイン領域８
の間の半導体層３に、オフセット低濃度領域９が設けら
れる。オフセット低濃度領域９は、ドレイン領域８と同
一導電型で、ドレイン領域８より低不純物濃度で浅く形
成され。
ャネル部）から離して形成される。ドレイン領域８とチ
ャネル部との間、即ち、ゲート電極５とドレイン領域８
の間の半導体層３に、オフセット低濃度領域９が設けら
れる。オフセット低濃度領域９は、ドレイン領域８と同
一導電型で、ドレイン領域８より低不純物濃度で浅く形
成され。
その下の半導体層３との間でｐｎ接合（縦型ｐｎ接合）
を形成する。
を形成する。
制御電極６は、絶縁膜２の下に設けられ、少なくともオ
フセット低濃度領域９即ちオフセット部の下の領域に設
けられる。即ち、少なくともオフセット低濃度領域９の
下の半導体層３における電界を制御し、絶縁膜２との界
面を反転させ得るように設けられる。
フセット低濃度領域９即ちオフセット部の下の領域に設
けられる。即ち、少なくともオフセット低濃度領域９の
下の半導体層３における電界を制御し、絶縁膜２との界
面を反転させ得るように設けられる。
本発明においては、オフセット低濃度領域９は。
その不純物濃度を下げることにより、十分性（形成でき
る。゛例えば２図示の如く、半導体層３の厚さの半分程
度の深さ（接合深さ）とすることができる、この結果、
縦型ｐｎ接合が、半導体層３の略中夫に形成される。
る。゛例えば２図示の如く、半導体層３の厚さの半分程
度の深さ（接合深さ）とすることができる、この結果、
縦型ｐｎ接合が、半導体層３の略中夫に形成される。
従って、ドレイン領域８に高電圧を印加した場合、′ｉ
ｉ１型ｐｎ型合ｎ接合オフセット部）が厚さ方向に全域
空乏化され、高電圧を保持できる。これにより、ドレイ
ン領域８とソース領域７間を高電圧にでき、ドレイン耐
圧を向上させることができる。
ｉ１型ｐｎ型合ｎ接合オフセット部）が厚さ方向に全域
空乏化され、高電圧を保持できる。これにより、ドレイ
ン領域８とソース領域７間を高電圧にでき、ドレイン耐
圧を向上させることができる。
また、このようにオフセット部を十分に空乏化できるの
で、ゲート電極５近傍の半導体層３中の電界も小さくで
きる。従って、ゲート電極５とドレイン領域８との間の
耐圧も大きくできる。
で、ゲート電極５近傍の半導体層３中の電界も小さくで
きる。従って、ゲート電極５とドレイン領域８との間の
耐圧も大きくできる。
更に、絶縁膜２の厚さを適当に厚くする（例えばゲート
絶縁膜４より厚（する）ことによって。
絶縁膜４より厚（する）ことによって。
ドレイン領域８と制御電極６との間の電位差に起因した
図示の部分Ｂにおける電界を小さくすることができる。
図示の部分Ｂにおける電界を小さくすることができる。
即ち、絶縁ｌＩ！２の厚さは、半導体層３内における電
界を部分Ｂでの降伏電圧以下にするようにされる。この
点からも、ドレイン耐圧を向上させることができる。
界を部分Ｂでの降伏電圧以下にするようにされる。この
点からも、ドレイン耐圧を向上させることができる。
一方、絶縁膜２の厚さは、オフセット低濃度領域９の下
の半導体層３の絶縁膜２との界面を、制御電極６からの
電界によって反転できるように形成しうる。制御電極６
からの電界が、前述の部分Ｂでの降伏を生じさせないよ
うな強さであっても。
の半導体層３の絶縁膜２との界面を、制御電極６からの
電界によって反転できるように形成しうる。制御電極６
からの電界が、前述の部分Ｂでの降伏を生じさせないよ
うな強さであっても。
十分に界面を反転させることができる。従って。
反転層を通してソース、ドレイン間に大きな電流を流す
ことができ、オン抵抗を小さくできる。
ことができ、オン抵抗を小さくできる。
また、半導体層３及びオフセット低濃度領域９の不純物
濃度を低く抑える要がないので、前記界面に生じる反転
部分の抵抗を小さくできる。従って、オン抵抗を小さく
できる。
濃度を低く抑える要がないので、前記界面に生じる反転
部分の抵抗を小さくできる。従って、オン抵抗を小さく
できる。
更に、ホットキャリアがオフセット低濃度領域９の上の
眉間絶縁膜１３に注入されることによつて、オフセット
低濃度領域９の抵抗が増すが、制御電極６により、この
抵抗の増大を抑えることができる。従って、信頼性を含
め、オン抵抗を低くすることができる。
眉間絶縁膜１３に注入されることによつて、オフセット
低濃度領域９の抵抗が増すが、制御電極６により、この
抵抗の増大を抑えることができる。従って、信頼性を含
め、オン抵抗を低くすることができる。
第１図図示の半導体装置について更に説明する。
制御電極６はｎ型ウェルからなる。このために。
基板１はｐ−型シリコン半導体基板とされる。制御電極
６としてのｎ型ウェルは、絶縁膜２の下にこれと接して
設けられ、また、オフセット低濃度領域９の下の他、電
極１０との接続のために半導体層３及び絶縁膜２が共に
存在しない領域にまでれたコンタクト窓を介して接続さ
れ、所定の電圧が印加される。なお、電極１０をゲート
電極５と接続するようにしてもよい。
６としてのｎ型ウェルは、絶縁膜２の下にこれと接して
設けられ、また、オフセット低濃度領域９の下の他、電
極１０との接続のために半導体層３及び絶縁膜２が共に
存在しない領域にまでれたコンタクト窓を介して接続さ
れ、所定の電圧が印加される。なお、電極１０をゲート
電極５と接続するようにしてもよい。
次に、この半導体装置の製造方法について簡単に説明す
る。
る。
比抵抗約１０Ωαのｐ−型シリコン半導体基板１を用意
し、これをリンを１００ ｋｅＶ、 ｌＸｌ０′３／ａ
（程度で選択的にイオン注入し、高温アニールをして、
制御電極６としてのｎ型ウェルを形成する。
し、これをリンを１００ ｋｅＶ、 ｌＸｌ０′３／ａ
（程度で選択的にイオン注入し、高温アニールをして、
制御電極６としてのｎ型ウェルを形成する。
次に、電極ｌＯの接する部分のみにシリコン酸化膜（Ｓ
ｉ Ｏ□膜）、シリコン窒化膜（Ｓｉ、ＩＮ４膜）を選
択的に形成し、これをマスクとしてＳｉ基板１の主表面
を熱酸化して、厚さ１μ１１〜１．５μ糟の絶縁膜（フ
ィールド酸化膜）２を形成する。
ｉ Ｏ□膜）、シリコン窒化膜（Ｓｉ、ＩＮ４膜）を選
択的に形成し、これをマスクとしてＳｉ基板１の主表面
を熱酸化して、厚さ１μ１１〜１．５μ糟の絶縁膜（フ
ィールド酸化膜）２を形成する。
前記マスクの除去後、再び軽い熱酸化を行い９次に、Ｓ
ｉ基板１上全面にＣＶＤによって多結晶状態の半導体例
えば多結晶シリコン（ポリＳｉ）を堆積させる。このポ
リＳｉ層にＡｒレーザ等のエネルギビームを照射して単
結晶化し、素子形成領域のみを残して他をエツチングに
より除去した後。
ｉ基板１上全面にＣＶＤによって多結晶状態の半導体例
えば多結晶シリコン（ポリＳｉ）を堆積させる。このポ
リＳｉ層にＡｒレーザ等のエネルギビームを照射して単
結晶化し、素子形成領域のみを残して他をエツチングに
より除去した後。
ボロンをＩ Ｘ １０” ／ｌｕａ程度でイオン注入し
てｐ−型の半導体層３とする０次に、半導体層３の表面
を熱酸化して１０００〜２０００人のゲート絶縁膜４を
形成し、この上にＣＶＤ及びエツチングによって約０．
５μｌのポリＳｉ層からなるゲート電極５を形成する。
てｐ−型の半導体層３とする０次に、半導体層３の表面
を熱酸化して１０００〜２０００人のゲート絶縁膜４を
形成し、この上にＣＶＤ及びエツチングによって約０．
５μｌのポリＳｉ層からなるゲート電極５を形成する。
次に、リンを２ｘｌＯ”／ｄ程度でイオン注入してオフ
セット低濃度領域９を形成し、同じくリンを２ｘｌＯ”
／ｃｄ程度でイオン注入してソース領域縁膜１３を形成
し、これ゛にエツチングによりコンタクト窓を開口した
後、スパッタリングによりメタル例えばアルミニウムか
らなる電極（配線）ＩＯないし１２を形成する。
セット低濃度領域９を形成し、同じくリンを２ｘｌＯ”
／ｃｄ程度でイオン注入してソース領域縁膜１３を形成
し、これ゛にエツチングによりコンタクト窓を開口した
後、スパッタリングによりメタル例えばアルミニウムか
らなる電極（配線）ＩＯないし１２を形成する。
以上のプロセスにより、オフセット低濃度領域９の長さ
が２０μｍのデバイスを試作したところ。
が２０μｍのデバイスを試作したところ。
ｎチャネル及びｐチャネルＭＯＳ Ｆ ＥＴ共に２００
Ｖ以上の高いドレイン耐圧が得られた。また、この素子
において、オン状態でのソースドレイン間電流は、制御
電極、６を形成しない同一形状の素子に比べ３０％〜１
００％大きい値を示した。
Ｖ以上の高いドレイン耐圧が得られた。また、この素子
において、オン状態でのソースドレイン間電流は、制御
電極、６を形成しない同一形状の素子に比べ３０％〜１
００％大きい値を示した。
第２図は一実施例構成図である。
この例において、制御電極６としてのｎ型ウェルは、オ
フセット低濃度領域９の下のみならず。
フセット低濃度領域９の下のみならず。
ゲート電極５及びソース領域７の下、即ち、半導体層３
の全域に亘って設けられる。従って、オフセット低濃度
領域９と制御電極６との間の位置合わせを容易に行い得
る。また、半導体層３において、絶縁膜２の界面に沿っ
た反転層をドレイン領域８とソース領域７の間の全てに
連続して形成できるので、オン抵抗をより一層小さ（で
きる。
の全域に亘って設けられる。従って、オフセット低濃度
領域９と制御電極６との間の位置合わせを容易に行い得
る。また、半導体層３において、絶縁膜２の界面に沿っ
た反転層をドレイン領域８とソース領域７の間の全てに
連続して形成できるので、オン抵抗をより一層小さ（で
きる。
第３図及び第４図は他の、実施例構成図であり。
制御電極６をＳｉ基板１中ではなくＳｉ基板ｌ上の絶縁
膜２及び２′中に埋め込んだ埋め込み電極として形成し
た例である。
膜２及び２′中に埋め込んだ埋め込み電極として形成し
た例である。
第３図及び第４図の半導体装置は１次のようにして形成
される。
される。
第１図の絶縁膜２と同様にＳｉ基板ｌの表面を熱酸化し
て絶縁膜２′を形成した後、この上に第１図の半導体層
３と同様に、高濃度に不純物注入した制御電極６を形成
する。この後、全面にＣＶＤにより絶縁膜２を形成し、
以後は前述の工程と同一の工程を行う。
て絶縁膜２′を形成した後、この上に第１図の半導体層
３と同様に、高濃度に不純物注入した制御電極６を形成
する。この後、全面にＣＶＤにより絶縁膜２を形成し、
以後は前述の工程と同一の工程を行う。
この過程において、第３図の例では制御電極６はオフセ
ット低濃度領域９の下の一部（及びドレイン領域８の下
）に形成され、第４図の例では制御電極６は半導体層３
の下に形成される。第３図と第４図の半導体装置の関係
は、第１図と第２図の半導体装置の関係と同様である。
ット低濃度領域９の下の一部（及びドレイン領域８の下
）に形成され、第４図の例では制御電極６は半導体層３
の下に形成される。第３図と第４図の半導体装置の関係
は、第１図と第２図の半導体装置の関係と同様である。
第３図及び第４図の半導体装置は、Ｓｉ基板１中に形成
される部分がないため、第１図及び第２図の半導体装置
よりも高集積化に有用である。
される部分がないため、第１図及び第２図の半導体装置
よりも高集積化に有用である。
なお、この実施例ではＳｉ基板ｌ又は絶縁膜２′はサフ
アイヤ等の絶縁性基板であってもよい。
アイヤ等の絶縁性基板であってもよい。
第５図は他の実施例構成図であり、制御電極６に対して
、ゲート電極５より高い電圧を印加した例を示している
。
、ゲート電極５より高い電圧を印加した例を示している
。
ゲート電極５への入力は、昇圧回路Ｌ４を通ることによ
ってより高い電圧とされて制御電極６に印加される。こ
れは、絶縁膜２を厚（形成した時に有効である。
ってより高い電圧とされて制御電極６に印加される。こ
れは、絶縁膜２を厚（形成した時に有効である。
昇圧回路１４を構成するｎチャネルＭＯ３ＦＥＴは２図
示しないが、Ｓｉ基板１に形成され、ｐチャネルＭＯＳ
Ｆ ＥＴは、制御電極６と同一工程で形成されるｎ型
ウェル領域に形成される。
示しないが、Ｓｉ基板１に形成され、ｐチャネルＭＯＳ
Ｆ ＥＴは、制御電極６と同一工程で形成されるｎ型
ウェル領域に形成される。
なお、ゲート電極５への入力、制御電極６への入力は、
必要に応じて前段回路からの入力を昇圧回路や降圧回路
を通して入力することができる。
必要に応じて前段回路からの入力を昇圧回路や降圧回路
を通して入力することができる。
以上説明したように９本発明によれば、ＳＯＩ構造を存
する高耐圧のＭＯ５型半導体装置において、オフセット
ゲート部直下に電位制御用の制御電極を設けることによ
り、オフセットゲート部の不純物濃度を高くすることな
（オン抵抗を小さ（することができるので２高いドレイ
ン耐圧と低いオン抵抗とを同時に実現することができる
。
する高耐圧のＭＯ５型半導体装置において、オフセット
ゲート部直下に電位制御用の制御電極を設けることによ
り、オフセットゲート部の不純物濃度を高くすることな
（オン抵抗を小さ（することができるので２高いドレイ
ン耐圧と低いオン抵抗とを同時に実現することができる
。
第１図は本発明の原理構成図。
第２図は一実施例構成図。
第３図ないし第５図は他の実施例構成図。
第６図は従来技術説明図である。
図中、１はＳｉ基板、２は絶縁膜、３は半導体層、４は
ゲート絶縁膜、５はゲート電極、６は制御電極、７はソ
ース領域、８はドレイン領域。 ９はオフセット低濃度領域、１０ないし１２は電極、
１３は眉間絶縁膜である。
ゲート絶縁膜、５はゲート電極、６は制御電極、７はソ
ース領域、８はドレイン領域。 ９はオフセット低濃度領域、１０ないし１２は電極、
１３は眉間絶縁膜である。
Claims (1)
- 【特許請求の範囲】 絶縁膜（２）と、 前記絶縁膜（２）上に形成された一導電型の半導体層（
３）と、 前記半導体層（３）に形成された逆導電型のソース領域
（７）及びドレイン領域（８）と、 前記ソース領域（７）及びドレイン領域（８）の間の前
記半導体層（３）上にゲート絶縁膜（４）を介して形成
されたゲート電極（５）と、 前記ゲート電極（５）と前記ドレイン領域（８）の間の
前記半導体層（３）に、前記ドレイン領域（８）より低
不純物濃度で浅く形成された逆導電型のオフセット低濃
度領域（９）と、 前記絶縁膜（２）下であって少なくとも前記オフセット
低濃度領域（９）の下の領域に設けられ、前記オフセッ
ト低濃度領域（９）の下の前記半導体層（３）における
電界を制御する制御電極（６）とからなる ことを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030860A JPH02210871A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
| DE69009210T DE69009210D1 (de) | 1989-02-09 | 1990-02-06 | Hochspannungs-Halbleiteranordnung mit einer Silizium-auf-Isolator-Struktur mit verringertem Anschaltwiderstand. |
| EP90102308A EP0382165B1 (en) | 1989-02-09 | 1990-02-06 | High-voltage semiconductor device having silicon-on-insulator structure with reduced on-resistance |
| KR9001588A KR930007191B1 (en) | 1989-02-09 | 1990-02-09 | High voltage semiconductor device having soi structure with reduced on-resistance |
| US07/714,985 US5138409A (en) | 1989-02-09 | 1991-06-14 | High voltage semiconductor device having silicon-on-insulator structure with reduced on-resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030860A JPH02210871A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02210871A true JPH02210871A (ja) | 1990-08-22 |
Family
ID=12315478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030860A Pending JPH02210871A (ja) | 1989-02-09 | 1989-02-09 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5138409A (ja) |
| EP (1) | EP0382165B1 (ja) |
| JP (1) | JPH02210871A (ja) |
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| DE (1) | DE69009210D1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183520A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 薄膜トランジスタ |
| US5821585A (en) * | 1993-09-29 | 1998-10-13 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
| JP2016122773A (ja) * | 2014-12-25 | 2016-07-07 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920008834A (ko) * | 1990-10-09 | 1992-05-28 | 아이자와 스스무 | 박막 반도체 장치 |
| JP3121676B2 (ja) * | 1992-05-29 | 2001-01-09 | 株式会社東芝 | 薄膜トランジスタ及び薄膜トランジスタを用いたスタティックｒａｍ |
| US5399896A (en) * | 1992-09-29 | 1995-03-21 | Mitsubishi Denki Kabushiki Kaisha | FET with a T-shaped gate of a particular structure |
| JPH08181316A (ja) * | 1994-12-22 | 1996-07-12 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5710451A (en) * | 1996-04-10 | 1998-01-20 | Philips Electronics North America Corporation | High-voltage lateral MOSFET SOI device having a semiconductor linkup region |
| US5770880A (en) * | 1996-09-03 | 1998-06-23 | Harris Corporation | P-collector H.V. PMOS switch VT adjusted source/drain |
| US5770881A (en) * | 1996-09-12 | 1998-06-23 | International Business Machines Coproration | SOI FET design to reduce transient bipolar current |
| US6734498B2 (en) * | 1998-10-02 | 2004-05-11 | Intel Corporation | Insulated channel field effect transistor with an electric field terminal region |
| JP4050077B2 (ja) * | 2002-03-19 | 2008-02-20 | セイコーインスツル株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2005228779A (ja) * | 2004-02-10 | 2005-08-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2007059813A (ja) * | 2005-08-26 | 2007-03-08 | Toshiba Corp | 半導体装置 |
| DE102005045910B4 (de) * | 2005-09-26 | 2010-11-11 | Infineon Technologies Austria Ag | Laterales SOI-Bauelement mit einem verringerten Einschaltwiderstand |
| FR3004583A1 (fr) | 2013-10-28 | 2014-10-17 | St Microelectronics Sa | Transistor mos a drain etendu en couche mince sur isolant |
| EP3276664B1 (en) * | 2016-07-29 | 2020-11-11 | LG Display Co., Ltd. | Thin film transistor device, method for manufacturing the same, and display device including the same |
| US20190237587A1 (en) * | 2016-12-30 | 2019-08-01 | Shenzhen Royole Technologies Co., Ltd. | Thin film transistor, display device, and method for manufacturing thin film transistor |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53138281A (en) * | 1977-05-09 | 1978-12-02 | Nec Corp | Insulated-gate field effect transistor |
| US4236167A (en) * | 1978-02-06 | 1980-11-25 | Rca Corporation | Stepped oxide, high voltage MOS transistor with near intrinsic channel regions of different doping levels |
| US4394674A (en) * | 1979-10-09 | 1983-07-19 | Nippon Electric Co., Ltd. | Insulated gate field effect transistor |
| GB2064866A (en) * | 1979-11-30 | 1981-06-17 | Gen Electric Co Ltd | Field effect semiconductor device |
| JPS5688354A (en) * | 1979-12-20 | 1981-07-17 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS56169369A (en) * | 1980-05-30 | 1981-12-26 | Sharp Corp | High withstand voltage mos field effect semiconductor device |
| JPS57190362A (en) * | 1981-05-19 | 1982-11-22 | Nec Corp | Semiconductor device |
| JPH077826B2 (ja) * | 1983-08-25 | 1995-01-30 | 忠弘 大見 | 半導体集積回路 |
| JPS6054470A (ja) * | 1983-09-05 | 1985-03-28 | Agency Of Ind Science & Technol | 半導体装置の製造方法 |
| US4752814A (en) * | 1984-03-12 | 1988-06-21 | Xerox Corporation | High voltage thin film transistor |
| US4748485A (en) * | 1985-03-21 | 1988-05-31 | Hughes Aircraft Company | Opposed dual-gate hybrid structure for three-dimensional integrated circuits |
| JPS61232676A (ja) * | 1985-04-09 | 1986-10-16 | Fujitsu Ltd | 半導体装置 |
| JPS625662A (ja) * | 1985-07-01 | 1987-01-12 | Nec Corp | Ｓｏｉ型高耐圧ｉｃ |
| US4882295A (en) * | 1985-07-26 | 1989-11-21 | Energy Conversion Devices, Inc. | Method of making a double injection field effect transistor |
| JPS63119578A (ja) * | 1986-11-07 | 1988-05-24 | Seiko Epson Corp | 半導体装置 |
| JPH07105448B2 (ja) * | 1988-03-14 | 1995-11-13 | 日本電気株式会社 | Ｍｏｓ型集積回路 |
| JP2798933B2 (ja) * | 1988-07-28 | 1998-09-17 | 株式会社東芝 | 記録装置 |
-
1989
- 1989-02-09 JP JP1030860A patent/JPH02210871A/ja active Pending
-
1990
- 1990-02-06 EP EP90102308A patent/EP0382165B1/en not_active Expired - Lifetime
- 1990-02-06 DE DE69009210T patent/DE69009210D1/de not_active Expired - Lifetime
- 1990-02-09 KR KR9001588A patent/KR930007191B1/ko not_active IP Right Cessation
-
1991
- 1991-06-14 US US07/714,985 patent/US5138409A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821585A (en) * | 1993-09-29 | 1998-10-13 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
| JPH07183520A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 薄膜トランジスタ |
| JP2016122773A (ja) * | 2014-12-25 | 2016-07-07 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5138409A (en) | 1992-08-11 |
| EP0382165A3 (en) | 1991-03-13 |
| DE69009210D1 (de) | 1994-07-07 |
| EP0382165B1 (en) | 1994-06-01 |
| EP0382165A2 (en) | 1990-08-16 |
| KR930007191B1 (en) | 1993-07-31 |
| KR900013652A (ko) | 1990-09-06 |
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