JPS6346586B2 - - Google Patents
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- JPS6346586B2 JPS6346586B2 JP52065025A JP6502577A JPS6346586B2 JP S6346586 B2 JPS6346586 B2 JP S6346586B2 JP 52065025 A JP52065025 A JP 52065025A JP 6502577 A JP6502577 A JP 6502577A JP S6346586 B2 JPS6346586 B2 JP S6346586B2
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- insulating film
- gate electrode
- semiconductor layer
- semiconductor device
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Description
【発明の詳細な説明】
本発明はMIS型半導体装置およびその製造方法
に関し、ゲート電極配線抵抗が小さく、チヤネル
とゲート電極が自己整合でき、かつ表面の平坦な
MIS型半導体装置を提供するものである。
に関し、ゲート電極配線抵抗が小さく、チヤネル
とゲート電極が自己整合でき、かつ表面の平坦な
MIS型半導体装置を提供するものである。
MIS型半導体装置では動作の高速度化あるいは
高出力化のためにチヤネル長を極めて短かくする
必要がある。チヤネル長を短かくするとチヤネル
とゲート電極のパターン合わせ精度が困難とな
り、それ故チヤネルとゲート電極を自己整合で形
成することが必要不可欠となる。チヤネルとゲー
ト電極を自己整合で形成するのに、通常ゲート電
極としては多結晶シリコンを用いているが、この
場合にはゲート電極配線により段差が生じ、微細
なパターン形成を困難にする。
高出力化のためにチヤネル長を極めて短かくする
必要がある。チヤネル長を短かくするとチヤネル
とゲート電極のパターン合わせ精度が困難とな
り、それ故チヤネルとゲート電極を自己整合で形
成することが必要不可欠となる。チヤネルとゲー
ト電極を自己整合で形成するのに、通常ゲート電
極としては多結晶シリコンを用いているが、この
場合にはゲート電極配線により段差が生じ、微細
なパターン形成を困難にする。
本発明はゲート電極として基板内に埋め込まれ
た単結晶シリコンを用いるMIS型半導体装置およ
びその製造方法を提供するものであり、それ故ゲ
ート電極配線抵抗を小さくでき、チヤネルとゲー
ト電極は自己整合で形成され、かつ表面の平坦な
構造となる。
た単結晶シリコンを用いるMIS型半導体装置およ
びその製造方法を提供するものであり、それ故ゲ
ート電極配線抵抗を小さくでき、チヤネルとゲー
ト電極は自己整合で形成され、かつ表面の平坦な
構造となる。
本発明は基板内に形成された不純物拡散層の深
さの差を利用するものであり、前記深さの差によ
つて規定される基板の所定領域をゲート絶縁物あ
るいはフイールド絶縁物とし、ゲート絶縁物ある
いはフイールド絶縁物に囲まれた不純物拡散層を
ゲート電極あるいはゲート電極配線とするもので
ある。
さの差を利用するものであり、前記深さの差によ
つて規定される基板の所定領域をゲート絶縁物あ
るいはフイールド絶縁物とし、ゲート絶縁物ある
いはフイールド絶縁物に囲まれた不純物拡散層を
ゲート電極あるいはゲート電極配線とするもので
ある。
以下本発明を実施例に従つて図面と共に詳細に
説明する。第１図は本発明の一実施例にかかる
MIS型半導体装置の製造工程図である。まずＮ形
シリコン基板１を準備し、その一主面に酸化硅素
膜２を形成し、次いで通常のホトエツチング工程
により、ゲート領域３に拡散窓を開口し、Ｐ形不
純物原子たとえばボロンを拡散し、この拡散深さ
の差により規定されたＰ形不純物拡散層４を形成
するＡ。
説明する。第１図は本発明の一実施例にかかる
MIS型半導体装置の製造工程図である。まずＮ形
シリコン基板１を準備し、その一主面に酸化硅素
膜２を形成し、次いで通常のホトエツチング工程
により、ゲート領域３に拡散窓を開口し、Ｐ形不
純物原子たとえばボロンを拡散し、この拡散深さ
の差により規定されたＰ形不純物拡散層４を形成
するＡ。
次に拡散窓より更にＮ形不純物原子たとえばリ
ンを拡散、Ｎ形不純物拡散層５を形成するＢ。こ
のときＮ形不純物拡散層５は、Ｐ形不純物拡散層
４の拡散深さよりも浅くする。この４と５の拡散
深さの差により規定されるＰ形領域６が形成され
る。
ンを拡散、Ｎ形不純物拡散層５を形成するＢ。こ
のときＮ形不純物拡散層５は、Ｐ形不純物拡散層
４の拡散深さよりも浅くする。この４と５の拡散
深さの差により規定されるＰ形領域６が形成され
る。
次いで基板１を49％弗化水素酸水溶液中に浸漬
し、光照射をしながら陽極処理を行なう。Ｎ形シ
リコン基板１およびＮ形不純物拡散層５の多孔質
化速度はＰ形不純物拡散層４の多孔質化速度より
遅いので、Ｎ形不純物拡散層５の拡散深さよりも
深い領域のＰ形不純物拡散層６が多孔質化され、
多孔質シリコン７となるＣ。
し、光照射をしながら陽極処理を行なう。Ｎ形シ
リコン基板１およびＮ形不純物拡散層５の多孔質
化速度はＰ形不純物拡散層４の多孔質化速度より
遅いので、Ｎ形不純物拡散層５の拡散深さよりも
深い領域のＰ形不純物拡散層６が多孔質化され、
多孔質シリコン７となるＣ。
次いで上記基板１を酸化性雰囲気中で熱処理
し、前記多孔質シリコン７を酸化硅素膜８に変質
するＤ。９は上記基板７の主面に形成された酸化
硅素膜である。
し、前記多孔質シリコン７を酸化硅素膜８に変質
するＤ。９は上記基板７の主面に形成された酸化
硅素膜である。
その後、上記基板１の所定のソースおよびドレ
イン領域形成部分１０，１１にＰ形不純物原子た
とえばボロンを拡散し、Ｐ形のソース１２および
ドレイン１３を形成するＥ。このときゲート領域
１４のゲート電極となるＮ形不純物拡散層５にも
Ｐ形不純物原子をソース１２およびドレイン１３
の形成時に同時に拡散しても良い。またソース１
２およびドレイン１３の拡散深さは任意である
が、前記埋め込まれた酸化硅素膜８の深さよりも
ソース１２およびドレイン１３の拡散深さを浅く
することにより、空乏層の広がりが前記酸化硅素
膜８下のチヤンネル領域１５にはほとんど伸びな
くなる。従がつてチヤネル長を極めて短かくした
場合にドレイン１３の電界によるゲートのしきい
値電圧VTの変動いわゆる短チヤネル効果が生じ
なくなり、チヤネル長の極めて短かいMOS半導
体装置が実現可能である。１６はソース、ドレイ
ン形成後に、形成された酸化硅素膜である。
イン領域形成部分１０，１１にＰ形不純物原子た
とえばボロンを拡散し、Ｐ形のソース１２および
ドレイン１３を形成するＥ。このときゲート領域
１４のゲート電極となるＮ形不純物拡散層５にも
Ｐ形不純物原子をソース１２およびドレイン１３
の形成時に同時に拡散しても良い。またソース１
２およびドレイン１３の拡散深さは任意である
が、前記埋め込まれた酸化硅素膜８の深さよりも
ソース１２およびドレイン１３の拡散深さを浅く
することにより、空乏層の広がりが前記酸化硅素
膜８下のチヤンネル領域１５にはほとんど伸びな
くなる。従がつてチヤネル長を極めて短かくした
場合にドレイン１３の電界によるゲートのしきい
値電圧VTの変動いわゆる短チヤネル効果が生じ
なくなり、チヤネル長の極めて短かいMOS半導
体装置が実現可能である。１６はソース、ドレイ
ン形成後に、形成された酸化硅素膜である。
かくして得られた上記基板１のゲート領域１
４、ソース領域１２、ドレイン１３に通常のホト
エツチング技術によりコンタクト窓を開口し、ア
ルミを蒸着して、ゲート電極金属層１７、ソース
電極金属層１８、ドレイン電極金属層１９を形成
し、MOS半導体装置を得るＦ。
４、ソース領域１２、ドレイン１３に通常のホト
エツチング技術によりコンタクト窓を開口し、ア
ルミを蒸着して、ゲート電極金属層１７、ソース
電極金属層１８、ドレイン電極金属層１９を形成
し、MOS半導体装置を得るＦ。
第２図は本発明による縦形構造MOS半導体装
置の一実施例である。ここで２１はN+形シリコ
ン層であり、ドレインとして用いられる。２２は
N-形シリコン層であり、ソース・ドレイン間の
耐圧向上のために設けられている。２３はＰ形シ
リコン層であり、チヤネルの形成される領域であ
る。２４はN+形シリコン層であり、ソースとし
て用いられる。２５は多孔質シリコンの酸化され
た酸化硅素膜であり、ゲート絶縁物となる。２６
はN+形シリコン層で、単結晶シリコンより成り、
ゲート電極となる。２７は酸化硅素膜で、２８，
２９はそれぞれゲート電極金属層およびソース電
極金属層である。第２図のドレイン、ソース、チ
ヤネル領域は拡散、イオン注入法等で容易に形成
することができ、チヤネル領域２３のチヤネル長
を1μm以下にすることが可能である。さらに、第
２図の構造は、完全にほぼ表面が平坦化されてお
り、従来の縦型構造のMOSトランジスタのよう
に溝ができず、集積化に極めて好都合である。
置の一実施例である。ここで２１はN+形シリコ
ン層であり、ドレインとして用いられる。２２は
N-形シリコン層であり、ソース・ドレイン間の
耐圧向上のために設けられている。２３はＰ形シ
リコン層であり、チヤネルの形成される領域であ
る。２４はN+形シリコン層であり、ソースとし
て用いられる。２５は多孔質シリコンの酸化され
た酸化硅素膜であり、ゲート絶縁物となる。２６
はN+形シリコン層で、単結晶シリコンより成り、
ゲート電極となる。２７は酸化硅素膜で、２８，
２９はそれぞれゲート電極金属層およびソース電
極金属層である。第２図のドレイン、ソース、チ
ヤネル領域は拡散、イオン注入法等で容易に形成
することができ、チヤネル領域２３のチヤネル長
を1μm以下にすることが可能である。さらに、第
２図の構造は、完全にほぼ表面が平坦化されてお
り、従来の縦型構造のMOSトランジスタのよう
に溝ができず、集積化に極めて好都合である。
以上の第１の実施例においては、２インチ径で
0.01Ω・cmのＮ形シリコン基板１を用い、Ｐ形不
純物拡散層４はボロンを1100℃で150分間拡散し
て1.7μm深さ形成し、Ｎ形不純物拡散層５はリン
を1000℃で40分間拡散することにより1.5μm深さ
形成した。Ｐ形不純物の拡散窓としては3μmの窓
を用い、またＮ形不純物の拡散窓にも同一の窓を
用いた。Ｐ形領域６の幅は2000Åであつた。
0.01Ω・cmのＮ形シリコン基板１を用い、Ｐ形不
純物拡散層４はボロンを1100℃で150分間拡散し
て1.7μm深さ形成し、Ｎ形不純物拡散層５はリン
を1000℃で40分間拡散することにより1.5μm深さ
形成した。Ｐ形不純物の拡散窓としては3μmの窓
を用い、またＮ形不純物の拡散窓にも同一の窓を
用いた。Ｐ形領域６の幅は2000Åであつた。
陽極処理は1KWの赤外線ランプの照射のもと
で、20mAの電流を５分間通電して行なつた。多
孔質化された領域はＰ形領域６であり、多孔質シ
リコン７の厚みは2000Åであつた。
で、20mAの電流を５分間通電して行なつた。多
孔質化された領域はＰ形領域６であり、多孔質シ
リコン７の厚みは2000Åであつた。
多孔質シリコン７の熱処理条件は、1000℃30分
間のドライO2酸化の後、1100℃10分間のウエツ
ト酸化である。多孔質シリコン７の変質した酸化
硅素膜８の厚みは2000Åであつた。
間のドライO2酸化の後、1100℃10分間のウエツ
ト酸化である。多孔質シリコン７の変質した酸化
硅素膜８の厚みは2000Åであつた。
ソース１０およびドレイン１１はボロンを1100
℃で60分間拡散することにより形成した。
℃で60分間拡散することにより形成した。
また第２の実施例においては、基板としては２
インチ径のN-／N+形シリコンエピ基板２２／２
１を用いた。N+層の比抵抗は0.01Ω・cm、N-層
の比抵抗は10Ω・cm、N-層のエピ厚は10μmであ
つた。Ｐ形シリコン層２３はエピ技術により形成
し、比抵抗は２Ω・cm、厚みは1μmであつた。
インチ径のN-／N+形シリコンエピ基板２２／２
１を用いた。N+層の比抵抗は0.01Ω・cm、N-層
の比抵抗は10Ω・cm、N-層のエピ厚は10μmであ
つた。Ｐ形シリコン層２３はエピ技術により形成
し、比抵抗は２Ω・cm、厚みは1μmであつた。
ソースとなるN+形シリコン層２４は前記Ｐ形
シリコン層２３上に形成した1.5μm厚のＮ形エピ
層内にリンを1000℃で40分間拡散して形成した。
ゲート絶縁膜とゲート電極の形成は第１の実施例
と同一条件で行なつた。
シリコン層２３上に形成した1.5μm厚のＮ形エピ
層内にリンを1000℃で40分間拡散して形成した。
ゲート絶縁膜とゲート電極の形成は第１の実施例
と同一条件で行なつた。
以上の実施例で述べたMIS半導体装置はゲート
絶縁膜およびゲート電極は基板内に埋め込まれて
いるので、基板表面は平坦な構造となつており、
ゲート領域、ソース領域、ドレイン領域のコンタ
クト窓の開口が容易であり、アルミ配線の断線も
生じない。さらにゲート電極を単結晶シリコンで
形成ているので、従来の多結晶シリコンに比較し
てゲート電極配線抵抗を著しく小さくすることが
できる。すなわち、たとえばリンを950℃で多結
晶シリコンに拡散するとシート抵抗は50Ω/□程
度であるが、同一条件で単結晶シリコンにリンを
拡散するとシート抵抗を16Ω/□程度とすること
ができ、大巾な抵抗低下を実現することができ
る。
絶縁膜およびゲート電極は基板内に埋め込まれて
いるので、基板表面は平坦な構造となつており、
ゲート領域、ソース領域、ドレイン領域のコンタ
クト窓の開口が容易であり、アルミ配線の断線も
生じない。さらにゲート電極を単結晶シリコンで
形成ているので、従来の多結晶シリコンに比較し
てゲート電極配線抵抗を著しく小さくすることが
できる。すなわち、たとえばリンを950℃で多結
晶シリコンに拡散するとシート抵抗は50Ω/□程
度であるが、同一条件で単結晶シリコンにリンを
拡散するとシート抵抗を16Ω/□程度とすること
ができ、大巾な抵抗低下を実現することができ
る。
また、上記MOS半導体装置はチヤネルとゲー
ト電極が自己整合できるとともにソース、ドレイ
ンのマス合せが全く不用で、オフセツト状態にな
ることがなく、パターン合わせ精度の問題がなく
なる。
ト電極が自己整合できるとともにソース、ドレイ
ンのマス合せが全く不用で、オフセツト状態にな
ることがなく、パターン合わせ精度の問題がなく
なる。
さらに上記実施例で述べたようにチヤネル長を
極めて短かくすることができる。
極めて短かくすることができる。
本発明は単体MOS半導体装置に適用可能であ
るばかりでなく、MOS半導体集積回路にも適用
可能である。この場合フイールド領域内に埋め込
んだゲート電極を形成することにより、ゲート電
極の配線も同様に形成可能である。すなわちチヤ
ネル領域のゲート絶縁膜は薄く形成し、フイール
ド領域のゲート絶縁膜（フイールド絶縁膜）は約
1μmと厚く形成し、フイールド領域内に単結晶シ
リコン内に埋め込めばよい。その結果ゲート電極
配線による寄生MOS効果を防止することが可能
である。第３図にその一実施例を示す。同図Ａは
Ｂの回路における点線内の回路部分を形成した半
導体集積回路の表面模式構造図である。同Ｂに示
す回路はMOSインバータを示し、Ｔ１はドライ
バトランジスタ、Ｔ２は出力用トランジスタ、Ｔ
３は負荷トランジスタである。Ｇ１，Ｇ２はゲー
ト、Ｄ１，Ｄ２はドレイン、Ｓ１，Ｓ２はソース
である。同ＡにはＢに対応した部分を同一符号で
示し、ＡのＧ１，Ｇ２，Ｓ１，Ｓ２，Ｄ１，Ｄ２
は単結晶シリコンより形成されている。第３図Ａ
において３はソース、ドレインおよびチヤンネル
領域部分に位置する比較的厚さの薄いゲート絶縁
膜、３２は比較的厚さの厚いフイールド用絶縁膜
である。第３図Ｃは同Ａの―′線の断面構造
を示し、単結晶シリコンでゲートが形成され、さ
らにたとえばゲートＧ２はフイールド用絶縁膜３
２内に形成された単結晶シリコンよりなる配線Ｌ
の部分で他のトランジスタドレインＤ１につなが
つている。このように本発明によれば、半導体基
板内に電極ならびにそれとつながる配線が位置す
ることになり、任意の電極配線を同時に単結晶シ
リコンで形成することができる。したがつて、従
来のように多結晶シリコンあるいはアルミなどの
半導体基板までの配線工程が不用となり、MOS
半導体集積回路において特に効果が顕著となる。
るばかりでなく、MOS半導体集積回路にも適用
可能である。この場合フイールド領域内に埋め込
んだゲート電極を形成することにより、ゲート電
極の配線も同様に形成可能である。すなわちチヤ
ネル領域のゲート絶縁膜は薄く形成し、フイール
ド領域のゲート絶縁膜（フイールド絶縁膜）は約
1μmと厚く形成し、フイールド領域内に単結晶シ
リコン内に埋め込めばよい。その結果ゲート電極
配線による寄生MOS効果を防止することが可能
である。第３図にその一実施例を示す。同図Ａは
Ｂの回路における点線内の回路部分を形成した半
導体集積回路の表面模式構造図である。同Ｂに示
す回路はMOSインバータを示し、Ｔ１はドライ
バトランジスタ、Ｔ２は出力用トランジスタ、Ｔ
３は負荷トランジスタである。Ｇ１，Ｇ２はゲー
ト、Ｄ１，Ｄ２はドレイン、Ｓ１，Ｓ２はソース
である。同ＡにはＢに対応した部分を同一符号で
示し、ＡのＧ１，Ｇ２，Ｓ１，Ｓ２，Ｄ１，Ｄ２
は単結晶シリコンより形成されている。第３図Ａ
において３はソース、ドレインおよびチヤンネル
領域部分に位置する比較的厚さの薄いゲート絶縁
膜、３２は比較的厚さの厚いフイールド用絶縁膜
である。第３図Ｃは同Ａの―′線の断面構造
を示し、単結晶シリコンでゲートが形成され、さ
らにたとえばゲートＧ２はフイールド用絶縁膜３
２内に形成された単結晶シリコンよりなる配線Ｌ
の部分で他のトランジスタドレインＤ１につなが
つている。このように本発明によれば、半導体基
板内に電極ならびにそれとつながる配線が位置す
ることになり、任意の電極配線を同時に単結晶シ
リコンで形成することができる。したがつて、従
来のように多結晶シリコンあるいはアルミなどの
半導体基板までの配線工程が不用となり、MOS
半導体集積回路において特に効果が顕著となる。
第４図に第３図の実施例の製造工程図の一実施
例を示す。まずＮ形シリコン基板４１の主表面に
酸化硅素膜４２を形成し、所定の領域４３に拡散
窓を開口し、Ｐ形不純物原子たとえばボロンを拡
散しＰ形不純物拡散層４４を形成するＡ。このと
き開口４３に４２よりも薄い絶縁膜４５が形成さ
れる。
例を示す。まずＮ形シリコン基板４１の主表面に
酸化硅素膜４２を形成し、所定の領域４３に拡散
窓を開口し、Ｐ形不純物原子たとえばボロンを拡
散しＰ形不純物拡散層４４を形成するＡ。このと
き開口４３に４２よりも薄い絶縁膜４５が形成さ
れる。
次に絶縁膜４５のチヤネル領域部分に拡散窓４
６を開口し、Ｎ形不純物原子たとえばリンを拡散
しＮ形不純物拡散層４７を形成するＢ。
６を開口し、Ｎ形不純物原子たとえばリンを拡散
しＮ形不純物拡散層４７を形成するＢ。
次に酸化硅素膜４２を薄く除去するとともに絶
縁膜４５を除去し、所定の領域に拡散層４８を開
口し、ここからＮ形不純物原子たとえばリンを拡
散し、Ｎ形不純物拡散層４９を形成するＣ。この
とき拡散窓４８は４６よりも大きく、拡散層４９
の拡散窓４６直下に形成される部分は深く、他は
浅く形成され、同Ｃに示す形状の厚い領域５０、
薄い領域５１を有するＰ型領域が形成される。こ
の領域５０はフイールド部分、５１はゲート絶縁
膜形成部分である。
縁膜４５を除去し、所定の領域に拡散層４８を開
口し、ここからＮ形不純物原子たとえばリンを拡
散し、Ｎ形不純物拡散層４９を形成するＣ。この
とき拡散窓４８は４６よりも大きく、拡散層４９
の拡散窓４６直下に形成される部分は深く、他は
浅く形成され、同Ｃに示す形状の厚い領域５０、
薄い領域５１を有するＰ型領域が形成される。こ
の領域５０はフイールド部分、５１はゲート絶縁
膜形成部分である。
次に基板４１を49％弗化水素酸水溶液中に浸漬
し、陽極処理を行ない、基板４１と拡散層４９の
間のＰ形不純物領域５０，５１を多孔質化し、多
孔質シリコン領域５２を形成するＤ。
し、陽極処理を行ない、基板４１と拡散層４９の
間のＰ形不純物領域５０，５１を多孔質化し、多
孔質シリコン領域５２を形成するＤ。
次いで上記基板４１を酸化性雰囲気中で熱処理
し、多孔質シリコン領域５２を酸化硅素膜に変質
する。上記製造工程により第３図Ｃの構成が得ら
れる。すなわち、フイールド絶縁膜３２とゲート
絶縁膜３１が同時に形成され、単結晶シリコンが
埋め込まれた形とすることができ、ゲート絶縁膜
３１の下にチヤネルが形成される。
し、多孔質シリコン領域５２を酸化硅素膜に変質
する。上記製造工程により第３図Ｃの構成が得ら
れる。すなわち、フイールド絶縁膜３２とゲート
絶縁膜３１が同時に形成され、単結晶シリコンが
埋め込まれた形とすることができ、ゲート絶縁膜
３１の下にチヤネルが形成される。
以上の第３の実施例において、フイールド絶縁
膜３２の厚みは1μmであり、ゲート絶縁膜３１の
厚みは2000Åであつた。
膜３２の厚みは1μmであり、ゲート絶縁膜３１の
厚みは2000Åであつた。
以上の実施例で述べたように本発明はチヤネル
領域のゲート絶縁膜とゲート電極にのみ適用され
得るものではなく、第３図、第４図から明らかな
ごとくMOS半導体集積回路におけるフイールド
絶縁膜とゲート電極配線にも適用可能である。特
にゲート電極配線を直接ソースあるいはドレイン
あるいは拡散抵抗層などに接続可能であるので、
コンタクト不良などは生じない。また本発明をソ
ースおよびドレインの配線抵抗としても使用可能
であり、その場合にはアルミは電極パツドの部分
のみにしか必要でなくなる。
領域のゲート絶縁膜とゲート電極にのみ適用され
得るものではなく、第３図、第４図から明らかな
ごとくMOS半導体集積回路におけるフイールド
絶縁膜とゲート電極配線にも適用可能である。特
にゲート電極配線を直接ソースあるいはドレイン
あるいは拡散抵抗層などに接続可能であるので、
コンタクト不良などは生じない。また本発明をソ
ースおよびドレインの配線抵抗としても使用可能
であり、その場合にはアルミは電極パツドの部分
のみにしか必要でなくなる。
以上詳細に説明したように本発明によるとゲー
ト電極配線抵抗が小さく、チヤネルとゲート電極
が自己整合でき、表面の平坦なMOS半導体装置
が得られ、かつ埋め込まれたゲート絶縁膜と同時
に埋め込まれたフイールド絶縁膜が形成できる。
ト電極配線抵抗が小さく、チヤネルとゲート電極
が自己整合でき、表面の平坦なMOS半導体装置
が得られ、かつ埋め込まれたゲート絶縁膜と同時
に埋め込まれたフイールド絶縁膜が形成できる。
なお、本発明はMOS半導体装置に限定される
ものではなく、多孔質シリコンを任意な絶縁膜に
変質することにより一般にMIS半導体装置に適用
可能である。またMIS半導体装置の構造も種々の
変形が可能であり、製造工程も種々の半導体製造
技術を使うことができる。
ものではなく、多孔質シリコンを任意な絶縁膜に
変質することにより一般にMIS半導体装置に適用
可能である。またMIS半導体装置の構造も種々の
変形が可能であり、製造工程も種々の半導体製造
技術を使うことができる。
第１図Ａ〜Ｆは本発明の一実施例にかかる横形
構造MOS半導体装置の製造工程図、第２図は本
発明の他の実施例にかかる縦形構造MOS半導体
装置の構造図、第３図Ａは本発明のさらに他の実
施例にかかるMOS型半導体装置の要部平面図、
同ＢはＡの回路構成図、同Ｃは同Ａの―′線
断面図、第４図Ａ〜Ｄは第３図の装置の製造工程
図である。 １，４１……Ｎ形シリコン基板、４，４４……
Ｐ形不純物拡散層、５……Ｎ形不純物拡散層、
６，４７……Ｐ形領域、７，５２……多孔質シリ
コン、８……酸化硅素膜、１２，１３……ソー
ス、ドレイン、Ｇ１，Ｇ２……ゲート、Ｄ１，Ｄ
２……ドレイン、Ｓ１，Ｓ２……ソース、３１…
…ゲート絶縁膜、３２……フイールド用絶縁膜、
Ｌ……単結晶シリコンよりなる配線。
構造MOS半導体装置の製造工程図、第２図は本
発明の他の実施例にかかる縦形構造MOS半導体
装置の構造図、第３図Ａは本発明のさらに他の実
施例にかかるMOS型半導体装置の要部平面図、
同ＢはＡの回路構成図、同Ｃは同Ａの―′線
断面図、第４図Ａ〜Ｄは第３図の装置の製造工程
図である。 １，４１……Ｎ形シリコン基板、４，４４……
Ｐ形不純物拡散層、５……Ｎ形不純物拡散層、
６，４７……Ｐ形領域、７，５２……多孔質シリ
コン、８……酸化硅素膜、１２，１３……ソー
ス、ドレイン、Ｇ１，Ｇ２……ゲート、Ｄ１，Ｄ
２……ドレイン、Ｓ１，Ｓ２……ソース、３１…
…ゲート絶縁膜、３２……フイールド用絶縁膜、
Ｌ……単結晶シリコンよりなる配線。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板内に表面が略平坦となるように埋
め込まれた絶縁膜をゲート絶縁膜とし、前記絶縁
膜内に形成された単結晶半導体層をゲート電極と
するMIS型半導体装置において、前記MIS型半導
体装置のゲート電極となる単結晶半導体層が、半
導体基板内で前記MIS型半導体装置あるいは他の
MIS型半導体装置のソースあるいはドレインに接
していることを特徴とするMIS型半導体装置。 ２ 半導体基板内に表面が略平坦となるように埋
め込まれた絶縁膜をゲート絶縁膜とし、前記絶縁
膜内に形成された単結晶半導体層をゲート電極と
するMIS型半導体装置において、前記半導体基板
内に埋め込まれた絶縁膜がチヤネル領域部分では
薄いゲート絶縁膜となつており、前記チヤネル領
域外では厚いフイールド絶縁膜となつており、前
記それぞれの絶縁膜内の単結晶半導体層がそれぞ
れゲート電極あるいは電極配線となつていること
を特徴とするMIS型半導体装置。 ３ Ｎ形半導体基板の主面の所定領域にＰ形半導
体層を形成する工程と、前記Ｐ形半導体層が前記
半導体基板の主面にＮ形半導体層の周囲の少なく
とも一部に露出するように前記Ｐ形半導体層内に
前記Ｎ形半導体層を形成する工程と、前記Ｎ形半
導体層の周囲に形成された前記Ｐ形半導体層を多
孔質化絶縁膜とすることにより前記Ｎ形半導体層
をゲート電極あるいはゲート電極配線とし、前記
多孔質化絶縁膜の少なくとも一部をゲート絶縁膜
とする工程とを備えたことを特徴とするMIS型半
導体装置の製造方法。 ４ Ｐ形半導体層とＮ形半導体層の形成に同一の
拡散窓を用いることを特徴とする特許請求の範囲
第３項に記載のMIS型半導体装置の製造方法。 ５ 多孔質化絶縁膜がゲート電極部分では薄く、
ゲート電極配線部分では厚くなるように、部分的
に前記多孔質化絶縁膜の厚さを異ならせることを
特徴とする特許請求の範囲第３項に記載のMIS型
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6502577A JPS53149771A (en) | 1977-06-01 | 1977-06-01 | Mis-type semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6502577A JPS53149771A (en) | 1977-06-01 | 1977-06-01 | Mis-type semiconductor device and its manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53149771A JPS53149771A (en) | 1978-12-27 |
| JPS6346586B2 true JPS6346586B2 (ja) | 1988-09-16 |
Family
ID=13275012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6502577A Granted JPS53149771A (en) | 1977-06-01 | 1977-06-01 | Mis-type semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53149771A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61284964A (ja) * | 1985-06-10 | 1986-12-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ型電界効果トランジスタ及びその製法 |
| US4767722A (en) * | 1986-03-24 | 1988-08-30 | Siliconix Incorporated | Method for making planar vertical channel DMOS structures |
| US4914058A (en) * | 1987-12-29 | 1990-04-03 | Siliconix Incorporated | Grooved DMOS process with varying gate dielectric thickness |
| WO1990011615A1 (en) * | 1989-03-21 | 1990-10-04 | Grumman Aerospace Corporation | Trench gate metal oxide semiconductor transistor |
| US5108938A (en) * | 1989-03-21 | 1992-04-28 | Grumman Aerospace Corporation | Method of making a trench gate complimentary metal oxide semiconductor transistor |
| WO1990011616A1 (en) * | 1989-03-21 | 1990-10-04 | Grumman Aerospace Corporation | Trench gate complimentary metal oxide semiconductor transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5093779A (ja) * | 1973-12-21 | 1975-07-26 | ||
| JPS51118383A (en) * | 1975-04-10 | 1976-10-18 | Matsushita Electric Ind Co Ltd | Manufacturing process for mos type semiconductor unit |
-
1977
- 1977-06-01 JP JP6502577A patent/JPS53149771A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5093779A (ja) * | 1973-12-21 | 1975-07-26 | ||
| JPS51118383A (en) * | 1975-04-10 | 1976-10-18 | Matsushita Electric Ind Co Ltd | Manufacturing process for mos type semiconductor unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53149771A (en) | 1978-12-27 |
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