JPS61284964A - Ｍｉｓ型電界効果トランジスタ及びその製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＭＩＳ型電界効果トランジスタ及びその製法
に関する。

ｉ米匁ＩＩ ＭＩＳ型電界効果トランジスタとして、従来、第４図を
伴なって次に述べる原理的構成を有するものが提案され
ている。

すなわら、例えばシリコンでなる例えばＰ型の半導体基
板１の主面２側に、例えば酸化シリコンでなる比較的厚
い厚さを有する素子分離用絶縁層３が、上方からみて、
その素子分離用絶縁層３によって取囲まれている素子形
成領ＩＩ！４を画成するように形成されている。

そして、素子形成領域４の主面２側に、ゲート用導電性
層５が、ゲート用絶縁層６を介して、上方からみて、素
子形成領域４を２分割するように形成されている。この
場合、ゲート用導電性層５が、素子形成領域４の主面２
とほぼ平行に延長している底面７Ｂと、その底面７Ｂの
両遊端から主面２に向ってその主面２に達するまでほぼ
垂直に延長している両側面７Ｌ及び７Ｒとを有している
。また、ゲート用絶縁層６が、ゲート用導電性層５の底
面７Ｂ及び両側面７Ｌ及び７Ｒ上において連続的に延長
し、さらに、素子形成領域４の主面２上に延長している
。

また、素子形成領域４内に、その主面２側から、上方か
らみて、ゲート用導電性層５をゲート用絶縁層６を介し
て挟んだ両側位置において、Ｎ＋型のソース用半導体領
域８及びドレイン用半導体領域９がそれぞれ形成されて
いる。

さらに、素子分離用絶縁層３上に、その素子分離用絶縁
層３上からゲート用絶縁層６のソース用半導体領域８及
びドレイン用半導体領域９上の領域に予め穿設されてい
る窓１０及び１１をそれぞれ通じて、ソース用半導体領
域８及びドレイン用半導体領ＩＦｔＱ上まで延長し、そ
して、それらソース用半導体領域８及びトレイン用半導
体領域９にオーミックに連結しているソース用導電性層
１２及びドレイン用導電性層１３が形成されている。

以上が、従来提案されているＭＩＳ型電界効果トランジ
スタの原理的構成である。

また、このような原理的構成を有する従来のＭＩＳ型電
界効果トランジスタは、図示詳細説明は省略するが、次
に述べる工程を含んで製造される。

すなわち、上述した半導体基板１の主面２側に、上述し
た素子分離用絶縁層３を、上述した素子形成領域４が画
成されるように形成する。

次に、素子形成領域４内に、その主面２側から、上方か
らみて、素子形成領域４を２分割するように延長してい
る溝を形成する。

次に、その溝の内面及び素子形成領域４の主面２上に連
続延長している絶縁層を上述したゲート用絶縁層６とし
て形成する。

次に、ゲート用絶縁層４の溝の内面上の領域上に、上述
したゲート用導電性層５を形成する。

次にまたはその前に、素子形成領域４内に、その主面２
側から、上方からみて、ゲート用導電性層５をゲート用
絶縁層６を介して挟んだ両側位置において、それぞれ上
述したソース用半導体領域８及びドレイン用半導体領域
９を形成する。

次に、ゲート用絶縁層６に上述した窓１０及び１１を穿
設する。

次に、素子分離用絶縁層３上に、上述したソース用半導
体領域８及びドレイン用半導体領域９にそれぞれ連結し
ているソース用導電性層１２及びドレイン用導電性層１
３を形成する。

以上が、従来提案されているＭＩＳ型電界効果トランジ
スタの原理的構成及びその製法である。

第４図で上述した原理的構成を有する従来のＭＩＳ型電
界効果トランジスタによれば、そのソース用半導体領域
８及びドレイン用半導体領域９間にそれぞれソース用導
電性層１２及びドレイン用＋１電性層１３を介し、そし
て、負荷を通じて、所要の電源を接続した状態で、ソー
ス用半導体領域８及びゲート用導電性層５間に、ソース
用導電性層１２を介して、制御電圧を印加させることに
よって、素子形成領１４４内において、ソース用半導体
領域８及びドレイン用半導体領域９間にゲート用絶縁層
６に沿って延長するチャンネル層の形成が制御され、そ
の結果、ソース用半導体領域８及びトレイン用半導体領
域９間がオン状態に制御され、よって、負荷に電流を供
給する、というＭＩＳ型電界効果トランジスタとしての
機能が得られる。

また、第４図に示す原理的構成を有する従来のＭＩＳ型
電界効果トランジスタによれば、ゲート用導電性層５の
底面７Ｂが素子形成領域４の主面２下に位置しているこ
とによって、ゲート用導電性層５が素子形成領域４内に
埋め込まれている、という構成を有するので、ソース用
半導体領域８及びドレイン用半導体領ＩＪｌｉ９間の内
側間間隔が、それら間に延長しているゲート用絶縁層６
の領域の長さよりも短く、従って、上述したチャンネル
層の実効長よりも短いので、同じチャンネル層の実効長
を有するＭＩＳＩ電界効果トランジスタを、ゲート用導
電性層５が素子形成領ｂＡ４内に埋め込まれていないこ
とを除いて第４図で上述したと同様の構成を有する他の
ＭＩＳ型電界効果トランジスタの場合に比し、大なる面
積を占めることなしに、半導体基板１に形成することが
できる、という特徴を有する。

発明が解決しようとする間　１、 しかしながら、第４図で上述した原理的構成を有する従
来のＭＩＳ型電界効果トランジスタの場合、ゲート用導
電性ｗ！Ｉ５の両側面７［及び７Ｒが素子形成領域４の
主面２とほぼ平行に延長している底面７Ｂの両遊端から
主面２に向ってその主面２に達するまでほぼ垂直に延長
しているため、底面７Ｂと、側面７Ｌ及び７Ｂのそれぞ
れとの間にほぼ垂直な折曲り面を形成しており、このた
め、ゲート用絶縁層６が、ゲート用ｉ＃電性層５の上述
した折曲り面に対応する部において、他部とは異なる厚
さを有し、そして、その厚さに製造上からばらつきを有
しているものである。

このため、第４図で上述した原理的構成を有する従来の
ＭｒＳ型電界効果トランジスタの場合、上述した制［圧
によって、上述したチャンネル層の形成が制御されて、
ソース用半導体領域８及びドレイン用半導体領域９がオ
ン状態に制御されるときの、その制御電圧の値すなわち
閾値電圧にばらつきを有し、従って、ＭＩＳ型電界効果
トランジスタとしての機能が所期の特性で得られない、
という欠点を有していた。

また、第４図で上述した原理的構成を有する従来のＭＩ
Ｓ型電界効果トランジスタを製造する上述した製法の場
合、上述した素子形成領域４に上述した溝を形成する工
程と、その溝内面に延長しているゲート用絶縁層６を形
成する工程と、そのゲート用絶縁層６の溝内の領域上に
ゲート用導電性層５を形成する工程とを必要とするため
、ＭＩＳ型電界効果トランジスタを製造するのに困難を
伴う、という欠点を有していた。

また、溝が、その底面と、両側面との間にほぼ垂直な折
曲り面を有するものとして形成され、このため、ゲート
用絶縁層が、ゲート用導電性層５の上述した折曲り面に
対応する部において、細部とは異なる厚さに形成され、
しかも、その厚さにばらつきを伴うことから、ＭＩＳ型
電界効果トランジスタを所期の特性を有するものとして
、歩留りよく製造することが困難である、という欠点を
有していた。

。題を解　するための手段 よって、本発明は、上述した欠点のない、新規なＭＩＳ
型電界効果トランジスタ及びその製法を提案せんとする
ものである。

本発明によるＭＩＳ型電界効果トランジスタは、第４図
で上述した原理的構成を有する従来のＭＩＳ型電界効果
トランジスタの場合と同様に、次の構成を有する。

すなわら、第１の導電型を有する半導体基板の主面側に
、素子分離用絶縁層が上方からみてその素子分離用絶縁
層によって取囲まれている素子形成領域を画成するよう
に形成され、そして、その素子形成領域の主面側に、ゲ
ート用導電性層が、少なくとも上記素子形成領域の主面
下に延長しているゲート用絶縁層を介して、上方からみ
て、上記素子形成領域を２分割するように形成され、ま
た、上記素子形成領域内に、その主面側から、上方から
みて、上記ゲート用導電性層を上記ゲート用絶縁層を介
して挟んだ両位置において、第１の導電型とは逆の第２
の導電型を有するソース用半導体領域及びドレイン用半
導体領域がそれぞれ形成されている。

しかしながら、本発明によるＭＩＳ型電界効果トランジ
スタは、このような構成を有するＭ１３型電界効果トラ
ンジスタにおいて、次の構成を有する。

すなわち、上記ゲート用１１電性層が、上記素子形成領
域の主面とほぼ平行に延長している底面と、その底面の
両遊端から上記主面に向ってその主面に達するまで一義
的に弯曲延長している両側面とを有し、また、上記ゲー
ト用絶縁層が、上記ゲート用導電性層の底面及び両側面
上において、それらの全域に亘って、各部ほぼ一様の厚
さを有している。

また、本発明によるＭＩＳ型電界効果トランジスタの製
法は、次の工程を含んで、上述した本発明によるＭＩＳ
型電界効果トランジスタを製造する。

すなわち、第１の導電型を有する半導体基板の主面側に
、素子分離用絶縁層を、上方からみて当該素子形成領域
ａｍによって取囲まれている素子形成領域が画成される
ように形成し、そしてその素子形成領域上に、上方から
みて、当該素子形成領域を２分割するように延長してい
る窓を有するマスク層を形成する。

次に、上記素子形成領域内への、上記マスク層をマスク
とする第１の導電型を与える不純物と、第１の導電型と
は逆の第２の導電型を与える不純物との導入処理によっ
て、上記素子形成領域内に、その主面とほぼ平行な底面
とその底面の両遊端から上記主面に向ってその主面に達
するまで一義的に弯曲延長している両側面とを有し且つ
第１または第２の導電型を有するゲート用導電性層とし
ての第１の半導体層と、その第１の半導体層の底面及び
両側面上において、それらの全域に亘って、各部ほぼ一
様の厚さに形成され且つ上記第１の半導体領域と逆の導
電型を有する第２の半導体層とを有する半導体積層体を
形成する。

次に、その半導体８％層体の第２の半導体層を多孔質化
して多孔質化半導体層を形成する。

次に、その多孔質化半導体層を絶縁化してゲート用絶縁
層を形成する。

次に、上記素子形成領域内に、その主面側から、上方か
らみて、上記グー１−用導電性層としての第１の半導体
層を上記ゲート用絶縁層を介して挟んだ両側位置におい
て、それぞれ第２の導電型を有するソース用半導体領域
及びドレイン用半導体領域を形成する。

作　　用 上述した本発明によるＭＩＳ型電界効果トランジスタは
、第４図で上述した原理的構成を有する従来のＭＩＳ型
電界効果トランジスタにおいて、そのゲート用導電性層
の両側面が素子形成領域の主面とほぼ平行に延長してい
る底面の両逆端から主面に向ってその主面に達するまで
−ｎ的に弯曲延長し、また、このため、ゲート用絶縁層
がゲート用導電性層の底面及び両側面上において、それ
らの全域に亘って、各部ほぼ一様の厚さを有している、
ということを除いて、第４図で上述した原理的構成を有
する従来のＭＩｓ型電界効果トランジスタと同様の構成
を有するので、詳細説明は省略するが、第４図で上述し
た原理的構成を有する従来のＭＩＳ型電界効果トランジ
スタの場合と同様に、ソース用半導体領域及びドレイン
用半導体領域間に負荷を通じて所要の電源を接続した状
態で、ソース用半導体領域及びゲート用導電性層間に制
御電圧を印加させることによって、ソース用半導体領域
及びドレイン用半導体領域間にゲート用絶縁層に沿って
延長するチＶンネル層の形成が制御され、その結果、ソ
ース用半導体領域及びドレイン用半導体領域間がオン状
態に制御され、よって、負荷に電流を供給する、という
ＭＩＳ型電界効果トランジスタとしての機能が得られる
。

また、ゲート用導電性層が、第４図で上述した原理的構
成を有する従来のＭＩＳ型電界効果トランジスタの場合
と同様に、素子形成領域内に埋め込まれた構成を有する
ので、詳細説明は省略するが、第４図で上述した原理的
構成を有する従来のＭＩＳ型電界効果トランジスタの場
合と同様に、ＭＩＳ型電界効果トランジスタを、ゲート
用４１ｆ性層が素子形成領域内に埋め込まれていない構
成を有する従来の他のＭＩＳ型電界効果トランジスタの
場合に比し、大なる面積を占めることなしに、半導体基
板に形成することができる、という特徴を有する。

及」Ｊと１里 しかしながら、本発明によるＭＩＳ型電界効果トランジ
スタの場合、上述したように、ゲート用導電性層の両側
面が、素子形成領域の主面とほぼ平行に延長している底
面の両逆端から、主面に向ってその主面に達するまで、
一義的に弯曲延長し、また、このため、ゲート用縞縁層
がゲート用導電性層の底面及び両側面上において、それ
らの全域に亘って、各部ほぼ一様の厚さを有しているこ
とから、上述した制御電圧にもとずき、ソース用半導体
領域及びドレイン用半導体領域間がオン状態に制御され
るときの、その制御電圧の値すなわち閾値電圧にばらつ
きを有さず、従って、ＭＩＳ型電界効果トランジスタと
しての機能が、所期の優れた特性で得られる、という特
徴を有する。

また、上述した本発明によるＭＩＳ型電界効果トランジ
スタの製法によれば、上述した従来のＭＩＳ型電界効果
トランジスタの製法の場合のように素子形成領域に溝を
形成する、という工程を必要とすることなしに、ゲート
用絶縁層とゲート用導電性層とを形成することができる
ことから、上述した優れた特徴を有する本発明によるＭ
ＩＳ型電界効果トランジスタを、上述した従来のＭＩＳ
型電界効果トランジスタの製法の場合に比し、格段的に
、容易に製造することができる、という特徴を有する。

また、ゲート用導電性層を、その両側面が素子形成領域
の主面とほぼ平行な底面の両逆端から素子形成領域の主
面に向ってその主面に達するまで一義的に弯曲延長して
いるものとして形成することができ、また、これに応じ
て、ゲート用絶縁層を、ゲート用導電性層の底面及び両
側面上に、それらの全域に亘ってほぼ一様の所望の厚さ
に形成することができるので、ＭＩＳ型電界効果トラン
ジスタを、所期の特性を有するものとして、歩留りよく
、容易に製造することができる、という特徴を有する。

実施例１ 次に、第１図を伴なって、本発明によるＭｌＳ型電界効
果トランジスタの第１の実施例を述べよう。

第１図において、第４図との対応部分には同一・符号を
付して詳細説明を省略する。

第１図に示ず本発明によるＭＩＳ型電界効果トランジス
タは、第４図で上述した原理的構成を有する従来のＭＩ
Ｓ型電界効果トランジスタにおいて、そのゲート用導電
性Ｅ５の両側面７Ｌ及び７Ｒが、素子形成領域４の主面
２とほぼ平行に延長している底面７Ｂから、主面２に向
って、その主面２に達するまで、一義的に弯曲延長し、
また、ゲート用導電性層５の上面７丁が、素子形成領域
４の主面２と同じ面を有し、そして、その上面７Ｔ上に
ゲート用絶縁層６と連接している絶縁層６′が形成され
ていることを除いて、第４図で上述した原理的構成を有
する従来のＭＩＳ型電界効果トランジスタの場合と同様
の構成を有する。

以上が、本発明によるＭｒＳ型電界効果トランジスタの
第１の実施例の構成である。

このような構成を有する本発明によるＭＩＳヤ電界効！
ｌ！トランジスタによれば、それが上述した事項を除い
て、第４図で上述した原理的構成を有する従来のＭＩＳ
型電界効果トランジスタと同様の構成を有するので、詳
細説明は省略するが、第４図で上述した原理的構成を有
づる従来のＭＩＳ型電界効果トランジスタの場合と同様
のＭＴＳ型電界効果トランジスタとしての機能が得られ
る。

また、ゲート用導電性層５が、第４図で上述した原理的
構成を有する従来のＭＩＳ型電界効果トランジスタの場
合と同様に、素子形成領域４内に埋め込まれた構成を有
づるので、詳細説明は省略するが、第４図で上述した原
理的構成を有する従来のＭＩＳ型電界効果トランジスタ
の場合と同様に、ＭＩＳ型電界効果トランジスタを、ゲ
ート用導電性層５が素子形成領域４内に埋め込まれてい
ない構成を有する従来の他のＭｆＳ型電界効果トランジ
スタの場合に比し、大なる面積を占めることなしに、半
導体基板１に形成することができる、という特徴を有す
る。

さらに、ゲート用絶縁層６がゲート用導電性ｍ５の底面
７Ｂ及び両側面７Ｌ及び７Ｒ上において、それらの全域
に亘って、各部ほぼ一様の厚さを有しているので、詳細
説明は省略するが、「発明の効果」の項で述べたように
、制御電圧にもとずきソース用半導体領域８及びドレイ
ン用半導体領域９間にオン状態に制御されるときの、そ
の制御電圧の値すなわち閾値電圧にばらつきを有ざず、
従って、ＭＩＳ型電界効果トランジスタとしての機能が
、所期の優れたｖＩ竹で得られる、という特徴を有する
。

実施例２ 次に、第２図を伴なって、本発明によるＭＩＳ型電界効
果Ｉ−ランジスタの第２の実施例を述べよう。

第２図において、第１図との対応部分には同一符号を付
して詳細説明を省略する。

第２図に示す本発明によるＭＩＳ型電界効果トランジス
タは、第１図に示す本発明によるＭＩｓ型電界効果トラ
ンジスタの第１の実施例の構成において、その絶縁層６
′上に、他のゲート用導電性層５′が形成されているこ
とを除いて、第１図に示す本発明によるＭＩＳ型電界効
果トランジスタの第１の実施例と同様の構成を有する。

以上が、本発明によるＭＩＳ型電界効果トランジスタの
第２の実施例の構成である。

このような構成を有する本発明によるＭＩＳ型電界効果
トランジスタの第２の実施例によれば、それが、上述し
た事項を除いて、第１図で上述した本発明によるＭｒＳ
型電界効果］・ランジスタの第１の実施例と同様の構成
を有するので、詳ＩＩＩ説明は省略するが、制御電圧を
、ソース用導電性層１２及びゲート用導電性層５間に印
加するのに代えて、ソース用導電性層１２及びゲート用
導電性層５′間に印加することによって、第１図で上述
した本発明によるＭＩＳ型電界効果トランジスタの第１
の実施例の場合と同様のＭＩＳ／８！電界効果トランジ
スタとしての機能が得られ、また、第１図で上述した本
発明によるＭＩＳ型電界効果トランジスタの第１の実施
例の場合と同様の特徴を有する。

実施例３ 次に、第３図を伴なって、第１図及び第２図で上述した
本発明によるＭＩＳ型電界効果ｌ・ランジスタの製法の
実施例を述べよう。

第３図において、第１図との対応部分には同一符号を付
して詳細説明を省略する。

第３図に示す本発明によるＭＩＳ型電界効果トランジス
タの製法の実施例は、次に述べる工程を含んで、第１図
及び第２図で上述した本発明によるＭＩＳ型電界効果ト
ランジスタを製造する。

寸なわち、予め第１図で上述したと同様の例えばシリコ
ンでなる例えばＰ型の半導体基板１を用意する（第３図
Ａ）。

しかして、その半導体基板１の主面２側に、第１図で上
述したと同様の素子分離用絶縁層３を、それ自体は公知
の例えば熱酸化法によって、上方からみて、素子分離用
絶縁層３によって取囲まれている素子形成領域４が画成
されるように形成する（第３図Ｂ）。

次に、素子形成領域４の主面２土に、その全域に頁って
、例えば酸化シリコンでなる層３１を、それ自体は公知
の例えば熱酸化法によって形成しく第３図Ｃ）、次で、
その層３１に、上方からみて、素子形成領域４を２分割
するように延長している窓３２を形成し、よって、この
ような窓３２を有する層３１を、マスク層３３とし得る
（第３図Ｄ）。

次に、素子形成領域４内への、マスクＦｔＩ３３をマス
クとするＰ型を与える例えば硼素でなる不純物と、Ｎ型
を与える例えば砒素でなる不純物との導入処理（拡散処
理）によって、Ｐ型を与える不純物がＮ型を与える不純
物に比し拡散係数が大であることを利用して、素子形成
領域４内に、その主面２とほぼ平行であり且つ窓３２と
ほぼ同じ幅を有する底面７Ｂと、その底面７Ｂの両遊端
から主面２に向ってその主面２に達するまで一義的に弯
曲延長している両側面７Ｌ及び７Ｒとを有するゲート用
導電性層６としてのＮ＋型の半導体層６１と、その半導
体層６１の底面７Ｂ及び両側面７Ｌ及び７Ｒ上において
、それらの全域に亘って、各部ほぼ一様の厚さに形成さ
れているＰ型の半導体層６２とを有する半導体積層体６
３を形成する（第３図Ｅ）。

次に、素子形成領域４上から、マスク層３３を、それ自
体は公知の方法によって除去するく第３図Ｆ）。

次に、半導体基板１に対する、その上方からの例えば１
００ＫｅＶ＠後の加速エネルギを有するプロトンのイオ
ンの打込処理によって、素子形成領域４を含めて半導体
基板１内に、半導体積層体６３を超えた深さを有づるＮ
型の半導体領域６４を形成する（第３図Ｇ）。この場合
、Ｎ型の半導体領域６４が、半導体積層体６３のＰ型の
半導体層６２に比し十分低い濃度で得られるように、プ
ロトンのイオンの打込を制御することによって、半導体
層６２がＰ型を保つているようにする。

次に、半導体積層体６３のＰ型の半導体層６２に対する
陽極化成処理によって、半導体ＶｆＩ６２を多孔質化し
て、多孔質化半導体層６５を得、よって、その多孔質化
半導体層６５とＮ＋型の半導体領域６１との積層体６３
′を得る（第３図　ト１　）　　。

次に、酸化雰囲気中での多孔質化半導体層６５に対する
酸化処理（熱酸化処理）によって、多孔質半導体層６５
が多孔質化されていない半導体層６１及び半導体領域６
４に比し易酸化性を有することを利用して、その多孔質
半導体層６５を酸化し、よって酸化シリコンでなる絶縁
層６６を得る（第３図Ｉ）。この場合、素子形成領域４
の表面が酸化して、素子形成領域４の表面に絶縁層６６
に連接している酸化シリコンでなる絶縁層６７が形成さ
れ、よって、絶縁層６６及び６７による第１図で上述し
たゲート用絶縁層６が形成されるとともに、半導体層６
１の表面も酸化し、よって第１図で上述した絶縁層６′
が形成される。また、このとき、Ｎ型の半導体領域６４
のＮ型性が実質的に消滅し、よって、半導体基板１が、
実質的に半導体領域６４を形成する前の状態に戻る。

次に、半導体基板１に対する、その上方からの、例えば
砒素でなるＮ型の不純物のイオンの打込処理によって、
上方からみて、ゲート用導電性ｍ６としての半導体層６
１を、ゲート用絶縁層６を介して挟んだ両位置において
、それぞれＮ＋型を有（るソース用半導体領域８及び９
を形成する（第３図Ｊ）。この場合、ゲート用絶縁層６
及び絶縁層６′は、実質的に導電性化されない。

次に、ゲート用絶縁層６に、第１図に示すように、その
ソース用半導体領域８及びドレイン用半導体領域９上の
領域において、それ自体は公知の方法によって窓１０及
び１１をそれぞれ穿設し、次に、素子分離用絶縁層３上
に、窓１０及び１１を通じてソース用半導体領［８及び
ドレイン用半導体領域９上まで延長し、そして、それら
ソース用半導体領域８及びドレイン用半導体領域９にオ
ーミックに連結しているソース用導電性層１２及びトレ
イン用導電性層１３を、それ自体は公知の方法に形成す
る。または、第２図に示すように、ゲート用絶縁層６に
、上述したように、窓１０及び１１を穿設して後または
その前に、もしくはソース用１１１ｉ性Ｗａ１２及びド
レイン用導電性層１３を形成して後またはその前にもし
くはソース用導電性層１２及びドレイン用導電性層と同
時に、絶縁層６′上にゲート用導電性層５′を形成する
。

以上が、第１図及び第２図で上述した本発明による実施
例のＭＩＳ型電界効果トランジスタを製造する本発明に
よるＭＩＳ型電界効果トランジスタの製法の実施例であ
る。

このような本発明によるＭＩＳ型電界効果トランジスタ
の製法によれば、とくに、半導体積層体６３を形成する
工程（第３図Ｅ）において、そのＰ型の半導体［６２が
各部一様の厚さに形成され、また、その厚さを、半導体
基板１内へのＮ型不純物およＰ型不純物の導入処理を適
当に制御することによって、所望の値に制御することが
でき、このため、多孔質化半導体層６５が、各部一様の
所望の厚さに形成され、従って、ゲート用絶縁層６が各
部一様の所望の厚さに形成されるので、詳ｌｌｌ説明は
省略するが、［発明の効果Ｊの項で述べたように、第１
図及び第２図で上述した優れた特性を有する本発明によ
るＭＩＳ型電界効果トランジスタを、容易に、歩留りよ
く、ＫＭすることができる。

なお、本発明によるＭＩＳ型電界効果トランジスタにつ
いて、上述の実施例においては、半導体基板１がＰ型で
ある場合について述べたが、それをＮ型とし、これに応
じてソース用半導体領域８及びドレイン用半導体領域９
をＰ型とすることもでき、その他、種々の変型、変更を
なし得るであろう。

また、本発明によるＭＩＳ型電界効果トランジスタの製
法について、上述の実施例において、半導体基板１がＰ
型である場合につき述べたが、それをＮ型とすることも
できる。ただし、この場合は、第３図で上述した実施例
において、その第３１１Ｇで上述したプロトンのイオン
の打込処理を省略して、第３図の場合と同様のＭＩＳ型
電界効果トランジスタを製造することができる。また、
半導体基板１をＮ型とし、これに応じてソース用半導体
領域８及びドレイン用半導体領域９をＰ型に形成するこ
ともでき、さらに、素子分離用絶縁層３を窒化シリコン
でなるもの、モリブデンでなるもの、フォトレジス１〜
でなるものとして形成することもでき、さらに、ゲート
用絶縁層６を、多孔質化半導体層６５から窒化シリコン
でなるものとして形成し、また、これに応じて絶縁層６
′も窒化シリコンでなるものとして形成することもでき
、その他、種々の変型、変更をなし得るであろう。

【図面の簡単な説明】

第１図及び第２図は、本発明によるＭＩＳ型電界効果ト
ランジスタの第１及び第２の実施例を示す路線的断面図
である。 第３図は、本発明によるＭＩＳ型電界効果トランジスタ
の製法の実施例を示す順次の工程における路線的断面図
である。 第４図は、従来のＭＩＳ型電界効果トランジスタを示す
路線的断面図である。 １・・・・・・・・・半導体基板 ２・・・・・・・・・主面 ３・・・・・・・・・素子分離用絶縁層４・・・・・・
・・・素子形成領域 ５・・・・・・・・・ゲート用導電性層６・・・・・・
・・・ゲート用絶縁層 ６′・・・・・・絶縁層 ７Ｂ・・・・・・ゲート用導電性層５の底面７Ｌ、７Ｒ ・・・・・・・・・ゲート用導電性層５の側面８・・・
・・・・・・ソース用半導体領域９・・・・・・・・・
ドレイン用半導体領域１０．１１ ・・・・・・・・・窓 １２・・・・・・・・・ソース用導電性層１３・・・・
・・・・・ドレイン用導電性層３１・・・・・・・・・
層 ３２・・・・・・・・・層３１の窓 ３３・・・・・・・・・マスク層 ６１・・・・・・・・・Ｎ＋型の半導体層６２・・・・
・・・・・Ｐ型の半導体層６３・・・・・・・・・半導
体積層体 ６３′・・・・・・積層体 ６４・・・・・・・・・Ｎ型の半導体領域６５・・・・
・・・・・多孔質化半導体層６６．６７ ・・・・・・・・・絶縁層 出願人　　日本電信電話株式会社 第１図 第２図 第８図 第３図 η 第３図 釦

Claims (1)

1. 【特許請求の範囲】 １、第１の導電型を有する半導体基板の主面側に、素子
   分離用絶縁層が、上方からみて、当該素子分離用絶縁層
   によつて取囲まれている素子形成領域を画成するように
   形成され、 上記素子形成領域の主面側に、ゲート用導 電性層が、少なくとも上記素子形成領域の主面下に延長
   しているゲート用絶縁層を介して、上方からみて、上記
   素子形成領域を２分割するように形成され、 上記素子形成領域内に、その主面側から、 上方からみて、上記ゲート用導電性層を上記ゲート用絶
   縁層を介して挟んだ両側位置において、第１の導電型と
   は逆の第２の導電型を有するソース用半導体領域及びド
   レイン用半導体領域がそれぞれ形成されている構成を有
   するＭＩＳ型電界効果トランジスタにおいて、上記ゲー
   ト用導電性層が、上記素子形成領 域の主面とほぼ平行に延長している底面と、その底面の
   両遊端から上記主面に向つてその主面に達するまで一義
   的に弯曲延長している両側面とを有し、 上記ゲート用絶縁層が、上記ゲート用導電 性層の底面及び両側面上において、それらの全域に亘つ
   て、各部ほぼ一様の厚さを有することを特徴とするＭＩ
   Ｓ型電界効果トランジスタ。 ２、第１の導電型を有する半導体基板の主面側に、素子
   分離用絶縁層を、上方からみて当該素子分離用絶縁層に
   よつて取囲まれている素子形成領域が画成されるように
   形成する工程と、 上記素子形成領域上に、上方からみて、当 該素子形成領域を２分割するように延長している窓を有
   するマスク層を形成する工程と、上記素子形成領域内へ
   の、上記マスク層を マスクとする第１の導電型を与える不純物と、第１の導
   電型とは逆の第２の導電型を与える不純物との導入処理
   によつて、上記素子形成領域内に、その主面とほぼ平行
   な底面とその底面の両遊端から上記主面に向つてその主
   面に達するまで一義的に弯曲延長している両側面とを有
   し且つ第１または第２の導電型を有するゲート用導電性
   層としての第１の半導体層と、該第１の半導体層の底面
   及び両側面上において、それらの全域に亘つて、各部ほ
   ぼ一様の厚さに形成され且つ上記第１の半導体領域と逆
   の導電型を有する第２の半導体層とを有する半導体積層
   体を形成する工程と、 上記半導体積層体の第２の半導体層を多孔 質化して多孔質化半導体層を形成する工程と、上記多孔
   質化半導体層を絶縁化してゲート 用絶縁層を形成する工程と、 上記素子形成領域内に、その主面側から、 上方からみて、上記ゲート用導電性層としての第１の半
   導体層を上記ゲート用絶縁層を介して挟んだ両側位置に
   おいて、それぞれ第２の導電型を有するソース用半導体
   領域及びドレイン用半導体領域を形成する工程とを含む
   ことを特徴とするＭＩＳ型電界効果トランジスタの製法
   。