KR940001505B1 - 반도체장치 - Google Patents
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Abstract
내용 없음.
Description
제1도 및 제2도는 본 발명에 따른 반도체장치에 관한 MOSFET의 1실시예의 단면도 및 평면도.
제3도 내지 제6도는 제1도 및 제2도에 도시한 MOSFET의 제조공정을 도시한 단면도.
제7도는 제6도에 도시한 MOSFET의 평면도.
제8도 및 제9도는 종래 기술을 설명하기 위한 MOSFET의 제1종래예 및 제2종래예의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체기판 22 : 산화막
23b : 다결정실리콘막 23a : 다결정 실리콘으로 이루어진 돌출부
25 : 게이트절연막 26a : 게이트전극
27 : 소오스영역 28 : 드레인영역
29 : 낮은 저항의 다결정실리콘 30(30S, 30D1, 30D2) : Al전극배선
[산업상의 적용분야]
본 발명은 MOS형 전계효과트랜지스터(이하, MOSFET로 약칭함)를 구비한 반도체 장치에 관한 것으로, 특히 이러한 MOSFET의 구조 및 재료에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 MOSFET는 제8도에 도시된 바와같이 반도체기판(1)상에 산화막(2)을 형성하고, 그 위에 게이트전극(3)을 형성한 후, 게이트전극(3)의 양측에 반도체기판(1)과의 PN접합을 형성하기 위해 보론 또는 비소등의 불순물을 확신시켜 소오스·드레인영역(4, 5)을 형성하여 구성한다. 통상적인 MOSFET에서 반도체기판은 실리콘단결정을 사용하고 있다.
상기 제1종래예에 상응해서, 제9도에 도시된 바와같이 절연기판상(6)에 다결정실리콘막(7)을 형성하고, 그 위에 제8도에 도시된 MOSFET를 형성한 제2종래예가 있는 바, 이러한 장치는 액정표시장치등에 사용되고 있다. 제9도에 있어서, 절연기판(6)상에 다결정실리콘막(7)을 퇴적하고, 다결정실리콘막(7)상에 게이트산화막(8) 및 게이트전극(9)을 형성한 후, 이 적층막의 양측에 보론 또는 비소등의 불순물을 확산시켜 소오스·드레인영역(10, 11)을 형성함으로써 기판(6)면에 평행한 다결정실리콘막(7)을 도전채널형성영역으로 하는 MOSFET를 얻는다. 이와 같은 MOSFET의 특징으로서 다층으로 트랜지스터를 적층할 수 있다는 잇점이 있다.
그러나, 제2종래예의 MOSFET를 LSI에 포함되는 회로소자로서 사용하는 경우에 다음과 같은 문제점이 발생한다. 즉, 이러한 MOSFET를 만드는 경우, 소오스·드레인영역은 P형 또는 N형 불순물을 열확산 또는 이온주입에 의해 형성한다. 그후, 패시베이션막형성등의 열공정이 LSI제조에 필요하고, 이 열공정에 의해 소오스 드레인영역이 불순물의 열확산에 의해 확장된다.
통상적으로 다결정실리콘은 결정입자 경계를 갖추고 있고, 결정입자 경계에는 댕글링본드(dangling bond ; 未結合手)나 공격자(vacancy ; 空格子)가 많으므로 불순물의 열확산이 빠르다. 전체적으로 볼 때, 다결정실리콘의 불순물의 열확산계수는 단결정실리콘에 비해서 수배에서 수십배가 된다. 이 때문에 소오스·드레인영역간의 거리를 작게 했을 때, 제1종래예의 MOSFET에서 소오스·드레인영역이 열확산에 의해 연결되지 않을 경우에도 제2종래예의 MOSFET에서는 소오스·드레인간이 연결되어 버리는 문제가 발생하게 된다.
현재의 LSI공정에서는 제1종래예에 따른 MOSFET의 상기 불순물의 확장은 약 1000Å정도이다. 따라서, 소오스·드레인간의 거리가 1μm정도이어도 문제는 없지만, 제2종래예의 MOSFET에서 상기 불순물의 확장은 약 1μm 정도로 문제가 된다. 제2종래예의 MOSFET의 절연기판(6)이 실리콘단결정기판이어도 같은 문제가 발생한다.
상기한 바와같이 다결정실리콘을 도전채널형성영역으로 하는 MOSFET는 단결정 실리콘을 이용한 MOSFET에 비해서 도전채널형성영역에 있어서의 소오스·드레인영역의 불순물의 열확산에 의한 확장이 크므로, 도전채널형성영역의 길이를 작게할 수 없다. 이에 따라 다결정실리콘을 도전채널형성영역으로 하는 MOSFET에서는 횡방향의 미세화가 곤란하다는 문제가 있다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 다결정실리콘을 도전채널형성영역으로 하는 MOSFET에 있어서 종래에 비해 횡방향으로 미세화가 가능한 구조의 MOSFET를 실현할 수 있도록 된 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 청구범위 제1항에 기재된 본 발명은, 반도체기판 또는 절연체기판과, 이 기판의 주면상에 형성된 소정의 막을 매개로 형성되는 복수의 결정입자를 갖춘 다결정실리콘으로 이루어진 돌출부, 이 돌출부의 측벽에 형성되면서 상기 기판의 두께 방향을 채널 길이 방향으로 하는 도전채널영역, 상기 돌출부의 측벽의 상기 도전채널영역 표면에 형성된 게이트 절연막, 상기 돌출부의 측벽의 상기 게이트절연막 표면에 형성된 게이트전극, 상기 돌출부의 하부 근방 및 위부분에 형성된 드레인 및 소오스영역 및, 이 드레인 및 소오스영역과 접속되면서 상기 기판의 상기 주면측에서 취출되는 드레인 및 소오스전극을 갖춘 MOS형 전계효과트랜지스터를 구비하여 이루어진다.
여기서 돌출부와 기판사이에 삽입되어 있는 상기 소정의 막은 반도체기판의 경우에는 반도체막 또는 반도체막과 절연막의 적층막으로 구성되고, 절연체기판의 경우에는 반도체막으로 구성되어 있다. 또, 복수의 결정입자를 갖는 다결정실리콘으로는 단결정실리콘 이외의 다결정실리콘, 즉 결정입자의 크기에 대해서는 한정되지 않는 다결정실리콘으로 구성되어 있다.
상기와 같이 구성된 본 발명에 의하면, 기판의 두께방향, 즉 기판과 거의 수직의 종방향으로 도전채널형성영역이 설치되므로, 기판면과 평행인 횡방향의 치수를 증가시키지 않고 채널길이를 증가시킬 수 있게 된다. 다결정실리콘으로 이루어진 상기 도전채널형성영역에 있어서의 소오스·드레인영역의 불순물의 열확산에 의한 확장이 단결정실리콘에 비해서 크게 되어도 채널의 길이, 즉 돌출부의 종방향의 길이(높이)를 사전에 크게 하면 소오스·드레인영역이 열확산에 의해 연결되지 않게 되고, 따라서 횡방향의 소자형성의 미세화가 종래에 비해서 용이해진다.
청구범위 제2항의 반도체장치는 상기 돌출부의 양 측벽에 그 돌출부를 사이에 두고 대향하는 게이트전극을 갖춘 구조로 되어 있다.
상기 구성에 의하면, 1개의 돌출부, 즉 공통의 베이스영역내에 형성된 서로 대향하는 2개의 도전채널형성영역과, 이 도전채널형성영역단부에 설치되며 적어도 어느 한쪽이 공통인 소오스영역 및 드레인영역 또는 각각 분리된 소오스영역 및 드레인영역으로 이루어진 1개 또는 2개의 MOSFET를 구성할 수 있고, 이에 따라 기판면상의 소자형성의 유효면적을 증가시켜 보다 높은 집적도의 반도체장치를 얻을 수 있게 된다.
[실시예]
이하, 본 발명에 따른 반도체장치의 MOSFET의 1실시예에 대해 예시도면을 참조하여 상세히 설명한다.
제1도 및 제2도는 상기 MOSFET의 모식적인 단면도 및 평면도이고, 제3도 내지 제7도는 이 MOSFET의 제조공정을 설명하기 위한 모식도이다.
제3도에 도시된 바와같이, 먼저 미러지수가(911)이고, 비저항이 10Ω cm인 실리콘단결정기판(21)을 준비하고, 이 기판(21)상에 열산화에 의해 막두께가 0.5μm인 산화막(22)을 형성한다. 이어서 그 위에 두께 2μm의 다결정실리콘막(23)을 700℃에서 LPCVD(감압 CVD)법에 의해 퇴적한다.
이어서 제4도에 도시된 바와같이 다결정실리콘막(23)에 보론 (B)을 100kV, 1×1011atoms/㎠의 조건으로 이온주입한 후, 소자분리영역에 선택적으로 산화막(24)을 형성한다. 그후 반응성 이온에칭법에 의해 소자형성영역을 선택적으로 에칭하여 홈을 파서 이 영역의 다결정실리콘막(23)의 단면이
자형으로 되도록 한다.
이 다결정실리콘막(23)은 중앙의 단면이 거의 장방형이고, 폭 w=1μm인 돌출부(23a ; 1점쇄선으로 도시된 부분) 및 아랫부분의 다결정실리콘막(23b)으로 편의상 분리된다.
이어서, 제5도에 도시된 바와같이 두께 200Å의 게이트산화막(25)을 900℃에서 건조산소를 사용하여 형성한다.
다음으로, 제6도 및 제7도에 도시된 바와같이 LPCVD법에 의해 불순물을 도핑한 다결정실리콘층(26)을 2000Å 퇴적하고, 이어서 돌출부(23a)의 측벽과 게이트인출전극형성 예정영역상을 레지스트로 피복한 다음, 반응성이온에칭법에 의해 돌출부 측면에 게이트전극으로 되는 다결정실리콘막(26a) 및 산화막(24)상에 게이트인출전극으로 되는 다결정실리콘막(26b)이 잔존하도록 각각 에칭을 수행한다.
다음으로 제1도 및 제2도에 도시된 바와같이, 소오스 및 드레인을 형성하기 위해 As(비소)를 20kV와 1×1015atoms/㎠의 조건하에 선택적으로 이온주입해서, 소오스영역(27) 및 드레인영역(28)을 형성한다. 이 경우, 영역 27을 드레인으로, 영역 28을 소오스로 하는 것도 가능하다. 그후, 산화를 실행하고, 상기 소오스 영역(27) 및 드레인영역(28)상에 접속구멍을 뚫으며, 불순물을 도핑한 낮은 저항의 다결정실리콘(29)을 홈의 중간에 LPCVD법으로 매립하고, Al(30)로 배선을 하여 소오스전극(30S)과 드레인전극(30D1, 30D2)을 형성한다.
상기한 과정을 통해 제조되는 제1도에 도시된 MOSFET는 본 발명의 청구범위 제1항 및 제2항과 관련된 FET이다. 즉, 반도체기판(21)의 주표면상에 산화막(22) 및 다결정실리콘막(23b)을 매개로 다결정실리콘으로 이루어진 돌출부(23a)가 형성되어 있다. 이 돌출부(23a)의 양측벽에는 각각 게이트산화막(25)을 매개로 그 측벽과 대향하는 한쌍의 게이트전극(26a)이 설치된다.
또한, 돌출부(23a)의 상방 및 하방에 소오스·드레인영역(27, 28)이 형성되고, 돌출부 측벽은 기판(21)의 주표면에 대해 거의 수직이므로, 이 돌출부 측벽에는 기판(21)의 두께방향의 도전채널형성영역이 형성된다. 이에 따라 게이트전극(26a)과 게이트산화막(25) 및 돌출부 측벽으로 이루어진 MOS구조를 갖는 예컨대 소오스 전극공통의 2개의 종형 MOSFET가 얻어진다.
상기 MOS구조를 갖는 FET에 있어서는 소자형성영역의 횡방향의 크기를 변화시키지 않고 돌출부의 높이를 조정하여 원하는 길이의 도전채널형성영역이 얻어진다. 이 MOSFET에 있어서는 소오스·드레인영역 형성후 LSI제작까지 각종 열처리를 받아 소오스·드레인영역의 불순물의 열확산에 의한 확장이 발생하여 소오스 드레인영역간의 거리가 작아지지만, 미리 이 소오스·드레인영역의 확장을 고려하여 돌출부의 높이가 결정되므로, 소오스·드레인간이 연결되었던 종래 기술의 문제점은 해결된다. 이에 따라 횡방향의 미세화가 가능하게 됨과 더불어 나머지 공정에 있어서의 열처리조건의 자유도가 증가한다.
제2종래예의 다결정실리콘을 이용한 MOSFET에 있어서는 다결정실리콘의 확산계수가 크므로, 횡방향의 크기가 10μm정도인 MOSFET밖에 형성할 수 없었지만, 본 발명의 상기 실시예에서는 소오스·드레인영역을 포함한 횡방향의 크기가 5μm 이하인 MOSFET를 쉽게 제작할 수 있다.
상기 실시예에 따른 MOSFET에서는 실리콘단결정기판(21)과 다결정실리콘의 돌출부(23a) 사이에 산화막(22) 및 다결정실리콘막(23b)을 삽입시킴에 있어서, 다결정실리콘막(23)을 퇴적한 후, 반응성 이온에칭법에 의해 홈을 뚫고 돌출부(23a)와 다결정실리콘막(23b)을 동시에 형성하였다. 그러나, 본 발명에 따른 MOSFET는 상기 실시예에 한정되지 않고, 예컨대 실리콘단결정기판의 주표면을 반도체막으로 피복한 후, 다결정실리콘으로 이루어진 돌출부를 형성한 구조의 MOSFET이어도 지장이 없음은 물론이다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
상기한 바와같이 본 발명에 따르면, MOSFET의 도전채널형성영역은 다결정실리콘으로 이루어진 것이지만, 이 영역을 기판에 거의 수직인 돌출부측벽에 설치함으로써, 이 영역에 있어서의 소오스 드레인의 불순물의 열확산에 의한 확장이 커져도 횡방향의 크기를 변화시키지 않고, 돌출부의 높이를 적당한 값으로 해서, 소오스 및 드레인의 연결을 방지할 수 있게 된다. 이에 따라, 종래에 비해서 MOSFET의 횡방향의 크기를 대폭적으로 미세화할 수 있다. 또, 리소그래피기술이 진보함에 따라 본 발명의 MOSFET의 횡방향의 크기를 작게할 수 있게 되므로, 보다 집적도가 높은 LSI에 본 발명을 적용시킬 수 있게 된다.
Claims (2)
- 반도체기판(21) 또는 절연체기판과, 이 기판의 주면상에 형성된 소정의 막(22, 23b)을 매개로 형성되는 복수의 결정입자를 갖춘 다결정실리콘으로 이루어진 돌출부(23a), 이 돌출부(23a)의 측벽에 형성되면서 상기 기판의 두께 방향을 채널 길이 방향으로 하는 도전채널영역, 상기 돌출부(23a)의 측벽의 상기 도전채널영역 표면에 형성된 게이트 절연막(25), 상기 돌출부(23a)의 측벽의 상기 게이트 절연막 표면에 형성된 게이트전극(26a), 상기 돌출부(23a)의 하부 근방 및 위부분에 형성된 드레인 및 소오스영역(28, 27) 및, 이 드레인 및 소오스영역(28, 27)과 접속되면서 상기 기판의 상기 주면측에서 취출되는 드레인 및 소오스전극(30D1, 30D2, 30S)을 갖춘 MOS형 전계효과트랜지스터를 구비하여 이루어진 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 돌출부(23a)의 양측벽에 이 돌출부(23a)를 사이에 두고 대향하는 게이트전극을 갖춘 것을 특징으로 하는 반도체장치.
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