JPH065864A - 絶縁ゲ−ト型電界効果トランジスタおよび製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ゲ−ト電極直下のドレイン領域に対面して設
ける厚い絶縁膜の左右両側のゲ−ト電極の長さを等しく
して、微細化を向上すると共に、オン抵抗を増加するこ
となく、ゲ−ト容量を低減することを目的とする。 【構成】 厚い絶縁膜の左右両側のゲ−ト電極の長さを
ほぼ等しくし、かつ、チャネル領域端部を厚い絶縁膜の
端部に接するか、又は近接するように形成した構造、お
よび、厚い絶縁膜に対し、一定間隔で寸法規整用絶縁膜
を形成し、次いで、ゲ−ト絶縁膜とゲ−ト電極を形成
後、寸法規整用絶縁膜を除去する工程を少なくとも含む
製造方法。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁ゲ−ト型電界効果
トランジスタの構造及び製造方法に関するものである。

【０００２】（２）

【従来の技術】従来から、絶縁ゲ−ト型電界効果トラン
ジスタとして、縦型ＭＯＳＦＥＴや、ＩＧＢＴと呼ばれる
半導体装置が知られている。又、比較的、電力処理容量
の大なる電力用の縦型ＭＯＳＦＥＴでは、ポリＳｉゲ−
ト電極の窓からチャネル領域となる不純物の導入を行
い、さらに同じポリＳｉゲ−ト電極の窓から、ソ−ス領
域となる不純物の導入を行い、自己整合的にチャネル領
域を形成している。又、通常、微細パタ−ンのＭＯＳＦ
ＥＴセルを多数、並列接続して電力用を構成している。

【０００３】性能改善の面でも種々の構造が提案されて
いる。例えば、ゲ−ト容量はゲ−ト絶縁膜の厚さに逆比
例するため、ゲ−ト電極直下のドレイン領域と対面する
絶縁膜部分を厚くするゲ−ト容量低減手段がとられてい
る。

【０００４】図２は、従来の絶縁ゲ−ト型電界効果トラ
ンジスタの断面構造図（単位セルを図示するものであ
り、以下の図においても同様とする）である。１は一導
電型（例えば、Ｎ型）高濃度ドレイン領域、２は一導電
型低濃度ドレイン領域、３は逆導電型（例えばＰ型）低
濃度チャネル領域、４は逆導電型高濃度チャネル領域、
５は一導電型ソ−ス領域、６は酸化膜等のゲ−ト絶縁
膜、７はポリＳｉ等のゲ−ト電極、８は酸化膜等の厚い
絶縁膜、９は酸化膜等の層間絶縁膜、１０はソ−ス領域
５および高濃度チャネル領域４（バックゲ−ト部分）用
のＡｌ等のオ−ミックコンタクト電極である。

【０００５】高濃度ドレイン領域１に低濃度ドレイン領
域２となる、エピタキシアル成長層を形成した一導電型
半導体基体上に、ゲ−ト電極直下のドレイン領域と対面
するための厚い絶縁膜８を形成する。次いで、厚い絶縁
膜８のパタ−ンにマスク合わせを行い、ポリＳｉゲ−ト
電極のパタ−ニングを行っている。このため、マスク合
わせの誤差に起因して、厚い絶縁膜８の端部から両端に
（３）延びるゲ−ト電極７の距離は、左右でＹ、Ｙ′の
寸法差を生じる。又、このように形成したゲ−ト電極７
をマスクとして、低濃度チャネル領域３の形成のため、
逆導電型不純物を拡散するので、距離の短いＹの方は、
低濃度チャネル領域３と低濃度ドレイン領域２との接合
面の主表面上の端部が厚い絶縁膜８の直下に達しやすく
なる。このようにして、低濃度チャネル領域３の端部が
厚い絶縁膜８の直下に達したものは、オン抵抗が大とな
る欠点をもつ。このような欠点を避けるため、あらかじ
め、マスク合わせの誤差分を考慮したパタ−ン設計をす
ることになり、微細化を向上しにくいという問題を生じ
る。又、マスク合わせ誤差分を考慮して、厚い絶縁膜８
と低濃度チャネル領域３の端部との間隔をあけるため、
厚い絶縁膜８の設置割合が小となり、ゲ−ト容量の低減
効果を弱める。

【０００６】

【発明が解決しようとする課題】厚い絶縁膜の両側にゲ
−ト絶縁膜およびゲ−ト電極を形成した従来構造および
製造方法では、厚い絶縁膜端部からのゲ−ト電極の長さ
を、左右、等しくすることが困難であり、そのため、ゲ
−ト電極をマスクとする拡散形成によるチャネル領域の
端部を左右共に、厚い絶縁膜端部に接するか、又は近接
するように形成することができず、従って、オン抵抗が
低く、かつ、ゲ−ト容量の小なる構造を得ることが困難
となる。又、マスク合わせの誤差分を考慮した余裕のあ
るパタ−ン設計を必要とするため、微細化向上に問題を
生じる。

【０００７】

【課題を解決するための手段】ドレイン領域となる一導
電型半導体基体主表面に形成した逆導電型のチャネル領
域、チャネル領域に形成した一導電型のソ−ス領域、ド
レイン領域の主表面に設けた厚い絶縁膜、厚い絶縁膜と
ソ−ス領域間を主表面上でつなぐように設けたゲ−ト絶
縁膜、厚い絶縁膜とゲ−ト絶縁膜上に設けたゲ−ト電
極、およびソ−ス電極から成る絶縁ゲ−ト型電界効果ト
ランジスタにおいて、厚い絶縁膜の両側に設けたゲ−ト
電極の端部までの長さをほぼ等しくし、か（４）つ、チ
ャネル領域とドレイン領域との接合面の主表面上での端
部を、厚い絶縁膜の端部に接するか、又は近接するよう
に形成したことを特徴とする絶縁ゲ−ト型電界効果トラ
ンジスタ。

【０００８】及び、少なくとも （ａ）厚い絶縁膜と寸法規整用絶縁膜の間の主表面上に
ゲ−ト絶縁膜およびゲ−ト電極を形成する工程。 （ｂ）寸法規整用絶縁膜を除去する工程。 を有することを特徴とする絶縁ゲ−ト型電界効果トラン
ジスタの製造方法である。これらにより、オン抵抗を増
加せず、ゲ−ト容量を小ならしめ、かつ、微細化を向上し
た絶縁ゲ−ト型電界効果トランジスタを実現する。

【０００９】

【実施例】図１は、本発明の実施例による断面構造図で
あり、図２と同一符号は同等部分をあらわす。本発明構
造は、厚い絶縁膜８の両側に設けたゲ−ト電極の端部ま
での長さＸ2をほぼ等しくし、かつ、チャネル領域３と
ドレイン領域２との接合面の主表面上での端部を、厚い
絶縁膜８の端部に接するか（Ｘ1−Ｘ＝０）、又は、近
接するように（Ｘ1をＸに近接させる）ごとく形成する。
これにより、Ｘ1−Ｘの増加によるゲ−ト容量の増加を
おこさず、又、Ｘ1＜Ｘの増加によるオン抵抗の増加を
おこさない構造となる。

【００１０】図３は本発明の実施例による製造工程図で
あり、（ａ）〜（ｈ）の各工程により、図１の本発明構
造を得る。図３においても図１、図２と同一符号は同等
部分をあらわす。（ａ）から（ｈ）の順に各工程を説明
する。

【００１１】（ａ）一導電型（例えば、Ｎ型、以下、Ｎ
型で示す。）高濃度ドレイン領域１にＮ型低濃度ドレイ
ン領域２となるエピタキシアル成長層を形成したＮ型半
導体基体上に、熱酸化又はＣＶＤ法等により、絶縁膜を
形成（５）する。この絶縁膜は、厚い絶縁膜８を形成す
るための絶縁膜８′と寸法規整用絶縁膜１１を形成し、
パタ−ニングしたものである。

【００１２】（ｂ）フォトレジストをマスクにして、絶
縁膜８′を等方エッチング（ウェットエッチング又はド
ライエッチング）により、所望の厚さまでエッチングし
て厚い絶縁膜８を形成する。この場合、８−１１間の距
離は左右共にＸ2と等しくする。

【００１３】（ｃ）ゲ−ト絶縁膜６およびゲ−ト電極用
ポリＳｉ７′を形成し、ポリＳｉにリンをド−プする。

【００１４】（ｄ）寸法規整用絶縁膜１１上のゲ−ト電
極用ポリＳｉ７′がなくなるまで、エッチングバック法
等によりエッチングし、平坦化を行う。

【００１５】（ｅ）寸法規整用絶縁膜１１をウェットエ
ッチングにより、除去する。

【００１６】（ｆ）前工程で形成されたポリＳｉゲ−ト
電極７の窓からチャネル領域形成用逆導電型（例えば、
Ｐ型、以下、Ｐ型で示す。）不純物をイオン注入法によ
り、ド−ピングし、熱拡散してＰ型低濃度チャネル領域
３を形成する。さらに、バックゲ−ト用のＰ+型高濃度
チャネル領域４を形成する。

【００１７】（ｇ）ポリＳｉゲ−ト電極７の窓およびレ
ジストパタ−ンにより、Ｎ型ソ−ス領域５となるＮ型不
純物をイオン注入法によりド−ピングし、熱処理によ
り、５を形成する。

【００１８】（ｈ）層間絶縁膜９をＣＶＤ法により、形
成し、又、コンタクトホ−ルを形成し、Ａｌのオ−ミッ
クコンタクト電極１０を形成する。（６）

【００１９】本発明の製造方法で最も重要な工程は、厚
い絶縁膜８の左右に等しい間隔で寸法規整用絶縁膜１１
を形成すること、およびゲ−ト絶縁膜６とゲ−ト電極７
の形成後は寸法規整用絶縁膜１１を除去することであ
る。

【００２０】前記工程による本発明構造は、ゲ−ト電極
７直下のドレイン領域と対面する厚い絶縁膜８の端部か
らゲ−ト電極７の距離が、自己整合的に厚い絶縁膜８の
両側で等しく形成できる。このため、厚い酸化膜８とチ
ャネル領域３とのマスク合わせ余裕を考慮しなくてもよ
いので、チャネル領域３を厚い絶縁膜８に接するか、又
は近接するまで広げることができる。結果として、チャ
ネル領域３の間隔Ｘ1に対し、厚い酸化膜８の設置割合
を大きくできるので、オン抵抗の増加なく、ゲ−ト容量
を低減し得る。

【００２１】図４および図５は、本発明構造および従来
構造の特性例を示した特性図であり、図４は、オン抵抗
特性図、図５は、入力容量（Ｃiss）特性図である。図
４の横軸、厚い絶縁膜幅Ｘは従来構造および本発明構造
のＸ1（図１で図示）を同一とした場合であり、従来構
造では、Ｘ＝２μｍ、本発明構造では、Ｘ＝３μｍにおい
てＸ1を越えて、オン抵抗が急激に増加する。従って、
本発明構造の方が、一定のＸ1に対し、Ｘを大にできる
ので、ほぼ、同一のオン抵抗において、ゲ−ト容量の低
減をなし得る。

【００２２】図５は、入力容量（Ｃiss）とソ−ス−ド
レイン間電圧Ｖｄｓの関係を示しており、本発明構造に
より、入力容量を約２０％低減できた。

【００２３】本発明構造および製造方法において、前記
せる各部の変形、材料の変換、部分的付加等の変更や、
ＩＧＢＴへの実施、他の回路との集積化など本発明の要
旨の範囲で本願権利に含まれるものである。

【００２４】（７）

【発明の効果】以上の説明のように、ゲ−ト電極直下の
ドレイン領域と対面する厚い絶縁膜の左右両側に長さの
等しいゲ−ト電極を形成するので、オン抵抗を増加する
ことなく、ゲ−ト容量を最小とし、かつ、微細化を向上
した絶縁ゲ−ト型電界効果トランジスタを得ることがで
き、電子機器、例えば、スイッチング電源に利用して、
導電時損失およびスイッチング損失を小とし、高効率化
を実現し、産業上の利用効果、極めて、大なるものであ
る。

【図面の簡単な説明】

【図１】本発明の実施例を示す断面構造図である。

【図２】従来構造を示す断面構造図である。

【図３】本発明の実施例を示す製造工程図であり、
（ａ）〜（ｈ）に各工程例を示す。

【図４】オン抵抗特性図である。

【図５】入力容量特性図である。

【符号の説明】

１ 一導電型高濃度ドレイン領域 ２ 一導電型低濃度ドレイン領域 ３ 逆導電型低濃度チャネル領域 ４ 逆導電型高濃度チャネル領域（バックゲ−ト） ５ 一導電型ソ−ス領域 ６ ゲ−ト絶縁膜 ７ ゲ−ト電極 ７′ ゲ−ト電極用ポリＳｉ ８ 厚い絶縁膜 （８）８′ ８を形成するための絶縁膜 ９ 層間絶縁膜 １０ オ−ミックコンタクト電極 １１ 寸法規整用絶縁膜 Ｘ、Ｘ1、Ｘ2、Ｙ、Ｙ′ 指定位置の寸法

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ドレイン領域となる一導電型半導体基体
   主表面に形成した逆導電型のチャネル領域、チャネル領
   域に形成した一導電型のソ−ス領域、ドレイン領域の主
   表面に設けた厚い絶縁膜、厚い絶縁膜とソ−ス領域間を
   主表面上でつなぐように設けたゲ−ト絶縁膜、厚い絶縁
   膜とゲ−ト絶縁膜上に設けたゲ−ト電極、およびソ−ス
   電極から成る絶縁ゲ−ト型電界効果トランジスタにおい
   て、厚い絶縁膜の両側に設けたゲ−ト電極の端部までの
   長さをほぼ等しくし、かつ、チャネル領域とドレイン領
   域との接合面の主表面上での端部を、厚い絶縁膜の端部
   に接するか、又は近接するように形成したことを特徴と
   する絶縁ゲ−ト型電界効果トランジスタ。
2. 【請求項２】 ドレイン領域となる一導電型半導体基体
   主表面に形成した逆導電型のチャネル領域、チャネル領
   域に形成した一導電型のソ−ス領域、ドレイン領域の主
   表面に設けた厚い絶縁膜、厚い絶縁膜とソ−ス領域間を
   主表面上でつなぐように設けたゲ−ト絶縁膜、厚い絶縁
   膜とゲ−ト絶縁膜上に設けたゲ−ト電極、およびソ−ス
   電極から成る絶縁ゲ−ト型電界効果トランジスタの製造
   方法において、少なくとも、 （ａ）厚い絶縁膜と寸法規整用絶縁膜の間の主表面上に
   ゲ−ト絶縁膜およびゲ−ト電極を形成する工程。 （ｂ）寸法規整用絶縁膜を除去する工程。 を有することを特徴とする絶縁ゲ−ト型電界効果トラン
   ジスタの製造方法。