JP2007081436A - 半導体装置及びそれを使った電力変換装置 - Google Patents

Abstract

【課題】
高耐圧かつ低オン電圧でかつ作り易いＩＧＢＴを得る。
【解決手段】
本発明の半導体装置は、半導体基体と、基体内に位置する第１導電形の第１の半導体領域と、第１の半導体領域上に位置する第２導電形の第２の半導体領域と、第２の半導体領域内に伸び、第２の半導体領域より高いキャリア濃度を有する複数個の第２導電形の第３の半導体領域と、第３の半導体領域内に位置する第１の導電形の第４の半導体領域と、第４の半導体領域内に位置する第２の導電形の第５の半導体領域と、第２から第５の半導体領域の表面上に形成されたゲート絶縁膜と、さらに絶縁膜上に形成されたゲート電極と、第４の半導体領域と第５の半導体領域に低抵抗接触したエミッタ電極と、第１の半導体領域に低抵抗接触したコレクタ電極とを有することを特徴とする。
【効果】
ｎ層がホールのバリアとなり、ｎ^- 層中にホールが蓄積されるためオン電圧が低減される。
【選択図】図１

Description

本発明は、作りやすく、ノイズの原因となる帰還容量が小さく、かつ高耐圧化が容易で、オン電圧が低く、スイッチングが早い等という優れた総合特性を有する半導体装置及びそれを使った電力変換装置に関するものである。

高電圧を制御する半導体装置では、損失が少ないことが強く求められている。導通時には半導体装置での電圧降下、つまりオン電圧が小さいこと、さらにはスイッチングが高速にでき、スイッチング損失が小さいことが求められている。加えて、最近の各種のノイズ規制により、高速にスイッチングしても跳ね上がり電圧が少ない低ノイズの半導体装置が要求されている。もちろん跳ね上がり電圧を含め、高電圧を確実に阻止する信頼性も求められている。さらには、近年の価格破壊に伴う競争からコスト競争力を持たせるために、生産者にとっては作りやすく、使用者にとっては使いやすく、かつ制御しやすい半導体装置が強く望まれている。このような状況で近年、ＭＯＳゲートとトランジスタやサイリスタを複合した種々の新しい半導体装置が提案されている。その中から、４種類の従来の半導体装置を以下説明する。

図７は、溝形のトレンチゲートを持つ絶縁ゲート形バイポーラトランジスタ(ＩＧＢＴ)の断面図である。本素子２０１は、通常のトレンチゲート形ＩＧＢＴ構造に加え、ゲート間にキャリアを蓄積するｎ層２３０を設けていることが特徴である。Carrier Stored
Trench-Gate Bipolar Transistor（ＣＳＴＢＴ）と呼ばれ、International Simposium ofPower Semiconductor Devices and ICs(ＩＳＰＳＤ１９９６，３４９ページから３５２ページ）で発表された素子である。

図７に示した素子２０１は、ｐ⁺ 基板１０上に、ｎバッファ層２１が形成され、そのうえにｎ- 層２２が設けられている。上面からは、シリコンに溝が掘られ、ゲート酸化膜
５００，ゲート電極３００が形成され、ゲート電極３００は絶縁膜６０で覆われている。ゲート電極３００間にはｐ層３１０、ｐ層３１０下にはｎ層２３０が、ｐ層３１０内にはｎ⁺ 層４００が形成され、エミッタ電極２にｐ層３１０とｎ⁺ 層４００が低抵抗で接触し、短絡されている。一方、ｐ⁺ 層１０はコレクタ電極１に低抵抗で接触している。

本素子２０１の通常のトレンチゲートを有するＩＧＢＴとの違いは、ｎ層２３０を追加した点である。これにより、ｐ⁺ 層１０より注入したプラスの電荷(ホール)をｎ層２３０で蓄積するとともに、ｐ層３１０のゲート電極３００側の表面に形成された反転層を通じてｎ⁺ 層４００からのマイナスの電荷（電子）をキャリアの少ないｎ^- 層２２に、ｎ層
２３０から注入し、ｎ^- 層２２の伝導度変調を促進することが特徴である。特に従来の
ＩＧＢＴでは難しかったｐ層３１０近傍のｎ^- 層２２の伝導度変調を高めることができ、オン電圧を低減できる。さらにｎ層２３０をトレンチゲート電極３００と同等の深さまで深く形成すると、耐圧を確保しながら、オン電圧を低くできると言われている。

図８は、ＩＧＢＴとは異なり、ｎ⁺ 基板２４を持つパワーMOSFET202 である。本素子
２０２は、特開昭61−150378号で示され、ｎ⁺ 基板２４上のｎ^- 層２２の表面に、プレーナ型のＭＯＳゲートが形成されている。ＭＯＳゲートは、ゲート絶縁膜５０１とゲート電極３０１からなり、ゲート電極３０１は絶縁膜６０で覆われている。トレンチゲートと異なり、ゲート電極３０１はほぼ平坦な表面上に形成されている。そのゲート電極３０１間からｎ^- 層２２中にｐ層３１１，ｎ⁺ 層４０１が拡散され、ゲート電極３０１下のｎ⁺ 層４０１，ｐ層３１１，ｎ^- 層２２の表面にｎチャンネルMOSFET構造が形成されている。
ｎ⁺ 基板にはドレイン電極１が低抵抗接触し、上面ではソース電極２がｎ⁺ 層４０１とｐ層３１１に低抵抗接触している。図８の素子２０２の特徴は、ｐ層３１１の回りをｎ層
２３１で囲っている点である。これにより、導通時でのｐ層３１１とｎ^- 層２２の逆バイアスで生じるｎ^- 層２２中の空乏層の伸びを抑え、ｐ層３１１間のピンチ効果を抑制することによって、電流を流れやすくし、オン抵抗を低減することである。特開昭61−150378号では、導通時のｎ層２３１が空乏層の伸びを抑える条件等について述べられている。

図９は、図８と異なり、ｐ⁺ 基板１０を用い、さらにｎ層２３１を囲むようにｐ層330を形成した、特願平5−82775号に示されたＭＯＳ制御のサイリスタ２０３である。ｐ層
３３０を設けることにより、ｎ層２３１，ｐ層３３０，ｎ^- 層２２間，ｎバッファ層２１，ｐ基板１０からなるサイリスタを導通させるため、非常にオン電圧を小さくできる特徴を持つ。

図１０は、図８と異なり、基板にｐ⁺ 基板１０を用い、ｐ層３１１より深い均一な深さのｎ層２３２を設けた点である。これにより、ｐ層３１１に挟まれた領域を高濃度のｎ層２３２にすることにより、ｐ層３１１による接合形ＦＥＴ効果を抑制し、オン電圧を低減できる特徴を持つ。

欧州特許出願公開第０７３５５９１号明細書

以上、種々の半導体装置が提案されているが、作りやすく、ノイズの原因となる帰還容量が小さく、かつ高耐圧化が容易で、オン電圧が低く、スイッチングが早いという優れた総合特性を有する半導体装置としては、それぞれ１つ以上の課題を有しており、真に総合特性に優れた半導体装置とは言いがたい。そのため、電力変換装置に適用した場合、変換装置としての問題点が生じることが懸念される。

例えば、図７の半導体装置２０１では、ｎ層２３０を設けることにより、トレンチゲートの底の角での電界集中が一層起こりやすくなり、ゲート絶縁膜の信頼性が低下するという不具合がある。さらにｎ層２３０は深くするほどオン電圧を低下できるが、ｎ層２３０を深くすると、ｎ層２３０及びｎ^- 層２２とゲート電極３００の対抗する面積が増え、ゲートの帰還容量が増えるという不具合もある。帰還容量が増えるとスイッチング時の電圧変動でゲート電極を通じて、ゲート回路に大きな変位電流が流れ、ノイズの原因となり、誤動作を起こし、電力変換装置の異常、最悪の場合は破壊に至らしめる危険性がある。さらにトレンチゲートの深さとｎ層２３０の深さの両方を制御しなければならず、特にドライエッチングを使うトレンチゲートはシリコンウエハ内で均一な深さを形成することが難しく、ｎ層２３０の方がトレンチゲートより深くなれば、耐圧が低下するし、それを防ぐため、ｎ層２３０を浅くするとキャリアの蓄積効果が損なわれ、オン電圧が上昇する問題がある。

一方、図８の半導体装置２０２では、ｎ⁺ 基板２４を用いているため、多数キャリア素子であり、図７で述べたようなホールの注入はなく、伝導度変調は期待できず、オン電圧が大きくなる。また、耐圧を確保するための好適なｎ層２３１のキャリア濃度や厚さの条件について詳細に検討されていない。

さらに、図９の半導体装置２０３では、ｐｎｐｎｐｎの６層構造となり、製作が複雑であり、その拡散層３３０，２３１，３３１，４０１の深さの制御が難しく、さらにそれらの濃度で決まるＭＯＳゲートのしきい値電圧が、層数が多いため、不安定である。また、ターンオフ時にｐ層３３０に蓄積されたホールを、抵抗の大きなｎ層２３１表面のｐチャンネルを介して、カソード電極２へ排出しなければならないため、スイッチング速度が遅くなる不具合がある。

さらに、図１０の半導体装置２０４では、ｎ層２３２がＭＯＳゲートの直下にもあるため、ＭＯＳゲート下の空乏層が伸びにくく、耐圧が低下しやすい。また、空乏層が伸びにくいことから帰還容量が大きく、上記図７で述べたようにゲートのノイズによる誤動作の危険がある。

本発明の目的は、作り易さ，小さな帰還容量，高耐圧化の容易さ，低オン電圧，高速スイッチング等という点において協調がとれ、優れた総合特性を有する半導体装置及びそれを使った電力変換装置を提供することにある。

上記目的を達成するために、本発明の半導体装置は、一対の主表面を有する半導体基体と、該基体内に位置する第１導電形の第１の半導体領域と、前記第１の半導体領域上に位置する第２導電形の第２の半導体領域と、前記第２の半導体領域内に伸び、前記第２の半導体領域のキャリア濃度より高いキャリア濃度を有する複数個の第２導電形の第３の半導体領域と、該第３の半導体領域内に位置する第１の導電形の第４の半導体領域と、該第４の半導体領域内に位置する第２の導電形の第５の半導体領域と、前記第２，第３，第４及び第５の半導体領域の表面上に形成されたゲート絶縁膜と、さらに該絶縁膜上に形成されたゲート電極と、前記第４の半導体領域と第５の半導体領域に低抵抗接触したエミッタ電極と、前記第１の半導体領域に低抵抗接触したコレクタ電極とを有し、前記第３の半導体領域のシートキャリア濃度が１×１０¹²cm^-2以下である特徴を有する。

本発明によれば、第３の半導体領域が、第２の半導体領域内における少数キャリアのバリアとなるので、第２の半導体領域のキャリアの蓄積量が多くなりオン電圧が低減される。

本発明によれば、作りやすく，ノイズの原因となる帰還容量が小さく、高耐圧化が容易で、オン電圧が低く、スイッチングが早いという優れた総合特性を有する半導体装置及びそれを使った電力変換装置を提供することができる。

本発明の一実施例を図１を使って詳細に以下述べる。本実施例の半導体装置１００は、ほぼ平行で平坦な一対の主表面を持ち、一方の主表面に露出したｐ⁺ 層１０上にｎバッファ層２１が形成され、さらにその上にｎ^- 層２２が形成されもう一方の主表面に露出している。もう一方の主表面からｎ^- 層２２中にｎ^- 層２２よりキャリア濃度の高いｎ層２３が拡散されている。さらにｎ層２３に取り囲まれるようにｐ層３１が拡散されている。ｐ層３１内にはｎ⁺ 層４０が導入されている。ｐ層３１とｎ層２３の表面には、ｎ⁺ 層４０とｎ^- 層２２に跨ってもう一方の主表面上にゲート絶縁膜５１が形成され、その上にゲート電極３が設けられている。一方の主表面では、ｐ⁺ 層１０にコレクタ電極１が低抵抗接触している。また、もう一方の主表面では、エミッタ電極２がｎ⁺ 層４０およびｐ層３１内に形成されｎ⁺ 層４０下に達するｐ⁺ 層３２に低抵抗接触している。

図２は、耐圧１２００Ｖを有する場合の、図１の実施例におけるＡ−Ａ′間の断面のキャリア濃度分布を示す。１×１０¹⁸cm^-3以上の高濃度のキャリアを有するｐ⁺ 層１０の上に、例えばエピタキシャル成長法を使って約１×１０¹⁷cm^-3で厚さ約１０μｍのｎバッファ層２１が、さらにその上に５.０×１０¹³cm^-3 以下で厚さ約１２０μｍのｎ^- 層２２がもう一方の表面まで形成されている。もう一方の主表面から拡散されたｎ層２３は、約
１０¹⁵cm^-3から１０¹⁶cm^-3のオーダのキャリア濃度を有し、その厚さは数ミクロンである。ｐ層３１は１０¹⁷cm^-3のオーダのキャリア濃度を有し、厚さは約５μｍ以下と薄く、その表面にはｐ層３１を低抵抗にするためにｐ⁺ 層３２が１０¹⁸cm^-3の以上のキャリア濃度で形成されている。

このような半導体装置１００をオン状態にするには、エミッタ電極２にマイナス電位，コレクタ電位１にプラス電位が印加された状態で、ゲート電極３にエミッタ電極より正の電位を与える。ゲート電極３下のｐ層３１表面にｎ形反転層が形成され、電子がｎ⁺ 層
４０，反転層，ｎ層２３，ｎ^- 層２２，ｎバッファ層２１を経由してｐ⁺ 層１０に注入する。注入した電子により、ｐ⁺ 層１０よりホールがｎバッファ層２１、さらにはｎ^- 層
２２へ注入される。これによりｎ^- 層２２は伝導度変調し、低抵抗化され、半導体装置
１００は低いオン電圧になる。このとき、ｎ層２３により注入したホールがｐ層３１へ拡散するのを抑制し、ホールをｎ^- 層２２中に蓄積する効果があり、ｎ層２３がない一般的なＩＧＢＴに比べオン電圧がより一層下がるのは、図７で示した従来例と同じである。

図７と異なる点は、トレンチゲートによる接合形ＦＥＴ効果がないため、ｎ層２３を深く形成する必要がなく、むしろｎ層２３は浅く、キャリア濃度を高くする方が有効であることを本発明者等は見出した。図３は、その検討結果で、図２に示すｎ層２３のシートキャリア濃度Ｎ２３とオン電圧、及び降伏電圧の関係を示している。この図からシートキャリア濃度が高いほどオン電圧を低減できることが分かる。しかし、シートキャリア濃度が１×１０¹²cm^-2以上になると降伏電圧が著しく低下することも分かる。このことから、ｎ層２３のシートキャリア濃度は１×１０¹²cm^-2以下にすることが好ましい。一方、図４は、シートキャリア濃度が１×１０¹²cm^-2の時のｎ層２３の厚さとオン電圧、及び降伏電圧の関係を示す。ｎ層２３の厚さは、図２で示すキャリア濃度２×１０¹⁴cm^-3での厚さｔで規定されている。図４から、ｎ層２３は降伏電圧に関係なく、薄いほどオン電圧の低減に有効で、特に４μｍ以下にすることが好ましい。これは、同じシートキャリア濃度では薄いほど単位体積当たりのキャリア濃度が高くなり、ホールの蓄積効果が高まるためである。本発明者が検討した結果、ｎ層２３の単位体積当たりのキャリア濃度のピークは２.５×１０¹⁵cm^-3以上あることがオン電圧の低減に有効である。つまり、このキャリア濃度より低濃度では、ホールの蓄積効果が少ないためである。

このように本実施例は、ｎ層２３を薄く形成することができるため、ｎ層２３のゲート電極３と対向する面積を小さくすることができる。このため、ｎ^- 層２２の高濃度化による帰還容量の増加を少なくできる特徴を合わせ持つ。また、図７のトレンチゲートのように、ｎ層２３０を設けたことにより空乏層が伸びにくくなり、ゲート絶縁膜５００の角にますます高電界が加わることによって、ゲート絶縁膜５００の信頼性が損なわれるような恐れが、本発明の半導体装置１００ではない。さらに、トレンチゲートとｎ層２３０の深さ調整する難しさもなく、本実施例では、例えばイオン注入によりｎ層２３，ｐ層３１の濃度を精度良く制御でき、その深さも拡散温度と時間できめ細かく制御できるので、トレンチゲートのような製作上での難しさもないという特徴を持つ。

また、図８で示した半導体装置２０２ではｎ⁺ 層２４を用いているため、伝導度変調は生じないが、本発明では伝導度変調をｎ層２３でより促進することができるため、低オン電圧化に有効である。さらに、半導体装置２０２では、耐圧を確保するための好適なｎ層２３１の条件が示されておらず、上述したように伝導度変調を有するＩＧＢＴでは低オン電圧と耐圧を確保する好適なｎ層２３の条件があることは本発明者が発見した新規な知見である。

一方、図９で示された半導体装置２０３に本実施例に似た従来例が示されているが、
ｐｎｐｎｐｎの６層構造をしており、製作工程が複雑であること、及びターンオフ時にホールがｎ層２３１の表面がｐ反転したｐチャンネル層を通じて、カソード電極に流れるため、ｐチャンネル層の抵抗が大きく、ターンオフ時間が長くなるという不具合があるが、本発明の装置１００では、ｐ層３１とｎ層２３に逆バイアスが加わったターンオフ時には、ｎ層２３は空乏化するためにｎ^- 層２２に蓄積されたホールは直接ｐ層３１に流れ込むことができるため、高速にターンオフできるという特長を合わせて持つ。

さらに、図１０で示された半導体装置２３２は、ゲート電極３０１及びｐ層３１１下の全面にｎ層２３２が形成されているため、ｐ層３１１の接合面に沿ったｎ層２３２のシートキャリア濃度が異なるため、ホールの蓄積効果を高めようとｐ層３１１の底面下のｎ層２３２のシートキャリア濃度を高くすると、ｐ層３１１の側面側のｎ層２３２のシートキャリア濃度が高くなりすぎ耐圧が低下する不具合がある。逆に耐圧を確保するために、側面側のｎ層２３２のシートキャリア濃度を適正化すると、ｐ層３１１底面側のｎ層２３２のシートキャリア濃度が低下し、ホールの蓄積効果が損なわれる。加えて、ＭＯＳゲートが高濃度のｎ層２３２に対向しているため、帰還容量が大きく、ノイズの原因となる危険性がある。これに対して、本実施例の半導体装置１００では、ｎ層２３のシートキャリア濃度がｐ層３１の接合面に沿ってほぼ均一であるため、耐圧を確保しながら良好なホールの蓄積効果を有する。また、ゲート電極３下で対向するｎ層２３の面積は少ないので、帰還容量の増大も少ない。また、本実施例では、ゲート絶縁膜５０の中央の一部を厚くしたゲート絶縁膜５２とすることが、帰還容量を少なくする。さらに、ホールの蓄積効果を有する本実施例では、ゲート絶縁膜５２を厚くすることでゲート直下のｎ^- 層２２の電子の蓄積を抑え、ゲート直下でもホールの蓄積効果を促進し、低オン電圧化に有効なことを本発明者は発見した。

本実施例の半導体装置の耐圧をより確実に確保するには、ｎ層２３とｎ^- 層２２のシートキャリアの和が１.５×１０¹²cm^-2 以下にすることが好ましいことを本発明者は見出した。これにより、逆バイアス時にｎ層２３が空乏化し、ｎ^- 層２２に十分空乏層が広がり、電界を緩和することができる。これは、本発明者の検討によれば、あらゆる定格電圧の本発明の半導体装置について当てはまり、耐圧Ｖｂ(Ｖ)を使った表現をすれば、ｎ^- 層
２２のキャリア濃度は７.５×１０¹⁶／Ｖｂ 以下で、かつその厚さがＶｂ／１２μｍ以上であることが好ましい。

一方、本実施例では、ｎ層２３を追加しているため、一般的なＩＧＢＴに比べ空乏層が伸びにくい。このため、ｎバッファ層２１近傍のｎ^- 層２２にキャリアが残留し、テール電流が発生し、ターンオフ損失が増加しやすい傾向にある。これを防ぐためには、ｎバッファ層２１近傍のｎ^- 層２２，ｎバッファ層２１にプロトンやヘリウムなどの局所ライフタイム制御を施すことが効果的である。これにより、テール電流を増やすことがなく、高速のスイッチングが可能となる。さらに、プロトンやヘリウムによる局所ライフタイム制御では、ｎ^- 層２２，ｎバッファ層２１のキャリア濃度がコンペイセイトされ、ライフタイムを制御した領域が、実質的にキャリア濃度が低くなるので、空乏層が伸びやすく、高耐圧化にも有利である。

ここで、本実施例の半導体装置１００の好ましい製作方法について述べる。まず、ｐ⁺ 基板上に、エピタキシャル成長により、ｎバッファ層２１及びｎ^- 層２２を形成する。これにエミッタ側平面上に厚いゲート酸化膜５２を形成し、所望の形状にパターン化する。さらに、ｎ- 層２２が露出した表面に薄いゲート酸化膜５１を形成する。それらの厚いゲート酸化膜５２と薄いゲート酸化膜５１の上にゲート電極３として、多結晶シリコンを堆積する。ここで、厚いゲート酸化膜５２が略左右対称になるように薄いゲート酸化膜５１上でゲート電極３とともに開口部を開ける。このとき、開口部の左右の薄いゲート酸化膜５１の平面方向の長さは、略等しくなり、予めｎ層２３の平面方向の拡散深さより長くなるように設定する。また、この開口部よりゲート電極３をマスクとして、ｎ層２３の不純物としてリンをイオン注入し、熱拡散する。次に同じ開口部よりゲート電極３をマスクとして、ｐ層３１の不純物としてホウ素をイオン注入し、熱拡散する。さらにｎ⁺ 層４０下のｐ層３１の横方向抵抗を低減するためにｎ⁺ 層４０下に達するようにホトレジストを使ってｐ⁺ 層３２の不純物ホウ素をイオン注入し拡散する。さらに次に、ホトレジストのパターンを使ってｎ⁺ 層４０の不純物である砒素をイオン注入し、熱拡散する。このときゲート電極３側はゲート電極３の端部をマスクとしてセルファラインで砒素が注入される。このように、薄いゲート酸化膜５１下に達するｎ層２３，ｐ層３１，ｎ⁺ 層４０が全て、ゲート電極３の端部をマスクとしてセルファラインで形成できるので、ゲートしきい値電圧が安定化する。その後、絶縁膜６０を堆積し、ゲート電極３を覆うようにホトレジストを使って開口部を開け、エミッタ電極２でｐ⁺ 層３２とｎ⁺ 層４０を短絡し、電気的に接触させる。さらに、ｐ⁺ 層１０にもコレクタ電極１を形成し、電気的に結合する。

図５は本発明の半導体装置１００を電力変換装置の一つであるインバータ装置に適用した応用例である。本発明の半導体装置を用いることにより、耐電圧特性を損なうことなく、従来の装置では不可能であった低損失性と、高速制御が可能で、かつ帰還容量を介してくるゲートノイズを低減でき、高効率で、信頼性の高いインバータ装置が実現できる。

図６は、本発明を横型の半導体装置に適用した実施例である。エミッタ電極２とコレクタ電極１が同一表面上にあり、支持体５００と支持電極４は、例えば絶縁層６００でｎ^- 層２２と絶縁分離されている。縦方向に電流を流す図１の半導体装置１００と同等の効果を有することは言うまでもない。エミッタ電極２とコレクタ電極１が同一表面上から取り出すことにより、他の素子と集積化することができＩＣやＬＳＩ用の素子として応用できる。

本発明の他の実施例を図１１を使って詳細に以下述べる。本実施例の半導体装置１０２は、ほぼ平行で平坦な一対の主表面を持ち、一方の主表面に露出したｐ⁺ 層１０上にｎバッファ層２１が形成され、さらにその上にｎ^- 層２２が形成されもう一方の主表面に露出している。もう一方の主表面からｎ^- 層２２中にｎ^- 層２２よりキャリア濃度の高いｎ層２３が拡散されている。さらにｎ層２３に取り囲まれるようにｐ層３１が拡散されている。ｐ層３１内にはｎ⁺ 層４０が導入されている。ｐ層３１とｎ層２３の表面には、ｎ⁺ 層４０とｎ^- 層２２に跨ってもう一方の主表面上にゲート絶縁膜５１が形成され、その上にゲート電極３が設けられている。一方の主表面では、ｐ⁺ 層１０にコレクタ電極１が低抵抗接触している。また、もう一方の主表面では、エミッタ電極２がｎ⁺ 層４０およびｐ層３１内に形成されｎ⁺ 層４０下に達するｐ⁺ 層３２に低抵抗接触している。ここでｎ層
２３には、一つのｐ層３１内において隣り合うｎ⁺ 層４０の内側端部から各々下ろした仮想垂線の間に位置し、ｎ層２３の他の領域よりも不純物濃度が高い領域２３１が部分的に形成されている。すなわち、領域２３１はエミッタ電極２の低抵抗接触個所の直下に位置する。領域２３１においては、ｐ層３０とｎ層２０との間のｐｎ接合のアバランシェ降伏がｎ層２３の他の領域よりも起こり易い。これにより、本実施例の半導体装置は、後述するようにラッチアップしにくくなり安全動作領域が拡大する。

耐圧１２００Ｖを有する場合、図１のＡ−Ａ′間の断面のキャリア濃度分布は図２と同様である。また、ｎ層２３の厚さと特性との関係も図３と同様である。

本実施例の半導体装置１０２をオン状態にする動作は図１の実施例と同様であるが、本実施例ではアバランシェが領域２３１で発生することで安全動作領域が広くなる。以下その理由を説明する。図１２に示す従来のＩＧＢＴでは、ターンオフ時にｐ層３１の周辺の曲率の大きい部分で電界が集中して接合がアバランシェ降伏し、アバランシェ電流はｎ⁺ 層４０下を横切ってｐ層中を流れる。するとｎ⁺ 層４０下の寄生抵抗により電圧降下が発生し、この電圧降下がｐｎ接合のビルトインポテンシャルである０.７Ｖ 程度を越えるとｐ⁺ 層１０，ｎバッファ層２１，ｎ^- 層２２，ｎ層２３，ｐ層３１，ｎ⁺ 層４０からなるサイリスタがオンする。この現象をラッチアップと言い、このラッチアップが安全動作領域の上限を決める。図１１の実施例に示すように領域２３１を設けると、アバランシェ降伏はｐ層３１の底部のうちｎ⁺ 層４０の内側、すなわちエミッタ電極の低抵抗接触部直下で起こる。そのためアバランシェ電流の大部分はｎ⁺ 層４０の下を横切ることなくｐ層
３１中を流れ、寄生抵抗によるｎ⁺ 層４０下での電圧降下は小さくなり、ラッチアップを避けることができる。そのため図１１の半導体装置102は、安全動作領域が広く信頼性が高くなる。図１において、領域２３１は、ｎ⁺ 層４０の内側の両端からコレクタ電極１側に下ろした各仮想垂線の間の範囲であればゲート電極３間の中心からずれていても良い。また、領域２３１は、複数あっても良く、そのうち少なくとも一つがこの範囲内に入っていれば同様の効果がある。また、領域２３１は、本実施例のように不純物濃度を高くするほか、後述するようにｎ層２３の形状によって形成してもよい。いずれにしても、領域
２３１におけるｐｎ接合の耐圧は、ｎ層２３の他の領域のｐｎ接合の耐圧よりも低く、アバランシェ降伏が起き易くなっていればよい。

図１３は本発明を適用した他の実施例を示し、アバランシェ降伏が起き易い領域２３１を、以下に述べるプロセスで作った例である。ｐ⁺ 層１０上に、エピタキシャル成長によりｎバッファ層２１及びｎ^- 層２２を形成する。これにエミッタ側平面上に厚いゲート酸化膜５２を形成し、所望の形状にパターン化する。さらに、ｎ^- 層２２が露出した表面に薄いゲート酸化膜５１を形成する。それらの厚いゲート酸化膜５２と薄いゲート酸化膜
５１の上にゲート電極３として、多結晶シリコンを堆積する。ここで、薄いゲート酸化膜５１上でゲート電極３とともに第１の開口部を開ける。このとき、この開口部の左右の薄いゲート酸化膜５１の平面方向の長さは、略等しくし、予めｎ層２３の平面方向の拡散深さより長くなるように設定する。まず、領域２３１を形成するために、第１の開口部より小さな第２の開口部のマスクを通してリンをイオン注入，拡散する。また、第１の開口部よりゲート電極３をマスクとして、ｎ層２３の不純物としてリンをイオン注入し、熱拡散する。このときｎ層２３１の深さをｎ層２３より深くすることでｎ層２３とｐ層３１の界面の接合底部にｎ型の濃度の高い部分を作る。次に同じ第１の開口部よりゲート電極３をマスクとして、ｐ層３１の不純物としてホウ素をイオン注入し、熱拡散する。さらにｎ⁺ 層４０下のｐ層３１の横方向抵抗を低減するために、ｎ⁺ 層４０よりも深く、ホウ素をイオン注入し拡散して、ｐ⁺ 層３２を形成する。さらに次に、ホトレジストのパターンを使ってｎ⁺ 層４０の不純物である砒素をイオン注入し、熱拡散する。このときゲート電極３側はゲート電極３の端部をマスクとしてセルファラインで砒素が注入される。このように、薄いゲート酸化膜５１下に達するｎ層２３，ｐ層３１，ｎ⁺ 層４０が全て、ゲート電極３の端部をマスクとしてセルファラインで形成できるので、ゲートしきい値電圧が安定する。その後、絶縁膜６０を堆積し、ゲート電極３を覆うようにホトレジストを使って開口部を開け、エミッタ電極２でｐ⁺ 層３２とｎ⁺ 層４０を短絡し、電気的に接触させる。さらに、ｐ⁺ 層１０にもコレクタ電極１を形成し、電気的に結合する。

図１４は本発明を適用した別の実施例である。図１３に示した実施例では領域２３１の不純物が半導体層表面から拡散しているのに対し、本実施例ではｎ型の不純物がｐ層３１とｎ層２３の接合近くに局在している。具体的にはｎ層２３を拡散した後に、マスクの開口部を通して注入の深さがｐ層３１とｎ層２３の接合近くになる程度の高いエネルギーでイオン注入してｎ層２３の底部にｎ型の領域２３２を局在させることで領域２３１を作る。本実施例３では、ゲート酸化膜５１下に回り込む不純物量が少ないためチャネルの易動度は大きく、オン電圧が低減できる。

図１５は本発明を適用した他の実施例であり、ｎ層２３に、その形状を変えることで部分的にアバランシェ降伏が起き易い領域を設ける例である。ｎ層２３は、ｐ層３１の周辺部では接合界面は直線的であり、中央部で尖った構造となっている。ｐ層３１底部とｎ層２３との界面の曲率が最大であるために、電界は底部中央の領域に集中し、電圧印加時のアバランシェはこの領域で起こる。そのためこの形状には図１１，図１３，図１４におけるｎ型の領域２３１と同様の効果がある。そのため安全動作領域が広くなる。

図１６は本発明を適用した他の実施例である。ゲート電極３間距離をｎ層２３の拡散深さ程度まで狭くしてあり、ｎ層２３は底面で丸くなっている。ゲート電極３は、導電体であり等電位であるため、いわゆるフィールドプレートのような電界緩和効果がある。そのため電界は、半導体層表面よりも内部のｎ層２３の底部で一番強くなるので、前実施例と同様にｎ層２３底部の領域でアバランシェが起きる。従って安全動作領域が広くなる。

図１７は、ＩＧＢＴのストライプセルに図１３の実施例の構成を適用した例である。ｐ層３１，ｐ⁺ 層３２が連続ストライプ形状でありｎ⁺ 層４０が断続的に配置されている。断続エミッタ構造は、ｎ⁺ 層４０を一定の間隔で周期的に配置した構造であり、電子の注入が少なくなり、飽和電流が小さくなるためラッチアップ防止に効果がある。たとえば
１２００Ｖ耐圧の素子では、ｎ⁺ 層４０の領域を全体のチャネル幅の７０％にして飽和電流を抑制しても、オン電圧はｎ層２３がない従来のＩＧＢＴのオン電圧の８５％である。このような断続エミッタを持つＩＧＢＴにおいて領域２３１は連続的に配置しても良いが、ｎ⁺ 層４０と領域２３１を互い違いにしてｎ⁺ 層４０の下には領域２３１がないように配置すると、アバランシェ時にｎ⁺ 層４０下に電流が流れることをさらに確実に防ぐことができる。またｐ⁺ 層３２とｎ⁺ 層４０が互い違いに梯子状に形成された素子でも同様に、領域２３１はｐ層の下のみに配置することが好ましい。なお、本実施例において、領域２３１としては、図１１，図１４，図１５，図１６の構成を用いてもよい。

図１８は本発明をＩＧＢＴチップに適用した実施例であり、チップ上に図１７のようなストライプセルを配置した例である。ターンオフ時にはチップ上のコーナー部や端部といった部位に電界が集中する。チップ上には図１に示した半導体素子１００と図１１，図
１３，図１４，図１５，図１６に示した半導体素子１０２を混在させる。このときチップ上のコーナー部，端部といった電界が集中するためアバランシェが起きやすい部位に、選択的に半導体素子１０２のセルを配列し、残りの大部分に領域２３１のない半導体素子
１００のセルを配列する。チップ上にメッシュセルを配列する場合も同様である。また、このとき、領域２３１のない半導体素子のセルにおいては、耐圧の低い領域２３１を設けない代わりに、ｎ層２３の濃度を高くして半導体素子１００と同じ耐圧を確保したままホールを蓄積する効果を上げて、オン電圧をさらに低減すると、チップ全体のオン電圧が下がることができる。

図１９はＩＧＢＴのアクティブ領域の外周にターミネーション領域を設けた実施例である。ターミネーション領域に深いｎ層２５を設けている点が従来のターミネーションと異なる。図１に示した半導体素子１００において、ホールを蓄積する効果を高めるには、ｎ層２３の濃度を高く、ｎ^- 層２２の濃度を低くしてｎ^- 層のホールから見た電位障壁を高くすれば良い。ｎ層２３は表面から拡散するので濃度を高くすると表面濃度も大きくなりチャネル移動度が小さくなってオン電圧の上昇を招く。一方ｎ^- 層２２を低濃度化すると、ｎ^- 層２２内で空乏層が伸びやすくなるため、図１８にｂで示すターミネーション領域でフィールドリミッティングリングとして機能するｐ層３５間隔を広くする必要がある。例えば１２００Ｖ級の素子でフィールドリミッティングリングが６本の場合、ｎ^- 層の抵抗率が１２０Ωcmのときフィールドリミッティングリングの間隔は３２μｍだが、２００Ωに濃度低減すると間隔は４０μｍ以上にする必要がある。これによりチップ上でターミネーション領域が占める割合が増加し、製造コストが上昇する原因となる。ターミネーション領域ｂに深いｎ層２５を設けると空乏層の伸びを少なくしてフィールドリミッティングリング３５の間隔を短くすることができる。ｎ層２５は濃度が高いと空乏層が伸びず電界が集中して耐圧が維持できないので、ｎ層２５の濃度は１×１０¹²〜１×１０¹⁴cm^-3が好ましい。

なお図１の実施例と同様に、図１１，図１３〜図１９の実施例も、図５に示したようなインバータ装置等の電力変換装置に適用できる。本発明の半導体装置を用いることにより、耐電圧特性を損なうことなく従来の装置では不可能であった低損失性と高速制御が可能で、高効率で信頼性の高いインバータ装置が実現できる。

本発明の一実施例の断面図。 図１のＡ−Ａ′に沿ったキャリア濃度分布の一例。 シートキャリア濃度と特性との関係を表す図。 ｎ層の厚さと特性との関係を表す図。 本発明による半導体装置を応用した電力変換装置の例。 本発明による横型半導体装置の実施例。 従来例の断面図。 他の従来例の断面図。 他の従来例の断面図。 他の従来例の断面図。 本発明の他の実施例。 従来のＩＧＢＴ。 本発明の他の実施例。 本発明の別の実施例。 本発明の他の実施例。 本発明の他の実施例。 本発明を適用したＩＧＢＴのストライプセルの例。 本発明を応用したＩＧＢＴチップセルの例。 本発明によるＩＧＢＴのターミネーション。

符号の説明

１…コレクタ電極、２…エミッタ電極、３…ゲート電極、１０，３２…ｐ⁺ 層、２１…ｎバッファ層、２２…ｎ^- 層、２３…ｎ層、３１…ｐ層、４０…ｎ⁺ 層、５０…ゲート酸化膜、６０…絶縁膜。

Claims (14)

1. 一対の主表面を有する半導体基体と、該基体内に位置する第１導電形の第１の半導体領域と、前記第１の半導体領域上に位置する第２導電形の第２の半導体領域と、前記第２の半導体領域内に伸び、前記第２の半導体領域のキャリア濃度より高いキャリア濃度を有する複数個の第２導電形の第３の半導体領域と、該第３の半導体領域内に位置する第１の導電形の第４の半導体領域と、該第４の半導体領域内に位置する第２の導電形の第５の半導体領域と、前記第２，第３，第４及び第５の半導体領域の表面上に形成されたゲート絶縁膜と、さらに該絶縁膜上に形成されたゲート電極と、前記第４の半導体領域と第５の半導体領域に低抵抗接触したエミッタ電極と、前記第１の半導体領域に低抵抗接触したコレクタ電極とを有し、前記第３の半導体領域のシートキャリア濃度が１×１０¹²cm^-2以下であることを特徴とする半導体装置。
2. 請求項１において、前記第１の半導体領域と前記第２の半導体領域に挟まれ、前記第２の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電形の第６の半導体領域を有することを特徴とする半導体装置。
3. 請求項１において、前記第３の半導体領域の厚さが４μｍ以下であることを特徴とする半導体装置。
4. 請求項１において、第２の半導体領域のキャリア濃度と第３の半導体領域のキャリア濃度の和が、１.５×１０¹²cm^-2 以下であることを特徴とする半導体装置。
5. 請求項１において、第３の半導体領域のキャリア濃度が半導体装置の耐圧Ｖｂ（Ｖ）の７.５×１０¹⁶／Ｖｂcm^-3 以下で、かつ第３の半導体領域の厚さがＶｂ／１２μｍ以上であることを特徴とする半導体装置。
6. 請求項１において、前記ゲート絶縁膜の厚さが薄い領域と厚い領域とからなり、前記第３及び第４の表面上は少なくとも薄いゲート絶縁膜の領域があり、前記第２の半導体領域表面上は厚いゲート絶縁膜に覆われていることを特徴とする半導体装置。
7. 請求項２において、前記第２の半導体領域，前記第６の半導体領域のいずれかまたは両方の領域の一部に、少数キャリアのライフタイムを低減する不純物が導入され、該不純物が殆ど導入されていない第２の半導体領域または第６の半導体領域よりキャリア濃度が低いことを特徴とする半導体装置。
8. 請求項７において、前記不純物がプロトンかへリウムであることを特徴とする半導体装置。
9. 請求項１において、前記第１の半導体領域，第２の半導体領域，第３の半導体領域，第４の半導体領域，第５の半導体領域，エミッタ電極及びコレクタ電極が前記半導体基体の同一主表面にあることを特徴とする半導体装置。
10. 請求項１において、前記第３の半導体領域が、部分的領域であって前記第３の半導体領域の他の領域よりもアバランシェ降伏が起き易い領域を、前記エミッタ電極の低抵抗接触個所の直下に有することを特徴とする半導体装置。
11. 請求項１０において、前記部分的領域の不純物濃度が前記他の領域よりも高いことを特徴とする半導体装置。
12. 請求項１０において、前記第３の半導体領域と前記第４の半導体領域の接合界面の曲率が、前記部分的領域で最も大きくなることを特徴とする半導体装置。
13. 請求項１２において、第３の半導体領域と第４の半導体領域の断面が円形をなしていることを特徴とする半導体装置。
14. スイッチング素子によって負荷に供給する電力を制御する電力変換装置において、前記スイッチング素子として請求項１乃至１３のいずれかの一項の半導体装置を用いることを特徴とする電力変換装置。

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