JP3845584B2 - バイポーラ型半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、バイポーラトランジスタ、サイリスタ、ダイオード等のバイポーラ型半導体装置に関する。特に、ドリフト層内で伝導度変調現象が生じて導通するバイポーラ型半導体装置に関する。この種のバイポーラトランジスタには、絶縁ゲート型バイポーラトランジスタ（以下ではＩＧＢＴという）や静電誘導型バイポーラトランジスタ（以下ではＢＳＩＴという）が例示される。
【０００２】
【従来の技術】
電力制御用に、前記に例示したＩＧＢＴやＢＳＩＴやサイリスタ等のバイポーラ型半導体装置がよく用いられる。ドリフト層内で伝導度変調現象が生じて導通するバイポーラ型半導体装置は、耐圧が高くてオン電圧が低いために電力制御に適している。
【０００３】
図２２は、従来のＩＧＢＴの断面構造の一例を示し、この場合、ｐ＋型半導体基板６４の裏面にドレイン電極６２が形成され、ｐ＋型半導体基板６４上にｎ＋型バッファ層６６が積層され、ｎ＋型バッファ層６６上にｎ−型ドリフト層７０が積層され、ｎ−型ドリフト層７０上にｐ−型ボディ層７２が積層されている。ｐ−型ボディ層７２内にｎ＋型エミッタ領域７８とｐ＋型ボディコンタクト領域７４が形成され、表面にエミッタ電極７６が形成されている。図５はトレンチゲートでスイッチングするタイプを例示しており、ｎ−型ドリフト層７０とｎ＋型エミッタ領域７８の間のｐ−型ボディ層７２に対して、絶縁層８０を挟んで向かい合う位置にゲート電極８２が形成されている。なお指示線の指示箇所を明瞭にするために、図面の右半分ではハッチングを省略している。
【０００４】
【発明が解決しようとする課題】
従来のＩＧＢＴは、ｎ−型ドリフト層７０の高抵抗を利用して耐圧を確保しており、耐圧を高めるためにｎ−型ドリフト層７０の抵抗を高くすると、オン電圧まで高くなってしまう。ＩＧＢＴでは、ドリフト層７０に伝導度変調現象が生じるために、ＭＯＳ等と比較すると、ドリフト層７０の抵抗が高くてもオン電圧が低いという長所を備えているが、ＩＧＢＴ同士を比較すると、ドリフト層７０の抵抗が高いほどオン電圧が高くなってしまう。バイポーラ型半導体装置は、ＭＯＳ等のユニポーラタイプの半導体装置に比べると、耐圧が高くてオン電圧が低いものの、さらに耐圧を高めようとするとオン電圧が高くなり、オン電圧を下げようとすると耐圧が低くなるという限界をもっている。
本発明は、この限界を打ちやぶり、バイポーラ半導体装置の耐圧を高めてオン電圧を低くする課題に挑戦するものである。
【０００５】
【課題を解決するための手段と作用】
この発明では、バイポーラ型半導体装置のドリフト層では伝導度変調現象が生じて電流が流れるために、ドリフト層に反対導電型の層を付加することができ、反対導電型の層を付加することで逆接合面が形成されても導通時の電流の流れに問題を引起さないという知見を利用する。本発明者らの研究によって、逆接合面を形成するためにオン電圧を上昇させると予想される反対導電型層を付加しても、伝導度変調現象が生じて導通する場合にはオン電圧を上昇させないことが確認された。一方、ドリフト層内に逆接合面を形成する反対導電型層を付加すると、半導体装置に逆バイアスが加えられた場合に空乏層が広く広がり、耐圧が高められる。このために、ドリフト層の抵抗を低くしても従来と同じ耐圧を得ることができる。
逆接合面を形成するためにオン電圧を上昇させると予想される反対導電型層を付加すると、実際には、耐圧を損ねることなくドリフト層の抵抗を低くすることができ、その結果かえってオン電圧を低下させることができるのである。
この知見を活用することによって、従来以上に耐圧が高くてオン電圧が低いバイポーラ型半導体装置を実現することができる。
【０００６】
本発明で実現される一つの半導体装置は、ドリフト層内で伝導度変調現象が生じて導通するバイポーラ型半導体装置のそのドリフト層内に、ドリフト層とは反対導電型の面的に広がる層を付加したことを特徴とする（請求項１）。
このバイポーラ型半導体装置は、典型的にはＩＧＢＴ、ＢＳＩＴ、サイリスタ、ダイオード等に具体化される。また正負のキャリアがドリフト層の両面から注入されて伝導度変調が生じるタイプと、正負のキャリアがドリフト層の片面から注入されて伝導度変調が生じるタイプの両者に具体化される。
【０００７】
ドリフト層内に反対導電型の領域を形成しておけば、半導体装置に逆バイアスがかかったときに、逆接合面から空乏層が伸びるために、耐圧が高まるものと予想される。その反面、導通時には逆接合面が電流の流れを妨げるために、オン電圧を上昇させるものと予想される。そこで、前者の利点を活用して後者の欠点を克服することが求められ、このために、ドリフト層内に反対導電型領域を離隔的に分散配置する技術が開発された。これが特開平９−１９１１０９号公報に開示されている。この技術によれば、逆バイアスがかかったときに逆接合面から空乏層が伸びて耐圧が高められ、正バイアスがかかったときには反対導電型領域を避けて電流が流れるためにオン電圧は高くならない。しかしながらこの技術では、ドリフト層内に反対導電型領域を離隔的に分散配置することが求められ、反対導電型の層が面的に広がってしまってはならない。面的に広がってしまうと、その面的に広がる逆接合面によってオン電圧が上昇してしまうはずだからである。このために、従来の技術では、ドリフト層内に反対導電型領域を離隔的に分散配置することが求められ、製造しずらく、製造コストを押し上げていた。
しかるに、本発明者らの研究によって、ドリフト層内で伝導度変調現象が生じて導通する場合には、逆接合面が簡単に潰れてしまうことが確認され、ドリフト層内で伝導度変調現象が生じて導通する場合に限ってみれば、ドリフト層内の反対導電型層が面的に広がるように形成してもオン電圧を上昇させないことが確認された。ドリフト層内で伝導度変調現象が生じて導通する場合に限ってみれば、ドリフト層内に反対導電型領域を離隔的に分散配置することが求められず、広い範囲一様に積層すればよいことが確認された。この場合、反対導電型層が簡単に製造でき、製造コストは大きく低減される。
【０００８】
ドリフト層内に追加する反対導電型層の厚みが、その反対導電型のキャリアの拡散長よりも薄いことが好ましい（請求項２）。
この場合、逆バイアスが加えられたときには空乏層が広く広がり、正バイアスが加えられたときには逆接合面が簡単に潰れるのでオン電圧を上昇させないという現象が安定的に得られる。
【０００９】
本発明の１つの典型例は、ドリフト層がバッファ層上に積層されているタイプ、即ち、表裏両面に電極を持つタイプのＩＧＢＴやサイリスタやダイオード等に実現される（請求項３）。
この半導体装置に逆バイアスが加えられると、反対導電型層の下面とボディ層の下面に電界が分散されてかかり、空乏層が広く広がり、高い耐圧が得られる。このために、耐圧を高めながらドリフト層の抵抗を下げることができ、オン電圧も下げることができる。本発明の特性が顕著に表れる。但し前記したように、本発明はドリフト層がバッファ層上に積層されていて正負のキャリアがドリフト層の両面から注入される形式に限られず、表面注入型のＩＧＢＴ等のように、正負のキャリアがドリフト層の片面から注入される形式にも有効である。
【００１０】
ドリフト層がバッファ層上に積層されている場合、反対導電型層がバッファ層上に直接積層されていることが好ましい（請求項４）。
この場合、バッファ層とドリフト層の接合面と、ドリフト層とボディ層の接合面から空乏層が広く広がり、効率的に耐圧が高められる。
【００１１】
反対導電型層をドリフト層の中間高さに形成することもできる（請求項５）。
この場合、逆接合面から空乏層が伸びて耐圧が高められる他、ターンオフ時に他導電型キャリアが他導電型層に蓄積され、それがすみやかにエミッタ側に抜け易く、ターンオフ時のスイッチング時間が短くすることができる。
【００１２】
またドリフト層内に、複数層の反対導電型層を付加することもできる（請求項６）。
この場合、複数層の反対導電型層の下面から空乏層が均質に広く広がり、耐圧が効率良く高められる。
【００１３】
ドリフト層内にトレンチゲートが伸びてきているバイポーラ型半導体装置の場合、そのトレンチゲートの最深部よりも深い位置に反対導電型層が付加されていることが好ましい（請求項７）。
この場合、ドリフト層の抵抗を低くできることから、トレンチゲートに沿って流れる電流をドリフト層の広範囲に広げて流すことができ、オン抵抗が効果的に低くなる。
【００１４】
ドリフト層内にトレンチゲートが伸びてきているバイポーラ型半導体装置の場合、そのトレンチゲートの最深部よりも浅い位置に反対導電型層が付加されていてもよい（請求項８）。
この場合、導通時には、トレンチゲートに向い合うドリフト層にキャリアが集中して流れるためにオン電圧が低く抑えられる。ターンオフ時には、トレンチゲートが他導電型キャリアをエミッタ側に放出するオフゲートとなり、半導体装置を確実にターンオフするのに寄与する。ターンオフ時のスイッチング時間を短くすることもできる。１つのトレンチゲートにオンゲート機能とオフゲート機能を兼用させることもできれば、オンゲートとオフゲートを別々に設けることもできる。
【００１５】
反導電型層の厚みが均一に維持されて面的に広がっていてもよいし(請求項９)、厚みが周期的に変化しながら面的に広がっていてもよい（請求項１０）。
均一な厚みの層は作成しやすく、生産コストも安価ですむ。面内で厚み分布を持たせる方式では、その厚み分布パターンを選択することで様々な特性に調整し易い。例えば局所的薄い部分を作成すると、キャリアが移動しやすく、スイッチング時間を短くすることができる。他導電型層の厚みが薄いと耐圧向上効果が充分に得られない可能性があるが、厚みが周期的に変動して近傍に厚い部分が存在していれば、厚い部分から広がる空乏層によって薄い部分での耐圧向上効果も得られる。厚み分布パターンを調整することによって、希望されている耐圧、オン抵抗、スイッチング時間といった特性を満足することが可能となる。
【００１６】
反導電型層内の不純物濃度は厚み方向に均一であってもよいが（請求項１１）、厚み方向に変化していてもよい（請求項１２）。濃度分布を与えることで、オン電圧をさらに下げたり、ターンオフ時に発生する逆起電力の大きさを抑制するといったことが可能となる。
反導電型層を含むドレイン層内の不純物濃度が厚み方向に変化していてもよい（請求項１３）。反対導電型層以外のドレイン層に濃度分布を与えることで、ターンオフ時に発生する逆起電力の大きさを抑制することが可能となる。必要ならバッファ層にも濃度分布を与えることができる。
【００１７】
本発明は表裏両面に電極を持つＩＧＢＴに具現化するができる。この場合にはドレイン電極、高濃度第１導電型半導体基板、高濃度第２導電型バッファ層、第１導電型ドリフト層、第２導電型ドリフト層、第１導電型ボディ層の順で積層される。第１導電型ボディ層内に第２導電型エミッタ領域が形成され、第２導電型ドリフト層と第２導電型エミッタ領域の間の第１導電型ボディ層に対して、絶縁層を挟んで向かい合う位置にゲート電極が形成される（請求項１４）。
この場合、第１導電型がｐ型であれば第２導電型はｎ型であり、第１導電型がｎ型であれば第２導電型はｐ型である。
また、第１導電型ドリフト層と第２導電型ドリフト層の積層構造は、複数回繰り返して積層されていても良い。高濃度第２導電型バッファ層と第１導電型ドリフト層の間に、低濃度第２導電型ドリフト層を追加してもよい。
ゲート電極はトレンチゲート型でも、プレーナゲート型であっても良い。プレーナゲート型のＩＧＢＴの一例が、特開平７−１１５１８９号公報に記載されている。
上記のＩＧＢＴは、従来のＩＧＢＴよりも耐圧が高く、オン電圧が低く、電力ロスを減少させる。
【００１８】
前記したＩＧＢＴの場合、高濃度第１導電型半導体基板内に、ストライプ状またはアイランド状に第２導電型領域が分散配置されていることがある（請求項１５）。
この場合、高濃度第１導電型半導体基板からバッファ層を介してドリフト層に注入されるキャリア量が抑制され、ターンオフ時にすみやかにキャリアが抜けられるようすることができる。確実にターンオフでき、またターンオフ時間を短くすることができる。
【００１９】
本発明は表面からキャリアを注入してドリフト層内で伝導度変調現象を発生させるＩＧＢＴにも具現化するができる。この場合には、ドレイン電極、第２導電型半導体基板、第１導電型ドリフト層、第２導電型ドリフト層、第１導電型ボディ層の順で積層され、第１導電型ボディ層内に第２導電型エミッタ領域が形成され、第２導電型ドリフト層と第２導電型エミッタ領域の間の第１導電型ボディ層に対して絶縁層を挟んで向かい合うゲート電極が形成され、第１導電型ボディ層を貫通して第２導電型ドリフト層に達する高濃度第１導電型領域が形成され、その高濃度第１導電型領域に注入ゲート電極が接続されている（請求項１６）。
上記のＩＧＢＴの場合、ゲート電極に電圧が印加されると、キャリアが注入ゲート電極から注入されてドリフト層内で伝導度変調現象が生じて低いオン電圧が実現される。
【００２０】
本発明は表面からキャリアを注入してドリフト層内で伝導度変調現象を発生させる静電誘導トランジスタにも具現化するができる。この場合、ドレイン電極、第２導電型半導体基板、第１導電型ドリフト層、第２導電型ドリフト層、第１導電型ボディ層の順で積層され、第１導電型ボディ層内に第２導電型エミッタ領域が形成され、そのエミッタ領域を挟む両サイドに第１導電型ボディ層を貫通して第２導電型ドリフト層に達する高濃度第１導電型領域が形成され、その高濃度第１導電型領域にゲート電極が接続されている（請求項１７）。
この場合には、ゲート電極に電圧が印加されると、そのゲート電極に接続されている高濃度第１導電型領域からキャリアが注入されてドリフト層内で伝導度変調現象が生じて低いオン電圧が実現される。
【００２１】
本発明はダイオードにも具現化するができる。この場合、ダイオードを構成する第１導電型層と第２導電型層の積層構造において、第２導電型層内に第１導電型の薄層を挿する。その挿入層の厚みは第１導電型のキャリアの拡散長よりも薄くする（請求項１８）。この場合、第２導電型層内に第１導電型の薄層が挿入されて一見すると４層サイリスタ構造となっているのに、第１導電型層が薄いために電流が順方向に流れる場合には逆接合面が簡単に潰れてダイオードとして作用する。このダイオードは耐圧が高くて順方向抵抗が低い。
【００２２】
本発明はサイリスタにも具現化するができる。この場合、サイリスタを構成する第１導電型基板、第２導電型層、第２導電型ドリフト層、第１導電型層、第２導電型層の積層において、第２導電型ドリフト層内に第１導電型の薄層が挿入する。その第１導電型の薄層の厚みが第１導電型のキャリアの拡散長よりも薄い。
この場合にも、第２導電型ドリフト層内の第１導電型層は薄いために逆接合面が簡単に潰れてサイリスタとして作用する。このサイリスタは耐圧が高くてオン電圧が低い。
【００２３】
【実施の形態】
図１は、本発明を、表面電極と裏面電極とトレンチゲートとを有するＩＧＢＴに具現化した第１実施例を示す。第１実施例の半導体装置の場合、ｐ＋型半導体基板４の裏面にドレイン電極２が形成され、ｐ＋型半導体基板４上にｎ＋型バッファ層６が積層され、ｎ＋型バッファ層６上にｐ−型ドリフト層８が積層され、ｐ−型ドリフト層８上にｎ−型ドリフト層１０が積層され、ｎ−型ドリフト層１０上にｐ−型ボディ層１２が積層されている。ｐ−型ボディ層１２内にｎ＋型エミッタ領域１８とｐ＋型ボディコンタクト領域１４が形成され、表面にエミッタ電極１６が形成されている。ｎ＋型エミッタ領域１８とｐ−型ボディ層１２を貫いてｎ−型ドリフト層１０に達するトレンチが形成され、そのトレンチ内には、絶縁層２０で覆われたゲート電極２２が埋設されている。ゲート電極２２は、ｎ−型ドリフト層１０とｎ＋型エミッタ領域１８の間のｐ−型ボディ層１２に対して絶縁層２０を介して向かい合っている。トレンチゲート電極２２の最深部よりもｐ−型ドリフト層８は深い位置にある。なお、ｐ＋型半導体基板４、ｎ＋型バッファ層６、ｐ−型ドリフト層８、ｎ−型ドリフト層１０、ｐ−型ボディ層１２のそれぞれの不純物濃度分布はほぼ一様であり、ｐ−型ドリフト層８は均一な厚みで水平方向に一様に伸びている。ｐ−型ドリフト層８の厚みは正孔の拡散長よりも薄い。図１の断面構造は紙面垂直方向に連続し、図示しない断面でゲート電極２２は外部配線に接続されている。図１に示す断面構造は紙面左右方向周期的に繰り返されている。
【００２４】
図１と図２２を対比すると明らかに、本実施例では、ｎ−型ドリフト層７０に正孔の拡散長よりも薄い反対導電型層（ｐ−型ドリフト層）８が付加されている。ドリフト層７０の層厚に対して、ドリフト層１０と８の合計層厚は薄くなっている。さらにドリフト層１０と８の不純物濃度は、従来のドリフト層７０の不純物濃度よりも高く、抵抗が下げられている。
【００２５】
この半導体装置に逆バイアスがかかると、ｎ＋型バッファ層６とｐ−型ドリフト層８間のｐｎ接合と、ｎ−型ドリフト層１０とｐ−型ボディ層１２間のｐｎ接合から空乏層が伸びる。
ｎ＋型バッファ層６とｐ−型ドリフト層８間のｐｎ接合から伸びる空乏層は主としてｐ−型ドリフト層８側に伸び、ｎ−型ドリフト層１０にパンチスルーする。ｐ−型ドリフト層８とｎ−型ドリフト層１０の全体が空乏化し、ドリフト層の全体が耐圧を向上させるのに利用される。ｎ−型ドリフト層１０とｐ−型ボディ層１２間のｐｎ接合から伸びる空乏層は主としてｐ−型ボディ層１２側に伸び、ｐ−型ボディ層１２の全体に広がる。
逆バイアスがかかると、空乏層がドリフト層８、１０とボディ層１２に広く広がるために、このＩＧＢＴの耐圧は従来に比して高い。
この場合、ドリフト層８と１０の抵抗を高くしなくても、高い耐圧が得られるために、ドリフト層８と１０の不純物濃度を高めて抵抗を下げ、さらに、層厚を薄くすることができる。このために、オン時には、矢印に示すように、ゲート電極２２に沿って形成されるチャネルを流れる電流は、ｎ−型ドリフト層１０で広く広がり、ドレイン電極２側に均一に流れる。これもまた、オン電圧を小さく押さえることに寄与する。
【００２６】
本実施例のＩＧＢＴは、ｎ＋型バッファ層６上に、ｎ−型ドリフト層１０とは反対導電型のｐ−型ドリフト層８を積層し、その上にｎ−型ドリフト層１０を積層しているので、従来のＩＧＢＴよりも耐圧が高い。ｐ−型ドリフト層８の厚みは正孔の拡散長よりも薄く、正バイアスがかかると逆接合が簡単に潰れるためにオン電圧は低い。ドリフト層８と１０の不純物濃度が高くて低抵抗であり、しかも層厚が薄いことから、オン電圧は低く抑えられる。
【００２７】
図２において、横軸はオン電圧であり、縦軸はゲート電圧をオフしてからトランジスタを流れる電流が実際にオフされるまで時間を示す。図中の丸印は図１のＩＧＢＴの測定結果を示し、四角と三角は図２２のＩＧＢＴ（従来のＩＧＢＴ）の測定結果を示す。
従来に比して、同じオン電圧であれば応答時間を高速化することができ、同じ応答時間であればオン電圧を低くできることが確認される。ターンオフ時にｐ−型ドリフト層８がキャリアを効果的に排出するのに寄与していることが確認される。
【００２８】
図３は、図１のＩＧＢＴの製造過程を経時的に示している。（Ａ）の状態までは通常の工程を経て製造されるので図示を省略している。（Ａ）の段階で、ｎ−型ドリフト層１０よりも表面側の構造が完成している。ｎ−型ドリフト層１０はｎ＋型半導体基板２４上に形成されている。
（Ｂ）の段階では、ｎ＋型半導体基板２４の裏面を研磨して所定の厚みとなるまで薄くする。（Ｃ）の段階では裏面からボロンイオンを高エネルギで打ち込んで、ｎ−型ドリフト層１０の下面にｐ−型ドリフト層８を形成する。（Ｄ）では、裏面からＢＦ２イオンを低エネルギで打ち込んで、ｎ＋型半導体基板２４の裏面側をｐ＋型４に変える。（Ｅ）ではｐ＋型４の下面にドレイン電極２を完成する。これによって図１のＩＧＢＴが完成する。反対導電型層（ｐ−型ドリフト層８）は面的に広がっているために、ボロンイオンを一様に注入することで製造でき、安価に簡便に製造することができる。
【００２９】
図４は第２実施例のＩＧＢＴを示し、反対導電型層（ｐ−型ドリフト層８）が下側のｎ−型ドリフト層１０ｘと上側のｎ−型ドリフト層１０ｙの中間に追加されている。この場合にも、逆バイアスがかけられると下側のｎ−型ドリフト層１０ｘとｐ−型ドリフト層８の接合面からｐ−型ドリフト層８に空乏層が大きく伸び、高い耐圧が得られる。また導通時には正孔がｐ−型ドリフト層８に集中しており、ターンオフ時にその正孔がすみやかにエミッタ側に抜け出るために、スイッチング時間が短くなるという利点が得られる。
【００３０】
図５は第３実施例を示し、ｎ＋型バッファ層６上に、ｐ−型ドリフト層８とｎ−型ドリフト層１０の互層を２回繰り返したＩＧＢＴを示している。図３では、下側の互層を添字ａで示し、上側の互層を添字ｂで示している。互層の繰返し回数は２回に限られず、３回以上であっても良い。
反対導電型のドリフト層を複数枚用いると、均質な空乏層を広い範囲に亘って形成することができ、一層効果的に耐圧が高められる。
反対導電型の複数のドリフト層８ａ、８ｂは、トレンチゲート２２の最深部よりも深い領域に形成されており、ＩＧＢＴの基本構成を維持している。
【００３１】
図６は第４実施例を示し、バッファ層６αの不純物濃度が厚み方向に勾配を持っている。この場合、ｎ型不純物濃度が下側で濃く、上側で薄い。この場合ターンオフ時に空乏層がスムースに広がり、ターンオフ時に生じる逆起電力を低くおさえることができる。なおスムースに広がるとは、突発的に広がることに対比するものであって、スイッチング速度を遅らせるほどゆっくりと空乏層が広がるということではない。スムースかつ迅速に空乏層が広がるために、スイッチング速度を遅らせないようにしながら逆起電力を低くおさえることができる。
【００３２】
図７は第５実施例を示し、バッファ層６αのみならず、ｐ−型ドリフト層８αとｎ−型ドリフト層１０αも厚み方向に濃度勾配を有する場合を示している。この場合ｐ型基板４αまでもが濃度勾配を持っている。厚み方向の濃度分布を調整することによって、耐圧を維持しながらオン電圧を下げたり、空乏層の広がる速度を調整してターンオフ時に生じる逆起電力の大きさを調整したり、スイッチング時間を調整することができ、半導体素子の特性が調整しやすくなる。例えば、ｎ−型ドリフト層１０αの厚み方向の一部に不純物の高濃度領域を作ると、耐圧を維持しながらオン電圧を下げることができ、ｐ−型ドリフト層８αの不純物濃度を上に行くほど濃くすると、ターンオフ時に空乏層の広がる速度を遅らせて発生する逆起電力の大きさを抑制することができる。
【００３３】
図８は第６実施例を示し、ｐ−型ドリフト層が、低濃度層８ｙと中濃度層８ｘが水平方向に交互に繰返されて形成されている。ターンオフ時には低濃度層８ｙを通過してキャリアが短時間に排除され、スイッチング時間は短い。逆バイアスがかかっている間は、中濃度層８ｘからの空乏層が広い範囲に広がり、低濃度層８ｙで耐圧が低下するのを防止する。
【００３４】
図９は第７実施例を示し、ｐ−型ドリフト層８βが水平方向に周期的に厚みを変えている。ターンオフ時には厚みの薄い領域を通過してキャリアが短時間に排除され、スイッチング時間は短い。逆バイアスがかかっている間は、厚みの厚いｐ−型ドリフト層８βからの空乏層が広い範囲に広がり、薄い部分で耐圧が低下するのを防止する。
【００３５】
図１０は第８実施例を示し、ｎ−型ドリフト層１０ｘ、１０ｙの中間に位置するｐ−型ドリフト層８γが水平方向に周期的に厚みを変えている。図９の第７実施例とほぼ同様の作用を得ることができる。
【００３６】
図９と図１０に示した、水平方向に周期的に厚みを変えるｐ−型ドリフト層８β、８γは、下記のようにして製作することができる。最初に厚い部分の厚みを持つｐ−層を面方向に一様に作成し、次いで厚みを薄くしたい部分にプロトン（Ｈ＋）、重水素、あるいは３重水素イオンを注入し、次いで３００〜５５０℃に加熱して熱処理してドナー化することによってｐ−層の一部をｎ型化することによってｐ−層の厚みを薄くする。あるいは、厚い部分の厚みを持つｐ−層を面方向に一様に作成し、次いで厚みを薄くしたい部分にリンイオン注入して不純物をドナー化してｐ−層の一部をｎ型化することによってｐ−層の厚みを薄くする。イオンを注入して不純物をドナー化する位置を周期的に選択することによって、水平方向に周期的に厚みを変えるｐ−型ドリフト層８β、８γが製造される。
【００３７】
図１１は第９実施例を示している。前記したように図示の断面構造は紙面左右方向に繰り返され、ドリフト層１０内に複数のトレンチゲートが伸びてきている。そしてそのトレンチゲートとトレンチゲートの間隙の下方位置にのみ、反対導電型のドリフト層８ｄが付加されている。トレンチゲート２２の直下位置には、反対導電型のドリフト層８ｄは存在しない。
反対導電型のドリフト層８ｄは必ずしも全面的に広がっている必要はなく、必要な部分に局所的に存在していても良い。
【００３８】
図１２は第１０実施例を示している。この実施例では、ｐ＋型半導体基板４に周期的なピッチでｎ＋領域３が形成されている。先に説明したように、図１２の構造は紙面垂直方向に連続しており、ｎ＋領域３はストライプ状に伸びている。また、図１２の断面構造は紙面左右方向に繰り返され、ｎ＋領域３は、トレンチゲートの直下位置に図示左右方向に規則的な周期で複数本が形成されている。
ｎ＋領域３は、このＩＧＢＴの導通時に、ｐ＋型半導体基板４から過剰な正孔が注入されるのを禁止する作用を果たすために、ｎ＋領域３を設けることによってＩＧＢＴが確実にターンオフするようにできる。スイッチング時間を短くするのにも有効である。ｎ＋領域３はストライプ状に伸び代りに、ｐ＋型半導体基板４内で周期的なピッチでアイランド状に分散配置されていてもよい。
【００３９】
図１３は第１１実施例を示す。ｎ＋領域３はｐ＋型半導体基板４を貫通していなくてもよい。
【００４０】
図１４は第１２実施例を示す。この実施例では、トレンチゲートが深く、ゲート電極２２ａと絶縁膜２０ａが、ｐ−型ドリフト層８に達している。
トレンチゲートがｐ−型ドリフト層８に達していると、ＩＧＢＴの導通時には、ｎ−型ドリフト層１０のアキュムレーション領域を電流が流れるために抵抗が下がってオン電圧を下降する。ターンオフ時には、ゲート電極２２ａがオフゲートとして機能し、ｐ−型ドリフト層８内の正孔を迅速に引き抜くことができ、確実にターンオフさせることができる。また、スイッチング時間も短くなる。
【００４１】
図１５は第１３実施例を示す。この実施例では、ターンオンさせるゲート電極２２とは別に、オフゲート電極２６が形成されている。オフゲート電極２６は、ｎ−型ドリフト層１０、ｐ−型ドリフト層８、ｎ＋型バッファ層６を貫通してｐ型半導体基板４に達している。オフゲート電極２６は、絶縁層２７，２８で絶縁されている。
オフゲート電極２６は、ターンオフ時に、ｐ−型ドリフト層８内の正孔を迅速に引き抜くことができ、確実にターンオフさせることができる。また、スイッチング時間を短くする。
【００４２】
図１６は第１４実施例を示す。この実施例では、オフゲート電極２６ａが短く、ｐ−型ドリフト層８でとどまっている。このオフゲート電極２６ａは、ターンオフ時に、ｐ−型ドリフト層８内の正孔を迅速に引き抜くことができ、確実にターンオフさせることができる。また、スイッチング時間を短くする。
【００４３】
図１７は第１５実施例を示す。この実施例では、ｐ−型ボディ層１２を貫通してｎ−型ドリフト層１０に達するｐ＋型ホール注入領域５２が形成されている。ｐ＋型ホール注入領域５２の上面には注入ゲート電極５０が形成されている。この場合、ターンオン時には、注入ゲート電極５０とｐ＋型ホール注入領域５２からｎ−型ドリフト層１０とｐ−型ドリフト層８にホールを注入して活発な伝導度変調現象を発生させる。この場合、ｎ＋型バッファ層６の下面にｐ＋型層は要らない。ｎ＋型層６の下面には直接にドレイン電極２が形成されている。
図１７の半導体装置は、表面注入型ＩＧＢＴであり、図１に示したＩＧＢＴと同様の特性を持つ。
【００４４】
図１８は第１６実施例を示す。この実施例では、ゲート電極が存在しない。代りに、ｎ＋型エミッタ領域５６の両サイドに、ｐ−型ボディ層１２を貫通してｎ−型ドリフト層１０に達するｐ＋型ホール注入領域５９が形成されている。ｐ＋型ホール注入領域５９の上面にはゲート電極５８が形成され、ｎ＋型エミッタ領域５６の上面にはエミッタ電極５４が形成されている。この場合にも、ｎ＋型層６の下面にｐ＋型層は設けられていない。ｎ＋型層６の下面には直接にドレイン電極２が形成されている。
この場合、ゲート電極５８に正電圧が印加されると、ｐ＋型ホール注入領域５９からｎ−型ドリフト層１０とｐ−型ドリフト層８にホールを注入して活発な伝導度変調現象を発生させる。このためにオン電圧は低い。
図１８の半導体装置は、表面から正孔を注入してオンするＢＳＩＴ(Bipolar-mode Static Induction Transistor)として作動する。
【００４５】
図１９は第１７実施例を示す。この実施例は、本発明をサイリスタに具現化したものである。ｐ−型ドリフト層３８は正孔の拡散長よりも薄く、サイリスタの順方向に電圧が印加されると、逆接合面が簡単に潰れるためにサイリスタとして作動する。この場合にも、ｐ＋型ホール注入領域４４から正孔が注入されると、活発な伝導度変調が生じてオンし、低いオン電圧（ないしオン抵抗）を実現する。活発な伝導度変調を利用してオン電圧を低くするので、ｎ−型ドリフト層４０とｐ−型ドリフト層３８の不純物濃度を下げることができ、オフ時には高い耐圧を実現する。逆バイアス時には、ｎ＋型層３６とｐ−型ドリフト層３８の接合面と、ｎ−型ドリフト層４０とｐ−型層４２の接合面から空乏層が広く伸び、これもまた耐圧を高める。
【００４６】
図２０は第１８実施例を示す。この実施例は、本発明をダイオードに具現化したものである。ｐ−型ドリフト層８は正孔の拡散長よりも薄く、ダイオードの順方向に電圧が印加されると、逆接合面が簡単に潰れるためにダイオードとして作動する。この場合にも、ｎ−型ドリフト層１０とｐ−型ドリフト層８で活発な伝導度変調が生じるために順方向の電圧降下は小さい。活発な伝導度変調を利用して順方向の抵抗を低くするので、ｎ−型ドリフト層１０とｐ−型ドリフト層８の不純物濃度を下げることができ、オフ時には高い耐圧を実現する。逆バイアス時には、ｎ＋型層６とｐ−型層８の接合面と、ｎ−型層１０とｐ−型層１の接合面から空乏層が広く伸び、これもまた耐圧を高める。
【００４７】
図２１は第１９実施例を示す。この実施例も、本発明をダイオードに具現化したものである。ｐ−型ドリフト層８は正孔の拡散長よりも薄く、ダイオードの順方向に電圧が印加されると、逆接合面が簡単に潰れるためにダイオードとして作動する。この場合にも、ｎ−型ドリフト層１０とｐ−型ドリフト層８で活発な伝導度変調が生じるために順方向の電圧降下は小さい。活発な伝導度変調を利用して順方向の抵抗を低くするので、ｎ−型ドリフト層１０とｐ−型ドリフト層８の不純物濃度を下げることができ、オフ時には高い耐圧を実現する。逆バイアス時には、ｎ＋型層６とｐ−型層８の接合面から空乏層が広く伸び、これもまた耐圧を高める。
【００４８】
上記では、本発明をＩＧＢＴや、サイリスタや、ダイオオード等に具現化した例を示したが、通常のバイポーラトランジスタに具現化することもできる。また上記の実施例で、導電型のｐとｎを完全に入れ替えることができる。上記の多くの実施例ではトレンチゲート構造を採用しているが、プレーナゲート構造の場合にも適用することができる。ｎ−型ドリフト層１０やｐ−型ドリフト層８はエピタキシャル層を利用して形成することが好ましいが、その他の結晶成長技術を用いることができる。また導電型の付与にあたっては様々なイオン注入技術が利用できる。
【００４９】
【発明の効果】
請求項１のバイポーラ型半導体装置は、図１等に例示されるように、面的に広がる反対導電型のドリフト層８が積層されていることから空乏層が広く広がり、オフ時の耐圧を高くすることができる。このために、耐圧を損ねることなくドリフト層の不純物濃度を上げて抵抗を下げることができる。この半導体装置によると、電力ロスを抑制しながら高電圧の電力を制御することができる。
ドリフト層内の反対導電型層の厚みが、その反対導電型のキャリアの拡散長よりも薄いと、反対導電型層を挿入することで形成される逆接合面が正バイアスによって簡単に潰れるために、反対導電型層を挿入することによって生じるはずの悪影響が実際的には生じないようにすることができる。
図１に例示されているように、下面に反対導電型層４が形成されているためにバッファ層となる層６の上にドリフト層８、１０が積層されていると、裏面からキャリアを注入して伝導度変調現象を生じさせる半導体装置の伝導度変調現象を活発化させることができ、オン電圧を降下させて耐圧を上げることができる。
図１に例示されているように、バッファ層６上に反対導電型のドリフト層８が積層されていると、空乏層が広く広がり、効果が高い。
図４に例示されているように、ドリフト層１０ｘ、１０ｙの中間に反対導電型のドリフト層８が積層されていると、ターンオフ時にキャリアが抜けやすく、確実のターンオフするともにスイッチング時間が短くなる。
図５に例示されるように、ドリフト層内に複数層の反対導電型の層８ａ、８ｂが付加されていると、オン電圧を降下させて耐圧を上げることができてスイッチング時間を短くすることができる。
ドリフト層内にトレンチゲートが伸びてきているバイポーラ型半導体装置の場合、そのトレンチゲートの最深部よりも深い位置に反対導電型層が付加されていると、ドリフト層の抵抗を低くできることから、トレンチゲートに沿って流れる電流をドリフト層の広範囲に広げて流すことができ、オン抵抗が効果的に低くなる。
ドリフト層内にトレンチゲートが伸びてきているバイポーラ型半導体装置の場合、そのトレンチゲートの最深部よりも浅い位置に反対導電型層が付加されていると、導通時には、トレンチゲートに向合うドリフト層にキャリアが集中して流れるためにオン電圧が低く抑えられる。ターンオフ時には、確実にターンオフすることができ、スイッチング時間を短くすることもできる。
反導電型層の厚みが均一に維持されて面的に広がっていてもよいし、厚みが周期的に変化しながら面的に広がっていてもよい。均一な厚みの層は作成しやすく、生産コストも安価ですむ。面内で厚み分布を持たせる方式では、その分布を選択することで様々に特性に調整し易い
反導電型層内の不純物濃度は厚み方向に均一であってもよいが、厚み方向に変化していてもよい。濃度分布を与えることで、オン電圧をさらに下げたり、ターンオフ時に発生する逆起電力の大きさを抑制するといったことが可能となる。さらに、反導電型層を含むドレイン層内の不純物濃度が厚み方向に変化していてもよい。反対電型層以外のドレイン層に濃度分布を与えることで、ターンオフ時に発生する逆起電力の大きさを抑制することが可能となる。あるいは、バッファ層に濃度分布を与えることによっても、ターンオフ時に発生する逆起電力の大きさを抑制することが可能となる。
本発明は表裏両面に電極を持つＩＧＢＴに具現化するができる。この場合には図１に例示されるように、ドレイン電極２、高濃度第１導電型半導体基板４、高濃度第２導電型バッファ層６、第１導電型ドリフト層８、第２導電型ドリフト層１０、第１導電型ボディ層１２の順で積層される。第１導電型ボディ層１２内に第２導電型エミッタ領域１８が形成され、第２導電型ドリフト層１０と第２導電型エミッタ領域１８の間の第１導電型ボディ層１２に対して、絶縁層２０を挟んで向かい合う位置にゲート電極２２が形成される。ゲート電極はトレンチゲート型でも、プレーナゲート型であっても良い。導電型は全く逆にすることもでき、第１導電型がｐ型であれば第２導電型はｎ型であり、第１導電型がｎ型であれば第２導電型はｐ型である。
図４に例示するように、高濃度第２導電型バッファ層６と第１導電型ドリフト層８の間に、第２導電型低濃度ドリフト層１０ｘを追加してもよい。あるいは、図５に例示するように、第１導電型ドリフト層８と第２導電型ドリフト層１０の積層構造を複数回繰り返して積層しても良い。上記のＩＧＢＴは、従来のＩＧＢＴよりも耐圧が高く、オン電圧が低く、電力ロスを減少させる。
前記したＩＧＢＴの場合、図１２と図１３に例示するように、高濃度第１導電型半導体基板４内に、ストライプ状またはアイランド状に第２導電型領域３が分散配置されていると、高濃度第１導電型半導体基板４からバッファ層６を介してドリフト層に注入されるキャリア量が抑制され、ターンオフ時にすみやかにキャリアが抜けられるようすることができる。確実にターンオフでき、ターンオフ時間を短くすることができる。
本発明は表面からキャリアを注入してドリフト層内で伝導度変調現象を発生させるＩＧＢＴにも具現化することができる。この場合には、図１７に例示するように、ドレイン電極２、第２導電型半導体基板６、第１導電型ドリフト層８、第２導電型ドリフト層１０、第１導電型ボディ層１２の順で積層され、第１導電型ボディ層１２内に第２導電型エミッタ領域１８が形成され、第２導電型ドリフト層１０と第２導電型エミッタ領域１８の間の第１導電型ボディ層１２に対して絶縁層を挟んで向かい合うゲート電極２２が形成され、第１導電型ボディ層１２を貫通して第２導電型ドリフト層１０に達する高濃度第１導電型領域５２が形成され、その高濃度第１導電型領域５２に注入ゲート電極５０が接続されている。ゲート電極はトレンチゲート型でも、プレーナゲート型であっても良い。
上記のＩＧＢＴの場合、ゲート電極に電圧が印加されると、キャリアが注入ゲート電極から注入されてドリフト層内で伝導度変調現象が生じて低いオン電圧が実現される。
本発明は表面からキャリアを注入してドリフト層内で伝導度変調現象を発生させる静電誘導トランジスタにも具現化するができる。この場合、図１８に例示するように、ドレイン電極２、第２導電型半導体基板６、第１導電型ドリフト層８、第２導電型ドリフト層１０、第１導電型ボディ層１２の順で積層され、第１導電型ボディ層１２内に第２導電型エミッタ領域５６が形成され、そのエミッタ領域５６を挟む両サイドに第１導電型ボディ層１２を貫通して第２導電型ドリフト層１０に達する高濃度第１導電型領域５９が形成され、その高濃度第１導電型領域５９にゲート電極５８が接続されている。この場合には、ゲート電極に電圧が印加されると、そのゲートからキャリアが注入されてドリフト層内で伝導度変調現象が生じて低いオン電圧が実現される。
本発明はダイオードにも具現化するができる。この場合、図２０，２１に例示するように、ダイオードを構成する第１導電型層と第２導電型層の積層構造において、第２導電型層内に第１導電型の薄層８を挿入する。その挿入層８の厚みは第１導電型のキャリアの拡散長よりも薄くする。この場合、第２導電型層内に第１導電型の薄層８が挿入されて一見すると４層サイリスタ構造となっているのに、第１導電型層８が薄いために電流が順方向に流れる場合には逆接合が簡単に潰れてダイオードとして作用する。このダイオードは耐圧が高くて順方向抵抗が低い。
本発明はサイリスタにも具現化するができる。この場合、図１９に例示するように、サイリスタを構成する第１導電型基板３４、第２導電型層３６、第２導電型ドリフト層４０、第１導電型層４２、第２導電型層４６の積層において、第２導電型ドリフト層４０内に第１導電型の薄層３８を挿入する。その第１導電型の薄層３８の厚みが第１導電型のキャリアの拡散長よりも薄い。この場合にも、第２導電型ドリフト層内の第１導電型層３８は薄いために逆接合が簡単に潰れてサイリスタとして作用する。このサイリスタは耐圧が高くてオン電圧が低い。
【図面の簡単な説明】
【図１】 第１実施例の半導体装置の断面を示す。
【図２】 第１実施例の半導体装置のオン電圧とスイッチング時間を従来装置と対比して示す。
【図３】 第１実施例の半導体装置の製造過程を経時的に示す。
【図４】 第２実施例の半導体装置の断面を示す。
【図５】 第３実施例の半導体装置の断面を示す。
【図６】 第４実施例の半導体装置の断面を示す。
【図７】 第５実施例の半導体装置の断面を示す。
【図８】 第６実施例の半導体装置の断面を示す。
【図９】 第７実施例の半導体装置の断面を示す。
【図１０】 第８実施例の半導体装置の断面を示す。
【図１１】 第９実施例の半導体装置の断面を示す。
【図１２】 第１０実施例の半導体装置の断面を示す。
【図１３】 第１１実施例の半導体装置の断面を示す。
【図１４】 第１２実施例の半導体装置の断面を示す。
【図１５】 第１３実施例の半導体装置の断面を示す。
【図１６】 第１４実施例の半導体装置の断面を示す。
【図１７】 第１５実施例の半導体装置の断面を示す。
【図１８】 第１６実施例の半導体装置の断面を示す。
【図１９】 第１７実施例の半導体装置の断面を示す。
【図２０】 第１８実施例の半導体装置の断面を示す。
【図２１】 第１９実施例の半導体装置の断面を示す。
【図２２】 従来の半導体装置の断面を示す。
【符号の説明】
２：ドレイン電極
４：ｐ＋型半導体基板（高濃度第１導電型半導体基板）
６：ｎ＋型バッファ層（高濃度第２導電型バッファ層）
８：ｐ−型ドリフト層（第１導電型ドリフト層：反対導電側ドリフト層）
１０：ｎ−型ドリフト層（第２導電型ドリフト層）
１２：ｐ−型ボディ層 （第１導電型ボディ層）
１４：ｐ＋型ボディコンタクト領域
１６：エミッタ電極１６
１８：ｎ＋型エミッタ領域（第２導電型エミッタ領域）
２０：絶縁層
２２：トレンチゲート
【発明の属する技術分野】
本発明は、バイポーラトランジスタ、サイリスタ、ダイオード等のバイポーラ型半導体装置に関する。特に、ドリフト層内で伝導度変調現象が生じて導通するバイポーラ型半導体装置に関する。この種のバイポーラトランジスタには、絶縁ゲート型バイポーラトランジスタ（以下ではＩＧＢＴという）や静電誘導型バイポーラトランジスタ（以下ではＢＳＩＴという）が例示される。
【０００２】
【従来の技術】
電力制御用に、前記に例示したＩＧＢＴやＢＳＩＴやサイリスタ等のバイポーラ型半導体装置がよく用いられる。ドリフト層内で伝導度変調現象が生じて導通するバイポーラ型半導体装置は、耐圧が高くてオン電圧が低いために電力制御に適している。
【０００３】
図２２は、従来のＩＧＢＴの断面構造の一例を示し、この場合、ｐ＋型半導体基板６４の裏面にドレイン電極６２が形成され、ｐ＋型半導体基板６４上にｎ＋型バッファ層６６が積層され、ｎ＋型バッファ層６６上にｎ−型ドリフト層７０が積層され、ｎ−型ドリフト層７０上にｐ−型ボディ層７２が積層されている。ｐ−型ボディ層７２内にｎ＋型エミッタ領域７８とｐ＋型ボディコンタクト領域７４が形成され、表面にエミッタ電極７６が形成されている。図５はトレンチゲートでスイッチングするタイプを例示しており、ｎ−型ドリフト層７０とｎ＋型エミッタ領域７８の間のｐ−型ボディ層７２に対して、絶縁層８０を挟んで向かい合う位置にゲート電極８２が形成されている。なお指示線の指示箇所を明瞭にするために、図面の右半分ではハッチングを省略している。
【０００４】
【発明が解決しようとする課題】
従来のＩＧＢＴは、ｎ−型ドリフト層７０の高抵抗を利用して耐圧を確保しており、耐圧を高めるためにｎ−型ドリフト層７０の抵抗を高くすると、オン電圧まで高くなってしまう。ＩＧＢＴでは、ドリフト層７０に伝導度変調現象が生じるために、ＭＯＳ等と比較すると、ドリフト層７０の抵抗が高くてもオン電圧が低いという長所を備えているが、ＩＧＢＴ同士を比較すると、ドリフト層７０の抵抗が高いほどオン電圧が高くなってしまう。バイポーラ型半導体装置は、ＭＯＳ等のユニポーラタイプの半導体装置に比べると、耐圧が高くてオン電圧が低いものの、さらに耐圧を高めようとするとオン電圧が高くなり、オン電圧を下げようとすると耐圧が低くなるという限界をもっている。
本発明は、この限界を打ちやぶり、バイポーラ半導体装置の耐圧を高めてオン電圧を低くする課題に挑戦するものである。
【０００５】
【課題を解決するための手段と作用】
この発明では、バイポーラ型半導体装置のドリフト層では伝導度変調現象が生じて電流が流れるために、ドリフト層に反対導電型の層を付加することができ、反対導電型の層を付加することで逆接合面が形成されても導通時の電流の流れに問題を引起さないという知見を利用する。本発明者らの研究によって、逆接合面を形成するためにオン電圧を上昇させると予想される反対導電型層を付加しても、伝導度変調現象が生じて導通する場合にはオン電圧を上昇させないことが確認された。一方、ドリフト層内に逆接合面を形成する反対導電型層を付加すると、半導体装置に逆バイアスが加えられた場合に空乏層が広く広がり、耐圧が高められる。このために、ドリフト層の抵抗を低くしても従来と同じ耐圧を得ることができる。
逆接合面を形成するためにオン電圧を上昇させると予想される反対導電型層を付加すると、実際には、耐圧を損ねることなくドリフト層の抵抗を低くすることができ、その結果かえってオン電圧を低下させることができるのである。
この知見を活用することによって、従来以上に耐圧が高くてオン電圧が低いバイポーラ型半導体装置を実現することができる。
【０００６】
本発明で実現される一つの半導体装置は、ドリフト層内で伝導度変調現象が生じて導通するバイポーラ型半導体装置のそのドリフト層内に、ドリフト層とは反対導電型の面的に広がる層を付加したことを特徴とする（請求項１）。
このバイポーラ型半導体装置は、典型的にはＩＧＢＴ、ＢＳＩＴ、サイリスタ、ダイオード等に具体化される。また正負のキャリアがドリフト層の両面から注入されて伝導度変調が生じるタイプと、正負のキャリアがドリフト層の片面から注入されて伝導度変調が生じるタイプの両者に具体化される。
【０００７】
ドリフト層内に反対導電型の領域を形成しておけば、半導体装置に逆バイアスがかかったときに、逆接合面から空乏層が伸びるために、耐圧が高まるものと予想される。その反面、導通時には逆接合面が電流の流れを妨げるために、オン電圧を上昇させるものと予想される。そこで、前者の利点を活用して後者の欠点を克服することが求められ、このために、ドリフト層内に反対導電型領域を離隔的に分散配置する技術が開発された。これが特開平９−１９１１０９号公報に開示されている。この技術によれば、逆バイアスがかかったときに逆接合面から空乏層が伸びて耐圧が高められ、正バイアスがかかったときには反対導電型領域を避けて電流が流れるためにオン電圧は高くならない。しかしながらこの技術では、ドリフト層内に反対導電型領域を離隔的に分散配置することが求められ、反対導電型の層が面的に広がってしまってはならない。面的に広がってしまうと、その面的に広がる逆接合面によってオン電圧が上昇してしまうはずだからである。このために、従来の技術では、ドリフト層内に反対導電型領域を離隔的に分散配置することが求められ、製造しずらく、製造コストを押し上げていた。
しかるに、本発明者らの研究によって、ドリフト層内で伝導度変調現象が生じて導通する場合には、逆接合面が簡単に潰れてしまうことが確認され、ドリフト層内で伝導度変調現象が生じて導通する場合に限ってみれば、ドリフト層内の反対導電型層が面的に広がるように形成してもオン電圧を上昇させないことが確認された。ドリフト層内で伝導度変調現象が生じて導通する場合に限ってみれば、ドリフト層内に反対導電型領域を離隔的に分散配置することが求められず、広い範囲一様に積層すればよいことが確認された。この場合、反対導電型層が簡単に製造でき、製造コストは大きく低減される。
【０００８】
ドリフト層内に追加する反対導電型層の厚みが、その反対導電型のキャリアの拡散長よりも薄いことが好ましい（請求項２）。
この場合、逆バイアスが加えられたときには空乏層が広く広がり、正バイアスが加えられたときには逆接合面が簡単に潰れるのでオン電圧を上昇させないという現象が安定的に得られる。
【０００９】
本発明の１つの典型例は、ドリフト層がバッファ層上に積層されているタイプ、即ち、表裏両面に電極を持つタイプのＩＧＢＴやサイリスタやダイオード等に実現される（請求項３）。
この半導体装置に逆バイアスが加えられると、反対導電型層の下面とボディ層の下面に電界が分散されてかかり、空乏層が広く広がり、高い耐圧が得られる。このために、耐圧を高めながらドリフト層の抵抗を下げることができ、オン電圧も下げることができる。本発明の特性が顕著に表れる。但し前記したように、本発明はドリフト層がバッファ層上に積層されていて正負のキャリアがドリフト層の両面から注入される形式に限られず、表面注入型のＩＧＢＴ等のように、正負のキャリアがドリフト層の片面から注入される形式にも有効である。
【００１０】
ドリフト層がバッファ層上に積層されている場合、反対導電型層がバッファ層上に直接積層されていることが好ましい（請求項４）。
この場合、バッファ層とドリフト層の接合面と、ドリフト層とボディ層の接合面から空乏層が広く広がり、効率的に耐圧が高められる。
【００１１】
反対導電型層をドリフト層の中間高さに形成することもできる（請求項５）。
この場合、逆接合面から空乏層が伸びて耐圧が高められる他、ターンオフ時に他導電型キャリアが他導電型層に蓄積され、それがすみやかにエミッタ側に抜け易く、ターンオフ時のスイッチング時間が短くすることができる。
【００１２】
またドリフト層内に、複数層の反対導電型層を付加することもできる（請求項６）。
この場合、複数層の反対導電型層の下面から空乏層が均質に広く広がり、耐圧が効率良く高められる。
【００１３】
ドリフト層内にトレンチゲートが伸びてきているバイポーラ型半導体装置の場合、そのトレンチゲートの最深部よりも深い位置に反対導電型層が付加されていることが好ましい（請求項７）。
この場合、ドリフト層の抵抗を低くできることから、トレンチゲートに沿って流れる電流をドリフト層の広範囲に広げて流すことができ、オン抵抗が効果的に低くなる。
【００１４】
ドリフト層内にトレンチゲートが伸びてきているバイポーラ型半導体装置の場合、そのトレンチゲートの最深部よりも浅い位置に反対導電型層が付加されていてもよい（請求項８）。
この場合、導通時には、トレンチゲートに向い合うドリフト層にキャリアが集中して流れるためにオン電圧が低く抑えられる。ターンオフ時には、トレンチゲートが他導電型キャリアをエミッタ側に放出するオフゲートとなり、半導体装置を確実にターンオフするのに寄与する。ターンオフ時のスイッチング時間を短くすることもできる。１つのトレンチゲートにオンゲート機能とオフゲート機能を兼用させることもできれば、オンゲートとオフゲートを別々に設けることもできる。
【００１５】
反導電型層の厚みが均一に維持されて面的に広がっていてもよいし(請求項９)、厚みが周期的に変化しながら面的に広がっていてもよい（請求項１０）。
均一な厚みの層は作成しやすく、生産コストも安価ですむ。面内で厚み分布を持たせる方式では、その厚み分布パターンを選択することで様々な特性に調整し易い。例えば局所的薄い部分を作成すると、キャリアが移動しやすく、スイッチング時間を短くすることができる。他導電型層の厚みが薄いと耐圧向上効果が充分に得られない可能性があるが、厚みが周期的に変動して近傍に厚い部分が存在していれば、厚い部分から広がる空乏層によって薄い部分での耐圧向上効果も得られる。厚み分布パターンを調整することによって、希望されている耐圧、オン抵抗、スイッチング時間といった特性を満足することが可能となる。
【００１６】
反導電型層内の不純物濃度は厚み方向に均一であってもよいが（請求項１１）、厚み方向に変化していてもよい（請求項１２）。濃度分布を与えることで、オン電圧をさらに下げたり、ターンオフ時に発生する逆起電力の大きさを抑制するといったことが可能となる。
反導電型層を含むドレイン層内の不純物濃度が厚み方向に変化していてもよい（請求項１３）。反対導電型層以外のドレイン層に濃度分布を与えることで、ターンオフ時に発生する逆起電力の大きさを抑制することが可能となる。必要ならバッファ層にも濃度分布を与えることができる。
【００１７】
本発明は表裏両面に電極を持つＩＧＢＴに具現化するができる。この場合にはドレイン電極、高濃度第１導電型半導体基板、高濃度第２導電型バッファ層、第１導電型ドリフト層、第２導電型ドリフト層、第１導電型ボディ層の順で積層される。第１導電型ボディ層内に第２導電型エミッタ領域が形成され、第２導電型ドリフト層と第２導電型エミッタ領域の間の第１導電型ボディ層に対して、絶縁層を挟んで向かい合う位置にゲート電極が形成される（請求項１４）。
この場合、第１導電型がｐ型であれば第２導電型はｎ型であり、第１導電型がｎ型であれば第２導電型はｐ型である。
また、第１導電型ドリフト層と第２導電型ドリフト層の積層構造は、複数回繰り返して積層されていても良い。高濃度第２導電型バッファ層と第１導電型ドリフト層の間に、低濃度第２導電型ドリフト層を追加してもよい。
ゲート電極はトレンチゲート型でも、プレーナゲート型であっても良い。プレーナゲート型のＩＧＢＴの一例が、特開平７−１１５１８９号公報に記載されている。
上記のＩＧＢＴは、従来のＩＧＢＴよりも耐圧が高く、オン電圧が低く、電力ロスを減少させる。
【００１８】
前記したＩＧＢＴの場合、高濃度第１導電型半導体基板内に、ストライプ状またはアイランド状に第２導電型領域が分散配置されていることがある（請求項１５）。
この場合、高濃度第１導電型半導体基板からバッファ層を介してドリフト層に注入されるキャリア量が抑制され、ターンオフ時にすみやかにキャリアが抜けられるようすることができる。確実にターンオフでき、またターンオフ時間を短くすることができる。
【００１９】
本発明は表面からキャリアを注入してドリフト層内で伝導度変調現象を発生させるＩＧＢＴにも具現化するができる。この場合には、ドレイン電極、第２導電型半導体基板、第１導電型ドリフト層、第２導電型ドリフト層、第１導電型ボディ層の順で積層され、第１導電型ボディ層内に第２導電型エミッタ領域が形成され、第２導電型ドリフト層と第２導電型エミッタ領域の間の第１導電型ボディ層に対して絶縁層を挟んで向かい合うゲート電極が形成され、第１導電型ボディ層を貫通して第２導電型ドリフト層に達する高濃度第１導電型領域が形成され、その高濃度第１導電型領域に注入ゲート電極が接続されている（請求項１６）。
上記のＩＧＢＴの場合、ゲート電極に電圧が印加されると、キャリアが注入ゲート電極から注入されてドリフト層内で伝導度変調現象が生じて低いオン電圧が実現される。
【００２０】
本発明は表面からキャリアを注入してドリフト層内で伝導度変調現象を発生させる静電誘導トランジスタにも具現化するができる。この場合、ドレイン電極、第２導電型半導体基板、第１導電型ドリフト層、第２導電型ドリフト層、第１導電型ボディ層の順で積層され、第１導電型ボディ層内に第２導電型エミッタ領域が形成され、そのエミッタ領域を挟む両サイドに第１導電型ボディ層を貫通して第２導電型ドリフト層に達する高濃度第１導電型領域が形成され、その高濃度第１導電型領域にゲート電極が接続されている（請求項１７）。
この場合には、ゲート電極に電圧が印加されると、そのゲート電極に接続されている高濃度第１導電型領域からキャリアが注入されてドリフト層内で伝導度変調現象が生じて低いオン電圧が実現される。
【００２１】
本発明はダイオードにも具現化するができる。この場合、ダイオードを構成する第１導電型層と第２導電型層の積層構造において、第２導電型層内に第１導電型の薄層を挿する。その挿入層の厚みは第１導電型のキャリアの拡散長よりも薄くする（請求項１８）。この場合、第２導電型層内に第１導電型の薄層が挿入されて一見すると４層サイリスタ構造となっているのに、第１導電型層が薄いために電流が順方向に流れる場合には逆接合面が簡単に潰れてダイオードとして作用する。このダイオードは耐圧が高くて順方向抵抗が低い。
【００２２】
本発明はサイリスタにも具現化するができる。この場合、サイリスタを構成する第１導電型基板、第２導電型層、第２導電型ドリフト層、第１導電型層、第２導電型層の積層において、第２導電型ドリフト層内に第１導電型の薄層が挿入する。その第１導電型の薄層の厚みが第１導電型のキャリアの拡散長よりも薄い。
この場合にも、第２導電型ドリフト層内の第１導電型層は薄いために逆接合面が簡単に潰れてサイリスタとして作用する。このサイリスタは耐圧が高くてオン電圧が低い。
【００２３】
【実施の形態】
図１は、本発明を、表面電極と裏面電極とトレンチゲートとを有するＩＧＢＴに具現化した第１実施例を示す。第１実施例の半導体装置の場合、ｐ＋型半導体基板４の裏面にドレイン電極２が形成され、ｐ＋型半導体基板４上にｎ＋型バッファ層６が積層され、ｎ＋型バッファ層６上にｐ−型ドリフト層８が積層され、ｐ−型ドリフト層８上にｎ−型ドリフト層１０が積層され、ｎ−型ドリフト層１０上にｐ−型ボディ層１２が積層されている。ｐ−型ボディ層１２内にｎ＋型エミッタ領域１８とｐ＋型ボディコンタクト領域１４が形成され、表面にエミッタ電極１６が形成されている。ｎ＋型エミッタ領域１８とｐ−型ボディ層１２を貫いてｎ−型ドリフト層１０に達するトレンチが形成され、そのトレンチ内には、絶縁層２０で覆われたゲート電極２２が埋設されている。ゲート電極２２は、ｎ−型ドリフト層１０とｎ＋型エミッタ領域１８の間のｐ−型ボディ層１２に対して絶縁層２０を介して向かい合っている。トレンチゲート電極２２の最深部よりもｐ−型ドリフト層８は深い位置にある。なお、ｐ＋型半導体基板４、ｎ＋型バッファ層６、ｐ−型ドリフト層８、ｎ−型ドリフト層１０、ｐ−型ボディ層１２のそれぞれの不純物濃度分布はほぼ一様であり、ｐ−型ドリフト層８は均一な厚みで水平方向に一様に伸びている。ｐ−型ドリフト層８の厚みは正孔の拡散長よりも薄い。図１の断面構造は紙面垂直方向に連続し、図示しない断面でゲート電極２２は外部配線に接続されている。図１に示す断面構造は紙面左右方向周期的に繰り返されている。
【００２４】
図１と図２２を対比すると明らかに、本実施例では、ｎ−型ドリフト層７０に正孔の拡散長よりも薄い反対導電型層（ｐ−型ドリフト層）８が付加されている。ドリフト層７０の層厚に対して、ドリフト層１０と８の合計層厚は薄くなっている。さらにドリフト層１０と８の不純物濃度は、従来のドリフト層７０の不純物濃度よりも高く、抵抗が下げられている。
【００２５】
この半導体装置に逆バイアスがかかると、ｎ＋型バッファ層６とｐ−型ドリフト層８間のｐｎ接合と、ｎ−型ドリフト層１０とｐ−型ボディ層１２間のｐｎ接合から空乏層が伸びる。
ｎ＋型バッファ層６とｐ−型ドリフト層８間のｐｎ接合から伸びる空乏層は主としてｐ−型ドリフト層８側に伸び、ｎ−型ドリフト層１０にパンチスルーする。ｐ−型ドリフト層８とｎ−型ドリフト層１０の全体が空乏化し、ドリフト層の全体が耐圧を向上させるのに利用される。ｎ−型ドリフト層１０とｐ−型ボディ層１２間のｐｎ接合から伸びる空乏層は主としてｐ−型ボディ層１２側に伸び、ｐ−型ボディ層１２の全体に広がる。
逆バイアスがかかると、空乏層がドリフト層８、１０とボディ層１２に広く広がるために、このＩＧＢＴの耐圧は従来に比して高い。
この場合、ドリフト層８と１０の抵抗を高くしなくても、高い耐圧が得られるために、ドリフト層８と１０の不純物濃度を高めて抵抗を下げ、さらに、層厚を薄くすることができる。このために、オン時には、矢印に示すように、ゲート電極２２に沿って形成されるチャネルを流れる電流は、ｎ−型ドリフト層１０で広く広がり、ドレイン電極２側に均一に流れる。これもまた、オン電圧を小さく押さえることに寄与する。
【００２６】
本実施例のＩＧＢＴは、ｎ＋型バッファ層６上に、ｎ−型ドリフト層１０とは反対導電型のｐ−型ドリフト層８を積層し、その上にｎ−型ドリフト層１０を積層しているので、従来のＩＧＢＴよりも耐圧が高い。ｐ−型ドリフト層８の厚みは正孔の拡散長よりも薄く、正バイアスがかかると逆接合が簡単に潰れるためにオン電圧は低い。ドリフト層８と１０の不純物濃度が高くて低抵抗であり、しかも層厚が薄いことから、オン電圧は低く抑えられる。
【００２７】
図２において、横軸はオン電圧であり、縦軸はゲート電圧をオフしてからトランジスタを流れる電流が実際にオフされるまで時間を示す。図中の丸印は図１のＩＧＢＴの測定結果を示し、四角と三角は図２２のＩＧＢＴ（従来のＩＧＢＴ）の測定結果を示す。
従来に比して、同じオン電圧であれば応答時間を高速化することができ、同じ応答時間であればオン電圧を低くできることが確認される。ターンオフ時にｐ−型ドリフト層８がキャリアを効果的に排出するのに寄与していることが確認される。
【００２８】
図３は、図１のＩＧＢＴの製造過程を経時的に示している。（Ａ）の状態までは通常の工程を経て製造されるので図示を省略している。（Ａ）の段階で、ｎ−型ドリフト層１０よりも表面側の構造が完成している。ｎ−型ドリフト層１０はｎ＋型半導体基板２４上に形成されている。
（Ｂ）の段階では、ｎ＋型半導体基板２４の裏面を研磨して所定の厚みとなるまで薄くする。（Ｃ）の段階では裏面からボロンイオンを高エネルギで打ち込んで、ｎ−型ドリフト層１０の下面にｐ−型ドリフト層８を形成する。（Ｄ）では、裏面からＢＦ２イオンを低エネルギで打ち込んで、ｎ＋型半導体基板２４の裏面側をｐ＋型４に変える。（Ｅ）ではｐ＋型４の下面にドレイン電極２を完成する。これによって図１のＩＧＢＴが完成する。反対導電型層（ｐ−型ドリフト層８）は面的に広がっているために、ボロンイオンを一様に注入することで製造でき、安価に簡便に製造することができる。
【００２９】
図４は第２実施例のＩＧＢＴを示し、反対導電型層（ｐ−型ドリフト層８）が下側のｎ−型ドリフト層１０ｘと上側のｎ−型ドリフト層１０ｙの中間に追加されている。この場合にも、逆バイアスがかけられると下側のｎ−型ドリフト層１０ｘとｐ−型ドリフト層８の接合面からｐ−型ドリフト層８に空乏層が大きく伸び、高い耐圧が得られる。また導通時には正孔がｐ−型ドリフト層８に集中しており、ターンオフ時にその正孔がすみやかにエミッタ側に抜け出るために、スイッチング時間が短くなるという利点が得られる。
【００３０】
図５は第３実施例を示し、ｎ＋型バッファ層６上に、ｐ−型ドリフト層８とｎ−型ドリフト層１０の互層を２回繰り返したＩＧＢＴを示している。図３では、下側の互層を添字ａで示し、上側の互層を添字ｂで示している。互層の繰返し回数は２回に限られず、３回以上であっても良い。
反対導電型のドリフト層を複数枚用いると、均質な空乏層を広い範囲に亘って形成することができ、一層効果的に耐圧が高められる。
反対導電型の複数のドリフト層８ａ、８ｂは、トレンチゲート２２の最深部よりも深い領域に形成されており、ＩＧＢＴの基本構成を維持している。
【００３１】
図６は第４実施例を示し、バッファ層６αの不純物濃度が厚み方向に勾配を持っている。この場合、ｎ型不純物濃度が下側で濃く、上側で薄い。この場合ターンオフ時に空乏層がスムースに広がり、ターンオフ時に生じる逆起電力を低くおさえることができる。なおスムースに広がるとは、突発的に広がることに対比するものであって、スイッチング速度を遅らせるほどゆっくりと空乏層が広がるということではない。スムースかつ迅速に空乏層が広がるために、スイッチング速度を遅らせないようにしながら逆起電力を低くおさえることができる。
【００３２】
図７は第５実施例を示し、バッファ層６αのみならず、ｐ−型ドリフト層８αとｎ−型ドリフト層１０αも厚み方向に濃度勾配を有する場合を示している。この場合ｐ型基板４αまでもが濃度勾配を持っている。厚み方向の濃度分布を調整することによって、耐圧を維持しながらオン電圧を下げたり、空乏層の広がる速度を調整してターンオフ時に生じる逆起電力の大きさを調整したり、スイッチング時間を調整することができ、半導体素子の特性が調整しやすくなる。例えば、ｎ−型ドリフト層１０αの厚み方向の一部に不純物の高濃度領域を作ると、耐圧を維持しながらオン電圧を下げることができ、ｐ−型ドリフト層８αの不純物濃度を上に行くほど濃くすると、ターンオフ時に空乏層の広がる速度を遅らせて発生する逆起電力の大きさを抑制することができる。
【００３３】
図８は第６実施例を示し、ｐ−型ドリフト層が、低濃度層８ｙと中濃度層８ｘが水平方向に交互に繰返されて形成されている。ターンオフ時には低濃度層８ｙを通過してキャリアが短時間に排除され、スイッチング時間は短い。逆バイアスがかかっている間は、中濃度層８ｘからの空乏層が広い範囲に広がり、低濃度層８ｙで耐圧が低下するのを防止する。
【００３４】
図９は第７実施例を示し、ｐ−型ドリフト層８βが水平方向に周期的に厚みを変えている。ターンオフ時には厚みの薄い領域を通過してキャリアが短時間に排除され、スイッチング時間は短い。逆バイアスがかかっている間は、厚みの厚いｐ−型ドリフト層８βからの空乏層が広い範囲に広がり、薄い部分で耐圧が低下するのを防止する。
【００３５】
図１０は第８実施例を示し、ｎ−型ドリフト層１０ｘ、１０ｙの中間に位置するｐ−型ドリフト層８γが水平方向に周期的に厚みを変えている。図９の第７実施例とほぼ同様の作用を得ることができる。
【００３６】
図９と図１０に示した、水平方向に周期的に厚みを変えるｐ−型ドリフト層８β、８γは、下記のようにして製作することができる。最初に厚い部分の厚みを持つｐ−層を面方向に一様に作成し、次いで厚みを薄くしたい部分にプロトン（Ｈ＋）、重水素、あるいは３重水素イオンを注入し、次いで３００〜５５０℃に加熱して熱処理してドナー化することによってｐ−層の一部をｎ型化することによってｐ−層の厚みを薄くする。あるいは、厚い部分の厚みを持つｐ−層を面方向に一様に作成し、次いで厚みを薄くしたい部分にリンイオン注入して不純物をドナー化してｐ−層の一部をｎ型化することによってｐ−層の厚みを薄くする。イオンを注入して不純物をドナー化する位置を周期的に選択することによって、水平方向に周期的に厚みを変えるｐ−型ドリフト層８β、８γが製造される。
【００３７】
図１１は第９実施例を示している。前記したように図示の断面構造は紙面左右方向に繰り返され、ドリフト層１０内に複数のトレンチゲートが伸びてきている。そしてそのトレンチゲートとトレンチゲートの間隙の下方位置にのみ、反対導電型のドリフト層８ｄが付加されている。トレンチゲート２２の直下位置には、反対導電型のドリフト層８ｄは存在しない。
反対導電型のドリフト層８ｄは必ずしも全面的に広がっている必要はなく、必要な部分に局所的に存在していても良い。
【００３８】
図１２は第１０実施例を示している。この実施例では、ｐ＋型半導体基板４に周期的なピッチでｎ＋領域３が形成されている。先に説明したように、図１２の構造は紙面垂直方向に連続しており、ｎ＋領域３はストライプ状に伸びている。また、図１２の断面構造は紙面左右方向に繰り返され、ｎ＋領域３は、トレンチゲートの直下位置に図示左右方向に規則的な周期で複数本が形成されている。
ｎ＋領域３は、このＩＧＢＴの導通時に、ｐ＋型半導体基板４から過剰な正孔が注入されるのを禁止する作用を果たすために、ｎ＋領域３を設けることによってＩＧＢＴが確実にターンオフするようにできる。スイッチング時間を短くするのにも有効である。ｎ＋領域３はストライプ状に伸び代りに、ｐ＋型半導体基板４内で周期的なピッチでアイランド状に分散配置されていてもよい。
【００３９】
図１３は第１１実施例を示す。ｎ＋領域３はｐ＋型半導体基板４を貫通していなくてもよい。
【００４０】
図１４は第１２実施例を示す。この実施例では、トレンチゲートが深く、ゲート電極２２ａと絶縁膜２０ａが、ｐ−型ドリフト層８に達している。
トレンチゲートがｐ−型ドリフト層８に達していると、ＩＧＢＴの導通時には、ｎ−型ドリフト層１０のアキュムレーション領域を電流が流れるために抵抗が下がってオン電圧を下降する。ターンオフ時には、ゲート電極２２ａがオフゲートとして機能し、ｐ−型ドリフト層８内の正孔を迅速に引き抜くことができ、確実にターンオフさせることができる。また、スイッチング時間も短くなる。
【００４１】
図１５は第１３実施例を示す。この実施例では、ターンオンさせるゲート電極２２とは別に、オフゲート電極２６が形成されている。オフゲート電極２６は、ｎ−型ドリフト層１０、ｐ−型ドリフト層８、ｎ＋型バッファ層６を貫通してｐ型半導体基板４に達している。オフゲート電極２６は、絶縁層２７，２８で絶縁されている。
オフゲート電極２６は、ターンオフ時に、ｐ−型ドリフト層８内の正孔を迅速に引き抜くことができ、確実にターンオフさせることができる。また、スイッチング時間を短くする。
【００４２】
図１６は第１４実施例を示す。この実施例では、オフゲート電極２６ａが短く、ｐ−型ドリフト層８でとどまっている。このオフゲート電極２６ａは、ターンオフ時に、ｐ−型ドリフト層８内の正孔を迅速に引き抜くことができ、確実にターンオフさせることができる。また、スイッチング時間を短くする。
【００４３】
図１７は第１５実施例を示す。この実施例では、ｐ−型ボディ層１２を貫通してｎ−型ドリフト層１０に達するｐ＋型ホール注入領域５２が形成されている。ｐ＋型ホール注入領域５２の上面には注入ゲート電極５０が形成されている。この場合、ターンオン時には、注入ゲート電極５０とｐ＋型ホール注入領域５２からｎ−型ドリフト層１０とｐ−型ドリフト層８にホールを注入して活発な伝導度変調現象を発生させる。この場合、ｎ＋型バッファ層６の下面にｐ＋型層は要らない。ｎ＋型層６の下面には直接にドレイン電極２が形成されている。
図１７の半導体装置は、表面注入型ＩＧＢＴであり、図１に示したＩＧＢＴと同様の特性を持つ。
【００４４】
図１８は第１６実施例を示す。この実施例では、ゲート電極が存在しない。代りに、ｎ＋型エミッタ領域５６の両サイドに、ｐ−型ボディ層１２を貫通してｎ−型ドリフト層１０に達するｐ＋型ホール注入領域５９が形成されている。ｐ＋型ホール注入領域５９の上面にはゲート電極５８が形成され、ｎ＋型エミッタ領域５６の上面にはエミッタ電極５４が形成されている。この場合にも、ｎ＋型層６の下面にｐ＋型層は設けられていない。ｎ＋型層６の下面には直接にドレイン電極２が形成されている。
この場合、ゲート電極５８に正電圧が印加されると、ｐ＋型ホール注入領域５９からｎ−型ドリフト層１０とｐ−型ドリフト層８にホールを注入して活発な伝導度変調現象を発生させる。このためにオン電圧は低い。
図１８の半導体装置は、表面から正孔を注入してオンするＢＳＩＴ(Bipolar-mode Static Induction Transistor)として作動する。
【００４５】
図１９は第１７実施例を示す。この実施例は、本発明をサイリスタに具現化したものである。ｐ−型ドリフト層３８は正孔の拡散長よりも薄く、サイリスタの順方向に電圧が印加されると、逆接合面が簡単に潰れるためにサイリスタとして作動する。この場合にも、ｐ＋型ホール注入領域４４から正孔が注入されると、活発な伝導度変調が生じてオンし、低いオン電圧（ないしオン抵抗）を実現する。活発な伝導度変調を利用してオン電圧を低くするので、ｎ−型ドリフト層４０とｐ−型ドリフト層３８の不純物濃度を下げることができ、オフ時には高い耐圧を実現する。逆バイアス時には、ｎ＋型層３６とｐ−型ドリフト層３８の接合面と、ｎ−型ドリフト層４０とｐ−型層４２の接合面から空乏層が広く伸び、これもまた耐圧を高める。
【００４６】
図２０は第１８実施例を示す。この実施例は、本発明をダイオードに具現化したものである。ｐ−型ドリフト層８は正孔の拡散長よりも薄く、ダイオードの順方向に電圧が印加されると、逆接合面が簡単に潰れるためにダイオードとして作動する。この場合にも、ｎ−型ドリフト層１０とｐ−型ドリフト層８で活発な伝導度変調が生じるために順方向の電圧降下は小さい。活発な伝導度変調を利用して順方向の抵抗を低くするので、ｎ−型ドリフト層１０とｐ−型ドリフト層８の不純物濃度を下げることができ、オフ時には高い耐圧を実現する。逆バイアス時には、ｎ＋型層６とｐ−型層８の接合面と、ｎ−型層１０とｐ−型層１の接合面から空乏層が広く伸び、これもまた耐圧を高める。
【００４７】
図２１は第１９実施例を示す。この実施例も、本発明をダイオードに具現化したものである。ｐ−型ドリフト層８は正孔の拡散長よりも薄く、ダイオードの順方向に電圧が印加されると、逆接合面が簡単に潰れるためにダイオードとして作動する。この場合にも、ｎ−型ドリフト層１０とｐ−型ドリフト層８で活発な伝導度変調が生じるために順方向の電圧降下は小さい。活発な伝導度変調を利用して順方向の抵抗を低くするので、ｎ−型ドリフト層１０とｐ−型ドリフト層８の不純物濃度を下げることができ、オフ時には高い耐圧を実現する。逆バイアス時には、ｎ＋型層６とｐ−型層８の接合面から空乏層が広く伸び、これもまた耐圧を高める。
【００４８】
上記では、本発明をＩＧＢＴや、サイリスタや、ダイオオード等に具現化した例を示したが、通常のバイポーラトランジスタに具現化することもできる。また上記の実施例で、導電型のｐとｎを完全に入れ替えることができる。上記の多くの実施例ではトレンチゲート構造を採用しているが、プレーナゲート構造の場合にも適用することができる。ｎ−型ドリフト層１０やｐ−型ドリフト層８はエピタキシャル層を利用して形成することが好ましいが、その他の結晶成長技術を用いることができる。また導電型の付与にあたっては様々なイオン注入技術が利用できる。
【００４９】
【発明の効果】
請求項１のバイポーラ型半導体装置は、図１等に例示されるように、面的に広がる反対導電型のドリフト層８が積層されていることから空乏層が広く広がり、オフ時の耐圧を高くすることができる。このために、耐圧を損ねることなくドリフト層の不純物濃度を上げて抵抗を下げることができる。この半導体装置によると、電力ロスを抑制しながら高電圧の電力を制御することができる。
ドリフト層内の反対導電型層の厚みが、その反対導電型のキャリアの拡散長よりも薄いと、反対導電型層を挿入することで形成される逆接合面が正バイアスによって簡単に潰れるために、反対導電型層を挿入することによって生じるはずの悪影響が実際的には生じないようにすることができる。
図１に例示されているように、下面に反対導電型層４が形成されているためにバッファ層となる層６の上にドリフト層８、１０が積層されていると、裏面からキャリアを注入して伝導度変調現象を生じさせる半導体装置の伝導度変調現象を活発化させることができ、オン電圧を降下させて耐圧を上げることができる。
図１に例示されているように、バッファ層６上に反対導電型のドリフト層８が積層されていると、空乏層が広く広がり、効果が高い。
図４に例示されているように、ドリフト層１０ｘ、１０ｙの中間に反対導電型のドリフト層８が積層されていると、ターンオフ時にキャリアが抜けやすく、確実のターンオフするともにスイッチング時間が短くなる。
図５に例示されるように、ドリフト層内に複数層の反対導電型の層８ａ、８ｂが付加されていると、オン電圧を降下させて耐圧を上げることができてスイッチング時間を短くすることができる。
ドリフト層内にトレンチゲートが伸びてきているバイポーラ型半導体装置の場合、そのトレンチゲートの最深部よりも深い位置に反対導電型層が付加されていると、ドリフト層の抵抗を低くできることから、トレンチゲートに沿って流れる電流をドリフト層の広範囲に広げて流すことができ、オン抵抗が効果的に低くなる。
ドリフト層内にトレンチゲートが伸びてきているバイポーラ型半導体装置の場合、そのトレンチゲートの最深部よりも浅い位置に反対導電型層が付加されていると、導通時には、トレンチゲートに向合うドリフト層にキャリアが集中して流れるためにオン電圧が低く抑えられる。ターンオフ時には、確実にターンオフすることができ、スイッチング時間を短くすることもできる。
反導電型層の厚みが均一に維持されて面的に広がっていてもよいし、厚みが周期的に変化しながら面的に広がっていてもよい。均一な厚みの層は作成しやすく、生産コストも安価ですむ。面内で厚み分布を持たせる方式では、その分布を選択することで様々に特性に調整し易い
反導電型層内の不純物濃度は厚み方向に均一であってもよいが、厚み方向に変化していてもよい。濃度分布を与えることで、オン電圧をさらに下げたり、ターンオフ時に発生する逆起電力の大きさを抑制するといったことが可能となる。さらに、反導電型層を含むドレイン層内の不純物濃度が厚み方向に変化していてもよい。反対電型層以外のドレイン層に濃度分布を与えることで、ターンオフ時に発生する逆起電力の大きさを抑制することが可能となる。あるいは、バッファ層に濃度分布を与えることによっても、ターンオフ時に発生する逆起電力の大きさを抑制することが可能となる。
本発明は表裏両面に電極を持つＩＧＢＴに具現化するができる。この場合には図１に例示されるように、ドレイン電極２、高濃度第１導電型半導体基板４、高濃度第２導電型バッファ層６、第１導電型ドリフト層８、第２導電型ドリフト層１０、第１導電型ボディ層１２の順で積層される。第１導電型ボディ層１２内に第２導電型エミッタ領域１８が形成され、第２導電型ドリフト層１０と第２導電型エミッタ領域１８の間の第１導電型ボディ層１２に対して、絶縁層２０を挟んで向かい合う位置にゲート電極２２が形成される。ゲート電極はトレンチゲート型でも、プレーナゲート型であっても良い。導電型は全く逆にすることもでき、第１導電型がｐ型であれば第２導電型はｎ型であり、第１導電型がｎ型であれば第２導電型はｐ型である。
図４に例示するように、高濃度第２導電型バッファ層６と第１導電型ドリフト層８の間に、第２導電型低濃度ドリフト層１０ｘを追加してもよい。あるいは、図５に例示するように、第１導電型ドリフト層８と第２導電型ドリフト層１０の積層構造を複数回繰り返して積層しても良い。上記のＩＧＢＴは、従来のＩＧＢＴよりも耐圧が高く、オン電圧が低く、電力ロスを減少させる。
前記したＩＧＢＴの場合、図１２と図１３に例示するように、高濃度第１導電型半導体基板４内に、ストライプ状またはアイランド状に第２導電型領域３が分散配置されていると、高濃度第１導電型半導体基板４からバッファ層６を介してドリフト層に注入されるキャリア量が抑制され、ターンオフ時にすみやかにキャリアが抜けられるようすることができる。確実にターンオフでき、ターンオフ時間を短くすることができる。
本発明は表面からキャリアを注入してドリフト層内で伝導度変調現象を発生させるＩＧＢＴにも具現化することができる。この場合には、図１７に例示するように、ドレイン電極２、第２導電型半導体基板６、第１導電型ドリフト層８、第２導電型ドリフト層１０、第１導電型ボディ層１２の順で積層され、第１導電型ボディ層１２内に第２導電型エミッタ領域１８が形成され、第２導電型ドリフト層１０と第２導電型エミッタ領域１８の間の第１導電型ボディ層１２に対して絶縁層を挟んで向かい合うゲート電極２２が形成され、第１導電型ボディ層１２を貫通して第２導電型ドリフト層１０に達する高濃度第１導電型領域５２が形成され、その高濃度第１導電型領域５２に注入ゲート電極５０が接続されている。ゲート電極はトレンチゲート型でも、プレーナゲート型であっても良い。
上記のＩＧＢＴの場合、ゲート電極に電圧が印加されると、キャリアが注入ゲート電極から注入されてドリフト層内で伝導度変調現象が生じて低いオン電圧が実現される。
本発明は表面からキャリアを注入してドリフト層内で伝導度変調現象を発生させる静電誘導トランジスタにも具現化するができる。この場合、図１８に例示するように、ドレイン電極２、第２導電型半導体基板６、第１導電型ドリフト層８、第２導電型ドリフト層１０、第１導電型ボディ層１２の順で積層され、第１導電型ボディ層１２内に第２導電型エミッタ領域５６が形成され、そのエミッタ領域５６を挟む両サイドに第１導電型ボディ層１２を貫通して第２導電型ドリフト層１０に達する高濃度第１導電型領域５９が形成され、その高濃度第１導電型領域５９にゲート電極５８が接続されている。この場合には、ゲート電極に電圧が印加されると、そのゲートからキャリアが注入されてドリフト層内で伝導度変調現象が生じて低いオン電圧が実現される。
本発明はダイオードにも具現化するができる。この場合、図２０，２１に例示するように、ダイオードを構成する第１導電型層と第２導電型層の積層構造において、第２導電型層内に第１導電型の薄層８を挿入する。その挿入層８の厚みは第１導電型のキャリアの拡散長よりも薄くする。この場合、第２導電型層内に第１導電型の薄層８が挿入されて一見すると４層サイリスタ構造となっているのに、第１導電型層８が薄いために電流が順方向に流れる場合には逆接合が簡単に潰れてダイオードとして作用する。このダイオードは耐圧が高くて順方向抵抗が低い。
本発明はサイリスタにも具現化するができる。この場合、図１９に例示するように、サイリスタを構成する第１導電型基板３４、第２導電型層３６、第２導電型ドリフト層４０、第１導電型層４２、第２導電型層４６の積層において、第２導電型ドリフト層４０内に第１導電型の薄層３８を挿入する。その第１導電型の薄層３８の厚みが第１導電型のキャリアの拡散長よりも薄い。この場合にも、第２導電型ドリフト層内の第１導電型層３８は薄いために逆接合が簡単に潰れてサイリスタとして作用する。このサイリスタは耐圧が高くてオン電圧が低い。
【図面の簡単な説明】
【図１】 第１実施例の半導体装置の断面を示す。
【図２】 第１実施例の半導体装置のオン電圧とスイッチング時間を従来装置と対比して示す。
【図３】 第１実施例の半導体装置の製造過程を経時的に示す。
【図４】 第２実施例の半導体装置の断面を示す。
【図５】 第３実施例の半導体装置の断面を示す。
【図６】 第４実施例の半導体装置の断面を示す。
【図７】 第５実施例の半導体装置の断面を示す。
【図８】 第６実施例の半導体装置の断面を示す。
【図９】 第７実施例の半導体装置の断面を示す。
【図１０】 第８実施例の半導体装置の断面を示す。
【図１１】 第９実施例の半導体装置の断面を示す。
【図１２】 第１０実施例の半導体装置の断面を示す。
【図１３】 第１１実施例の半導体装置の断面を示す。
【図１４】 第１２実施例の半導体装置の断面を示す。
【図１５】 第１３実施例の半導体装置の断面を示す。
【図１６】 第１４実施例の半導体装置の断面を示す。
【図１７】 第１５実施例の半導体装置の断面を示す。
【図１８】 第１６実施例の半導体装置の断面を示す。
【図１９】 第１７実施例の半導体装置の断面を示す。
【図２０】 第１８実施例の半導体装置の断面を示す。
【図２１】 第１９実施例の半導体装置の断面を示す。
【図２２】 従来の半導体装置の断面を示す。
【符号の説明】
２：ドレイン電極
４：ｐ＋型半導体基板（高濃度第１導電型半導体基板）
６：ｎ＋型バッファ層（高濃度第２導電型バッファ層）
８：ｐ−型ドリフト層（第１導電型ドリフト層：反対導電側ドリフト層）
１０：ｎ−型ドリフト層（第２導電型ドリフト層）
１２：ｐ−型ボディ層 （第１導電型ボディ層）
１４：ｐ＋型ボディコンタクト領域
１６：エミッタ電極１６
１８：ｎ＋型エミッタ領域（第２導電型エミッタ領域）
２０：絶縁層
２２：トレンチゲート
Claims (19)
- ドリフト層内で伝導度変調現象が生じて導通するバイポーラ型半導体装置のそのドリフト層内に、ドリフト層とは反対導電型の面的に広がる層を付加したことを特徴とするバイポーラ型半導体装置。
- 前記反対導電型層の厚みが、その反対導電型のキャリアの拡散長よりも薄いことを特徴とする請求項１に記載のバイポーラ型半導体装置。
- 前記ドリフト層がバッファ層上に積層されていることを特徴とする請求項１または２に記載のバイポーラ型半導体装置。
- 前記反対導電型層が前記バッファ層上に積層されていることを特徴とする請求項３に記載のバイポーラ型半導体装置。
- 前記反対導電型層が前記ドリフト層の中間高さに形成されていることを特徴とする請求項１から３のいずれかに記載のバイポーラ型半導体装置。
- 前記ドリフト層内に複数層の前記反対導電型層が付加されていることを特徴とする請求項１から４のいずれかに記載のバイポーラ型半導体装置。
- 前記ドリフト層内にトレンチゲートが伸びてきており、そのトレンチゲートの最深部よりも深い位置に前記反対導電型層が付加されていることを特徴とする請求項１から６のいずれかに記載のバイポーラ型半導体装置。
- 前記ドリフト層内にトレンチゲートが伸びてきており、そのトレンチゲートの最深部よりも浅い位置に前記反対導電型層が付加されていることを特徴とする請求項１から６のいずれかに記載のバイポーラ型半導体装置。
- 前記反導電型層の厚みが均一で面的に広がっていることを特徴とする請求項１から８のいずれかに記載のバイポーラ型半導体装置。
- 前記反導電型の層の厚みが周期的に変化しながら面的に広がっていることを特徴とする請求項１から８のいずれかに記載のバイポーラ型半導体装置。
- 前記反導電型層内の不純物濃度が厚み方向に均一であることを特徴とする請求項１から１０のいずれかに記載のバイポーラ型半導体装置。
- 前記反導電型層内の不純物濃度が厚み方向に変化していることを特徴とする請求項１から１０のいずれかに記載のバイポーラ型半導体装置。
- 前記反導電型層を含むドレイン層内の不純物濃度が厚み方向に変化していることを特徴とする請求項１から１２のいずれかに記載のバイポーラ型半導体装置。
- ドレイン電極、高濃度第１導電型半導体基板、高濃度第２導電型バッファ層、第１導電型ドリフト層、第２導電型ドリフト層、第１導電型ボディ層の順で積層され、第１導電型ボディ層内に第２導電型エミッタ領域が形成され、第２導電型ドリフト層と第２導電型エミッタ領域の間の第１導電型ボディ層に対して絶縁層を挟んで向かい合うゲート電極を有する絶縁ゲート型バイポーラトランジスタ。
- 前記高濃度第１導電型半導体基板内に、ストライプ状またはアイランド状に第２導電型領域が分散配置されていることを特徴とする請求項１４に記載のバイポーラトランジスタ。
- ドレイン電極、第２導電型半導体基板、第１導電型ドリフト層、第２導電型ドリフト層、第１導電型ボディ層の順で積層され、第１導電型ボディ層内に第２導電型エミッタ領域が形成され、第２導電型ドリフト層と第２導電型エミッタ領域の間の第１導電型ボディ層に対して絶縁層を挟んで向かい合うゲート電極が形成され、第１導電型ボディ層を貫通して第２導電型ドリフト層に達する高濃度第１導電型領域が形成され、その高濃度第１導電型領域に注入ゲート電極が接続されている表面注入型ＩＧＢＴ。
- ドレイン電極、第２導電型半導体基板、第１導電型ドリフト層、第２導電型ドリフト層、第１導電型ボディ層の順で積層され、第１導電型ボディ層内に第２導電型エミッタ領域が形成され、そのエミッタ領域を挟む両サイドに第１導電型ボディ層を貫通して第２導電型ドリフト層に達する高濃度第１導電型領域が形成され、その高濃度第１導電型領域にゲート電極が接続されているＢＳＩＴ。
- 第１導電型層と第２導電型層が積層されているダイオードであり、第２導電型層内に第１導電型の薄層が挿入されており、その厚みが第１導電型のキャリアの拡散長よりも薄いことを特徴とするダイオード。
- 第１導電型基板、第２導電型層、第２導電型ドリフト層、第１導電型層、第２導電型層が積層されたサイリスタであり、その第２導電型ドリフト層内に第１導電型の薄層が挿入されており、その厚みが第１導電型のキャリアの拡散長よりも薄いことを特徴とするサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002016061A JP3845584B2 (ja) | 2001-04-27 | 2002-01-24 | バイポーラ型半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001131077 | 2001-04-27 | ||
| JP2001-131077 | 2001-04-27 | ||
| JP2002016061A JP3845584B2 (ja) | 2001-04-27 | 2002-01-24 | バイポーラ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003017700A JP2003017700A (ja) | 2003-01-17 |
| JP3845584B2 true JP3845584B2 (ja) | 2006-11-15 |
Family
ID=26614381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002016061A Expired - Fee Related JP3845584B2 (ja) | 2001-04-27 | 2002-01-24 | バイポーラ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3845584B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5105266B2 (ja) | 2010-06-02 | 2012-12-26 | 株式会社デンソー | 回転角度検出装置 |
| US8716746B2 (en) * | 2010-08-17 | 2014-05-06 | Denso Corporation | Semiconductor device |
| DE102016112721B4 (de) | 2016-07-12 | 2022-02-03 | Infineon Technologies Ag | n-Kanal-Leistungshalbleitervorrichtung mit p-Schicht im Driftvolumen |
| CN113066850B (zh) * | 2020-01-02 | 2022-11-15 | 比亚迪半导体股份有限公司 | 逆导型igbt器件及制备方法 |
| CN111192922A (zh) * | 2020-01-07 | 2020-05-22 | 电子科技大学 | 一种具有p型漂移区和n型沟道的槽栅双极型晶体管 |
-
2002
- 2002-01-24 JP JP2002016061A patent/JP3845584B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003017700A (ja) | 2003-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040825 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040825 |
|
| A977 | Report on retrieval |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3845584 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100825 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100825 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110825 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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