JPS62115873A - 縦型ｍｏｓ電界効果トランジスタ - Google Patents

縦型ｍｏｓ電界効果トランジスタ

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JPS62115873A
JPS62115873A JP60256984A JP25698485A JPS62115873A JP S62115873 A JPS62115873 A JP S62115873A JP 60256984 A JP60256984 A JP 60256984A JP 25698485 A JP25698485 A JP 25698485A JP S62115873 A JPS62115873 A JP S62115873A
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JP
Japan
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drain region
drain
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field effect
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Application number
JP60256984A
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English (en)
Inventor
Kazuyoshi Kitamura
北村　一芳
Hideo Kawasaki
川崎　英夫
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
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Publication of JPS62115873A publication Critical patent/JPS62115873A/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、スイッチング機器等に使用される縦型ＭＯ５
電界効果トランジスタ（以下縦型ＭＯＳＦＥＴと記す）
に関するものである。
従来の技術 縦型パワーＭＯＳＦＥＴは、高速性の面で優れているば
かシでなく、広いムＳＯ（安全動作領域）をもち、理想
的なスイッチングディバイスとして、スイッチング電源
を始めとして幅広い分野で利用されている。
従来の縦型パワーＭＯＳＦＥＴは、第４図に示すような
構造断面図である。図示する縦型パワーＭＯＳＦＥＴが
ｎチャンネル形であるものとして以下に詳しく説明する
。
この縦型パワーＭＯＳＦＥＴは、ドレイン領域１金形成
する低濃度ｎ型シリコン半導体基板中の少なくとも三部
分に、分離されてチャンネル領域形成用のＰ型拡散領域
２が形成され、このＰ型拡散領域の中に三部分のｎ型ソ
ース領域３が形成されるとともに、ドレイン領域１を挾
んで相対するソース領域３間のシリコン半導体基板表面
上にゲート酸化膜４が形成され、さらにゲート酸化膜４
上にゲート電極５が形成され、ソース領域３およびＰ型
拡散領域２にまたがってソース電極６が形成され、シリ
コン半導体基板の裏面にドレイン電極７が形成された構
造である。
この構造の縦型パワーＭＯＳＦＥＴでは、Ｐ型拡散領域
２とゲート酸化膜４との界面にチャンネルができ、電子
はソース領域３からこのチャンネルを通ってドレイン領
域１の表面部分に達し、ここから裏面側に設けたドレイ
ン電極子に向かって流れる。なお、ドレイン領域１が低
濃度なのはドレイン耐圧を高く保つためである。
発明が解決しようとする問題点 この構造では、ドレイン領域を流れる電子が、Ｐ型拡散
領域間のドレイン部分に集中して流れ、他のドレイン部
分には電子がほとんど流れない。
このため、電流が集中的に流れる領域の電圧降下が大き
くなり、縦型パワーＭＯＳＦＥＴの導通時の抵抗（オン
抵抗）が極めて大きくなるという不都合があった。
問題点を解決するための手段 本発明の縦型ＭＯＳＦＥＴは、上記の不都合を排除する
ものであって、ドレイン領域の電流の流れを分散させて
オン抵抗の低減をはかることを目的とするもので、低濃
度ドレイン領域を形成する一導電型の半導体基板中に、
これとは逆導電型のチャンネル領域形成用の拡散領域が
形成され、同拡散領域の端部全域あるいは表面端部より
底面端部の中央付近までにかけて高濃度なドレイン領域
が形成され、さらに前記拡散領域内に一導電型のソース
領域が形成されるとともに、同ソース領域と前記高濃度
ドレイン領域間の表面にゲート絶縁膜が形成された構造
のものである。
作用 この構造によれば、縦型パワーＭＯＳＦＥＴが導通状態
のとき、ドレイン領域を流れる電流は高濃度ドレイン領
域に沿って流れるところとな勺、チャンネル領域形成用
の拡散領域間への集中が緩和される。
実施例 本発明の縦型パワーＭＯＳＦＩ！：Ｔの実施例について
１第１図に示したｎチャンネル縦型ＭＯＳＦＥＴの構造
断面を参照して説明する。
本発明の縦型ＭＯＳＦＥＴは、ドレイン領域１を形成す
る低濃度ｎ型シリコン半導体基板中の少なくとも三部分
Ｋ、チャンネル領域形成用のＰ型拡散領域２が形成され
、このＰ型拡散領域の端部全域に沿って高濃度のｎ型ド
レイン領域８が形成され、さらに前記Ｐ型拡散領域内に
三部分のｎ型ソース領域３が形成されるとともに、ドレ
イン領域１を挾んで相対するソース領域３間の半導体基
板表面上にゲート酸化膜４が形成さｎ、さらにゲート酸
化膜４上にゲート電極５が形成され、ソース領域３およ
びＰ型拡散領域２にまたがってソース電極６が形成され
、シリコン半導体基板の裏面にドレイン電極７が形成さ
れた構造である。なお、ゲート電極５およびソース電極
６は一箇所に接続され、複数の縦型ＭＯＳＦＥＴが並列
接続された構造である。
この構造によれば高濃度のドレイン領域８の抵抗値が小
さいため、ドレイン領域を流れる電子は、矢印が示すよ
うにＰ型拡散領域２間に集中せず、抵抗値の小さい高濃
度ドレイン領域８に沿っても流れて高濃度ドレイン領域
８全域に分散し、ここから均一に下方に向かってドレイ
ン電極７に流れ込む。
なお、実施例ではｎチャンネルについて説明したが、す
べての導電型を逆にしてＰチャンネルにしてもよい。
また、実施例では高濃度ドレイン領域８を、拡散層によ
りチャンネル形成用Ｐ型拡散領域の端部に沿って形成し
た構造であったが、第２図の断面構造図に示すように、
この高濃度ドレイン領域８を低濃度ドレイン領域１の上
にエピタキシャル層で形成し、このエピタキシャル層の
中にチャンネル形成用Ｐ型拡散領域２を形成した構造の
ものであってもよい。
さらに、実施列ではチャンネル形成相Ｐ型拡散領域２は
それぞれ分離されておシ、ゲート電極５およびソース電
極６をそれぞれ一箇所に接続して、複数の縦形ＭＱＳＦ
ＥＴを並列に接続した構造であったが、第３図の断面斜
視図に示すように、ソース領域３、チャンネル形成相Ｐ
型拡散領域２および高濃度ドレイン電極８がリング状に
−続きの形状で１箇の縦型ＭＯＳＦＲ：Ｔの構造であっ
てもよい。なお、第３図は、拡散により形成される酸化
シリコン膜および電極等が省略された図である。
また、実施列では高濃度ドレイン領域８がチャンネル形
成相Ｐ型拡散領域２の針部に沿って全域に形成された構
造が示されているが、全域でなく、チャンネル形成相Ｐ
型拡散領域２の表面の端部から底面端部の中央付近まで
にかけて形成された構造でもよい。この場合でも、ドレ
イン電流は分散して流れる効果がある。
発明の効果 本発明の縦型ＭＯＳＦＩＩ：Ｔでは、ドレイン領域にお
ける電流の流れが分散され、ドレイン電流が流れる部分
の有効断面積を増大させるため、オン抵抗を従来のもの
より、１．５〜２倍低減する効果が奏される。
【図面の簡単な説明】
第１図は本発明の縦型ＭＯＳＦＥＴの実施列を示す構造
断面図、第２図は高濃度ドレイン領域をエピタキシャル
層で形成した本発明の他の実施列を示す構造断面図、第
３図はそれぞれの拡散領域をリング状にした本発明の他
の実施列を示す断面斜視図、第４図は従来の縦型ＭＯＳ
ＦＥＴを示す構造断面図である。 １・・・・・・低濃度ドレイン領域、２・°゛・・・チ
ャンネル形成相Ｐ型拡散領域、３・・・・・・ソース領
域、４・・・・・・ゲート酸化膜、６・・・・・ゲート
電極、６・・・・・ソース電極、了・・・・・・ドレイ
ン電極、８・・・・・・高濃度ドレイン領域。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名／−
−−代（−混男（トレイン鐘声（ ４−−−ケート貢芙化片町 ５−−−ゲート電極 ６−−−ソー又電極 ＼　　　　　・、 ？／７ ３−−−ソース領域 ４−一一τ′−ト峻１ヒ１鮒 ５−ｍ−ケートを肩返 ６−−−ソー又電極 第２図 １−−−ｉ氏濃芙ドしイン９Ｑさく ３−−−ソース像域 ４−−−プート酸イヒ廖町 ３−−一高ゴ艷笑日〆〉電出 第３図 第４図

Claims (3)

    【特許請求の範囲】
  1. （１）低濃度ドレイン領域を形成する一導電型の半導体
    基板中に、これとは逆導電型のチャンネル領域形成用の
    拡散領域が形成され、同拡散領域の端部全域あるいは表
    面端部より底面端部の中央付近までにかけて高濃度なド
    レイン領域が形成され、さらに前記拡散領域内に一導電
    型のソース領域が形成されるとともに、同ソース領域と
    前記高濃度ドレイン領域間の表面にゲート絶縁膜が形成
    されていることを特徴とする縦型ＭＯＳ電界効果トラン
    ジスタ。
  2. （２）高濃度なドレイン領域がエピタキシャル層により
    形成されたことを特徴とする特許請求の範囲第１項に記
    載の縦型ＭＯＳ電界効果トランジスタ。
  3. （３）高濃度なドレイン領域が選択拡散により形成され
    たことを特徴とする特許請求の範囲第１項に記載の縦型
    ＭＯＳ電界効果トランジスタ。
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