JPH0330310B2 - - Google Patents

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JPH0330310B2
JPH0330310B2 JP55117093A JP11709380A JPH0330310B2 JP H0330310 B2 JPH0330310 B2 JP H0330310B2 JP 55117093 A JP55117093 A JP 55117093A JP 11709380 A JP11709380 A JP 11709380A JP H0330310 B2 JPH0330310 B2 JP H0330310B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特に半導体基体をドレイ
ン領域とした絶縁ゲート電界効果トランジスタ
（以下縦型MOSFETと云う）に関する。
〔従来技術〕
縦型MOSFETとして第４図に示すように、ド
レイン電極となる低比抵抗n+型Si基板１の上に所
望のしきい値電圧を得るために所望の不純物濃度
をもつｎ型エピタキシヤル半導体層２を形成し、
このｎ型エピタキシヤル層の表面でその一部２Ａ
を囲むようにチヤネル部となるｐ型領域３及びさ
らにその外側にn+型拡散領域４を形成して、こ
れらを短絡するソース電極５を設けるとともに、
ｐ型領域３表面に絶縁膜６を介してゲート電極７
を設け、ゲートへの電圧印加によつてソース、ド
レイン間でチヤネル電流を制御するように構成し
たものが考えられた。この縦型MOSFETは高耐
圧分を縦方向にかかるようにしたことで横方向の
寸法を節約し、横型MOSFETに比しセル密度を
大きくできる特色を有する。
〔発明が解決しようとする課題〕
かかる構造の縦型MOSFETにおいて、以下の
問題があることが本発明者等の実験結果により明
らかとなつた。すなわち、ソースからチヤネル部
を通る電流が上から下へ末ひろがりの形状をもつ
低濃度のn-型エピタキシヤル層２（２Ａ，２Ｂ，
２Ｃ）を経て高濃度のn+基板（ドレイン）１に
キヤリアが流れるが、その際のオン抵抗はチヤネ
ル抵抗RCHとひろがり抵抗RA，RB，RCの和（RON
＝RCH＋RA＋RB＋RC）により表わされる。第５図
に示すような均一な不純物濃度をもつエピタキシ
ヤル層２のウエハを使用すれば、単位長さ当りの
抵抗RUは、RAU＞RBU＞RCUとなり、エピタキシヤ
ル層底部２Ｃから表面部Ａにいくに従つて抵抗が
大きく、RONが大となる。しかしRONを小さくす
るために不純物濃度の高いエピタキシヤル層を形
成した場合、ｐ型層３底部とｎ型エピタキシヤル
層との間で耐圧が低下するという問題がある。
本発明は上記したことにかんがみてなされたも
のでその目的は、縦型MOS半導体装置のオン抵
抗改善にある。
〔課題を解決するための手段〕
本発明は、上記の目的を達成するため、低比抵
抗を有する一導電型半導体基板上に設けられた一
導電型の半導体層と、前記一導電型の半導体層の
一主表面に設けられた反対導電型の第１の領域
と、第１の領域の一部に設けられた一導電型の第
２の領域と、前記一導電型の半導体層と第２の領
域にはさまれた第１の領域上に設けられた絶縁ゲ
ート電極を有し、前記一導電型の半導体層と第２
の領域にはさまれた第１の領域をチヤネル部とし
て用い、前記絶縁ゲート電極への電圧印加により
チヤネル電流を制御する半導体装置であつて、少
なくとも前記第１の領域によつて囲まれている半
導体層の主表面下に位置した低比抵抗基板に接す
る前記一導電型の半導体層における不純物濃度
は、その部分の上部又はその部分の上部及びその
周辺部の不純物濃度よりも高いことを特徴とする
ものである。
〔作用〕
以上のように構成した本発明によれば、ドレイ
ン領域となるエピタキシヤル層の底部の不純物濃
度はその上部又は及びその周辺部の不純物濃度よ
り大となることによりオン抵抗を低減できる。ま
た、チヤネル部となる領域の底部は低濃度の領域
と接することになり耐圧を確保できる。
〔実施例〕
第１図は本発明によるｎチヤネル縦型
MOSFETの腰部断面を示す。このMOSFETに
おいては、ドレインとなる領域、すなわちｐ型チ
ヤネル領域９に囲まれ上から下へ末ひろがるn-
型エピタキシヤル層１８のn+基板と接する一部
に高濃度のn+埋込層１９を設ける構造を有する
ものである。第２図は第１図のＹ−Y′断面にお
けるエピタキシヤル半導体層の不純物濃度勾配を
示す。
このような濃度勾配をもつエピタキシヤル層を
製造するにあたつては、第３図ａに示すように、
n+型Si基板１０の一部に高濃度にリン不純物をデ
ポジツトしてn+型埋込層１９をつくり、同図ｂ
に示すようにこの上に低濃度n-型エピタキシヤ
ル層１８を成長させ、エピタキシヤル層表面より
選択的イオン打込み拡散によつてチヤネルとなる
ｐ型層９、n+型ソース１３を形成する。
〔発明の効果〕
上記した実施例で述べた本発明によれば、ドレ
イン領域となるエピタキシヤル層の底部の不純物
濃度はその上部又は及びその周辺部の不純物濃度
より大となることによりオン抵抗を低減できる一
方、チヤネル部となるｐ層の底部は低濃度のn-
領域を接することになり耐圧を保持できる前記発
明の目的を達成できる。
本発明は前記実施例に限定されることなく、こ
れ以外に種々の形態での実施が可能である。例え
ば実施例ではｎチヤネルMOSFETで説明したが
ｐチヤネルMOSFETにおいても適用できる。
又、ｐ−p+−n+拡散層のレイアウトや電極形状
は適宜変更できるものである。
【図面の簡単な説明】
第１図は本発明による縦型MOSFETの一実施
例の断面図、第２図は同不純物濃度曲線図、第３
図ａ，ｂは本発明によるMOSFETの製造プロセ
スの主要部工程断面図、第４図は本発明を成す上
で本発明者等によつて試みられた縦型MOSFET
の要部断面図、第５図は第４図におけるドレイン
部の不純物濃度曲線図である。 １……n+型Si基板、２……ｎ型エピタキシヤル
半導体層、３……ｐ型拡散領域、４……n+型拡
散領域、５……ソース電極、６……絶縁膜、７…
…ゲート電極、８……ドレインとなる領域、９…
…ｐ型チヤネル領域、１０……n+型基板、１１
……酸化膜、１２……p+型コンタクト部、１３
……n+型ソース、１４……ゲート酸化膜、１５
……ポリSiゲート、１６……層間絶縁膜、１７…
…Al電極、１８……n-型エピタキシヤル層、１
９……n+埋込層、２０……p+型埋込層。

Claims (1)

    【特許請求の範囲】
  1. １ 低比抵抗を有する一導電型半導体基板上に設
    けられた一導電型の半導体層と、前記一導電型の
    半導体層の一主表面に設けられた反対導電型の第
    １の領域と、第１の領域の一部に設けられた一導
    電型の第２の領域と、前記一導電型の半導体層と
    第２の領域にはさまれた第１の領域上に設けられ
    た絶縁ゲート電極を有し、前記一導電型の半導体
    層と第２の領域にはさまれた第１の領域をチヤネ
    ル部として用い、前記絶縁ゲート電極への電圧印
    加によりチヤネル電流を制御する半導体装置であ
    つて、少なくとも前記第１の領域によつて囲まれ
    ている半導体層の主表面下に位置した低比抵抗基
    板に接する前記一導電型の半導体層の底部におけ
    る不純物濃度は、その部分の上部又はその部分の
    上部及びその周辺部の不純物濃度よりも高いこと
    を特徴とする半導体装置。
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