JPH09107094A - 高ブレークダウン電圧炭化珪素トランジスタ - Google Patents
高ブレークダウン電圧炭化珪素トランジスタInfo
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Abstract
(57)【要約】
【課題】 ブレークダウン電圧が高く、しかもオン抵抗
が低い炭化珪素トランジスタを提供する。 【解決手段】 横型炭化珪素トランジスタ（１０）は、
変調チャネル領域（１８）を利用して蓄積領域を形成す
ることによって、低いオン抵抗を容易に得ることができ
る。チャネル層のドープ領域がチャネル挿入部（１４）
を形成し、これもトランジスタ（１０）のオン抵抗を低
下させる。損傷終止層（２７）を利用することによっ
て、高いブレークダウン電圧が容易に得られる。電界板
（２３，２４）も、トランジスタ（１０）のブレークダ
ウン電圧の上昇およびオン抵抗の低下を補助する。
が低い炭化珪素トランジスタを提供する。 【解決手段】 横型炭化珪素トランジスタ（１０）は、
変調チャネル領域（１８）を利用して蓄積領域を形成す
ることによって、低いオン抵抗を容易に得ることができ
る。チャネル層のドープ領域がチャネル挿入部（１４）
を形成し、これもトランジスタ（１０）のオン抵抗を低
下させる。損傷終止層（２７）を利用することによっ
て、高いブレークダウン電圧が容易に得られる。電界板
（２３，２４）も、トランジスタ（１０）のブレークダ
ウン電圧の上昇およびオン抵抗の低下を補助する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に、半導体
素子に関し、更に特定すれば、炭化珪素半導体素子に関
するものである。
素子に関し、更に特定すれば、炭化珪素半導体素子に関
するものである。
【０００２】
【従来の技術】過去において、半導体業界では炭化珪素
を利用して、縦型トランジスタ(vertical transistor)
、横型トランジスタ(lateral transistor)、金属半導
体電界効果トランジスタ（ＭＥＳＦＥＴ:metal semicon
ductor field effect transistor）、および金属酸化物
半導体電界効果トランジスタ（ＭＯＳＦＥＴ:metal oxi
desemiconductor field effect transistor）を含む様
々なトランジスタを形成してきた。従来の横型ＭＯＳＦ
ＥＴに伴う問題点の１つに、ブレークダウン電圧(break
down voltage) がある。通常、従来の横型ＭＯＳＦＥＴ
のブレークダウン電圧は約１００ボルト未満である。か
かる低いブレークダウン電圧のために、モータ制御およ
び電源用電力素子のような高電圧での用途において、従
来の横型ＭＯＳＦＥＴの利用が妨げられている。かかる
タイプの用途では、通常少なくとも１５０ボルトのブレ
ークダウン電圧が必要である。
を利用して、縦型トランジスタ(vertical transistor)
、横型トランジスタ(lateral transistor)、金属半導
体電界効果トランジスタ（ＭＥＳＦＥＴ:metal semicon
ductor field effect transistor）、および金属酸化物
半導体電界効果トランジスタ（ＭＯＳＦＥＴ:metal oxi
desemiconductor field effect transistor）を含む様
々なトランジスタを形成してきた。従来の横型ＭＯＳＦ
ＥＴに伴う問題点の１つに、ブレークダウン電圧(break
down voltage) がある。通常、従来の横型ＭＯＳＦＥＴ
のブレークダウン電圧は約１００ボルト未満である。か
かる低いブレークダウン電圧のために、モータ制御およ
び電源用電力素子のような高電圧での用途において、従
来の横型ＭＯＳＦＥＴの利用が妨げられている。かかる
タイプの用途では、通常少なくとも１５０ボルトのブレ
ークダウン電圧が必要である。
【０００３】加えて、ブレークダウン電圧が約２０ボル
トよりも高い従来の横型ＭＯＳＦＥＴは、高いオン抵抗
(on-resistance) 有する。このオン抵抗は、モータ制御
や電源用電力素子に望まれている５ミリオーム−ｃｍ2
未満よりも高い。
トよりも高い従来の横型ＭＯＳＦＥＴは、高いオン抵抗
(on-resistance) 有する。このオン抵抗は、モータ制御
や電源用電力素子に望まれている５ミリオーム−ｃｍ2
未満よりも高い。
【０００４】
【発明が解決しようとする課題】したがって、オン抵抗
が５ミリオーム−ｃｍ2 未満であり、しかもブレークダ
ウン電圧が１５０ボルトよりも高い、横型炭化珪素ＭＯ
ＳＦＥＴを有することが望まれている。
が５ミリオーム−ｃｍ2 未満であり、しかもブレークダ
ウン電圧が１５０ボルトよりも高い、横型炭化珪素ＭＯ
ＳＦＥＴを有することが望まれている。
【０００５】
【課題を解決するための手段】本発明による横型炭化珪
素トランジスタは、変調チャネル領域を利用して蓄積領
域を形成することによって、低いオン抵抗を容易に得る
ものである。チャネル層のドープ領域がチャネル挿入部
を形成し、これもトランジスタのオン抵抗を低下させ
る。更に、損傷終止層を利用することによって、高いブ
レークダウン電圧が容易に得られる。電界板も、トラン
ジスタのブレークダウン電圧の上昇およびオン抵抗の低
下を補助する。
素トランジスタは、変調チャネル領域を利用して蓄積領
域を形成することによって、低いオン抵抗を容易に得る
ものである。チャネル層のドープ領域がチャネル挿入部
を形成し、これもトランジスタのオン抵抗を低下させ
る。更に、損傷終止層を利用することによって、高いブ
レークダウン電圧が容易に得られる。電界板も、トラン
ジスタのブレークダウン電圧の上昇およびオン抵抗の低
下を補助する。
【０００６】
【発明の実施の形態】図１は、ブレークダウン電圧が高
く、しかもオン抵抗が低い炭化珪素(siliconcarbide)
トランジスタ１０の一部を示す拡大断面図である。トラ
ンジスタ１０は炭化珪素基板１１を含み、その上に、ト
ランジスタ１０の他の部分が形成されている。好適実施
例では、トランジスタ１０はＮ−チャネル蓄積モード・
トランジスタ(accumulation mode transistor)であり、
基板１１は高濃度にドープされたＮ−型炭化珪素であ
る。基板１１は、低濃度にドープされた炭化珪素とする
ことも可能である。サブチャネル層１２を基板１１上に
エピタキシャル形成する。次に、サブチャネル層上にチ
ャネル層１３を形成する。層１２，１３は、半導体技術
における当業者には既知の、エピタキシャル技術によっ
て形成される。サブチャネル１２は第１即ちＰ−型ドー
ピングを有し、一方チャネル層１３は第２即ちＮ−型ド
ーピングを有することにより、層１２，１３の界面にお
いてＰ−Ｎ接合を形成する。層１２，１３のドーピング
濃度および厚さは、トランジスタ１０の所望のブレーク
ダウン電圧に対してオン抵抗を低下させる、低表面電界
効果（ＲＥＳＵＲＦ）が得られるように選択される。好
適実施例では、ＲＥＳＵＲＦ効果を得るために、層１２
は、約２Ｘ１０15ないし８Ｘ１０15原子／ｃｍ3 のＰ−
型ドーピング濃度と、少なくとも約５ミクロンの厚さと
を有し、一方、層１３は、約０．８Ｘ１０16ないし２Ｘ
１０16原子／ｃｍ3 のＮ−型ドーピング濃度と、約０．
３ないし０．８ミクロンの厚さとを有する。
く、しかもオン抵抗が低い炭化珪素(siliconcarbide)
トランジスタ１０の一部を示す拡大断面図である。トラ
ンジスタ１０は炭化珪素基板１１を含み、その上に、ト
ランジスタ１０の他の部分が形成されている。好適実施
例では、トランジスタ１０はＮ−チャネル蓄積モード・
トランジスタ(accumulation mode transistor)であり、
基板１１は高濃度にドープされたＮ−型炭化珪素であ
る。基板１１は、低濃度にドープされた炭化珪素とする
ことも可能である。サブチャネル層１２を基板１１上に
エピタキシャル形成する。次に、サブチャネル層上にチ
ャネル層１３を形成する。層１２，１３は、半導体技術
における当業者には既知の、エピタキシャル技術によっ
て形成される。サブチャネル１２は第１即ちＰ−型ドー
ピングを有し、一方チャネル層１３は第２即ちＮ−型ド
ーピングを有することにより、層１２，１３の界面にお
いてＰ−Ｎ接合を形成する。層１２，１３のドーピング
濃度および厚さは、トランジスタ１０の所望のブレーク
ダウン電圧に対してオン抵抗を低下させる、低表面電界
効果（ＲＥＳＵＲＦ）が得られるように選択される。好
適実施例では、ＲＥＳＵＲＦ効果を得るために、層１２
は、約２Ｘ１０15ないし８Ｘ１０15原子／ｃｍ3 のＰ−
型ドーピング濃度と、少なくとも約５ミクロンの厚さと
を有し、一方、層１３は、約０．８Ｘ１０16ないし２Ｘ
１０16原子／ｃｍ3 のＮ−型ドーピング濃度と、約０．
３ないし０．８ミクロンの厚さとを有する。
【０００７】約５ミリオーム−ｃｍ2 より低いオン抵抗
をトランジスタ１０に与えるために、チャネル挿入部(c
hannel insert)１４をチャネル層１３の上面上に形成す
る。挿入部１４は、チャネル１３のＮ−型ドーピング濃
度よりも高い、Ｎ−型ドーピング濃度を有する。挿入部
１４の厚さ即ち深さは、通常、少なくとも層１３の深さ
の半分であり、層１２内部にまで達することができる。
好適実施例では、挿入部１４は、約３ミリオーム−ｃｍ
2 未満のオン抵抗を容易に得るために、約１Ｘ１０17な
いし５Ｘ１０17原子／ｃｍ3 のドーピング濃度と、約
０．３ないし０．８ミクロンの深さとを有する。加え
て、厚さおよびドーピングは、所望のブレークダウン電
圧に対するＲＥＳＵＲＦ効果が容易に得られるように選
択される。チャネル層１３の表面上にソース領域１６を
形成し、挿入部１４からは第１距離３１だけ離間させ
る。ソース領域１６上のソース電極３２は、領域１６へ
の電気的接触を容易にする。変調チャネル領域１８が、
ソース領域１６からチャネル挿入部１４まで、チャネル
層１３の表面に隣接して横方向に延びている。ゲート誘
電体１９をチャネル層１３の上に形成し、領域１８を覆
う。また、誘電体１９は、チャネル挿入部１４の縁とほ
ぼ整合(align) する一方の縁を有することにより、領域
１８がチャネル挿入部１４に電気的に接続されることを
保証する。ゲート誘電体１９の表面上にゲート電極２２
を形成する。ゲート電極２２は、チャネル挿入部１４の
前述の縁と整合する縁を有する。動作において、ゲート
−ソース間バイアスがゼロの場合、領域１８は抵抗性で
あり、小電流がソース領域１６からドレイン領域１７に
流れるので、電流の流れを防止するためには、負のゲー
ト−ソース間バイアスが必要となる。正のゲート−ソー
ス間バイアス即ち電位が印加されると、蓄積領域が変調
チャネル領域１８内に形成される。蓄積領域は電子を蓄
積し、ソース領域１６と挿入部１４との間の電子流、続
いてドレイン領域１７への電子流に、抵抗の低い経路を
与える。ドーピング・レベルおよびゲート物質は、ゲー
ト−ソース間バイアスが０の時に電流が流れるのを防止
するように選択することができる。
をトランジスタ１０に与えるために、チャネル挿入部(c
hannel insert)１４をチャネル層１３の上面上に形成す
る。挿入部１４は、チャネル１３のＮ−型ドーピング濃
度よりも高い、Ｎ−型ドーピング濃度を有する。挿入部
１４の厚さ即ち深さは、通常、少なくとも層１３の深さ
の半分であり、層１２内部にまで達することができる。
好適実施例では、挿入部１４は、約３ミリオーム−ｃｍ
2 未満のオン抵抗を容易に得るために、約１Ｘ１０17な
いし５Ｘ１０17原子／ｃｍ3 のドーピング濃度と、約
０．３ないし０．８ミクロンの深さとを有する。加え
て、厚さおよびドーピングは、所望のブレークダウン電
圧に対するＲＥＳＵＲＦ効果が容易に得られるように選
択される。チャネル層１３の表面上にソース領域１６を
形成し、挿入部１４からは第１距離３１だけ離間させ
る。ソース領域１６上のソース電極３２は、領域１６へ
の電気的接触を容易にする。変調チャネル領域１８が、
ソース領域１６からチャネル挿入部１４まで、チャネル
層１３の表面に隣接して横方向に延びている。ゲート誘
電体１９をチャネル層１３の上に形成し、領域１８を覆
う。また、誘電体１９は、チャネル挿入部１４の縁とほ
ぼ整合(align) する一方の縁を有することにより、領域
１８がチャネル挿入部１４に電気的に接続されることを
保証する。ゲート誘電体１９の表面上にゲート電極２２
を形成する。ゲート電極２２は、チャネル挿入部１４の
前述の縁と整合する縁を有する。動作において、ゲート
−ソース間バイアスがゼロの場合、領域１８は抵抗性で
あり、小電流がソース領域１６からドレイン領域１７に
流れるので、電流の流れを防止するためには、負のゲー
ト−ソース間バイアスが必要となる。正のゲート−ソー
ス間バイアス即ち電位が印加されると、蓄積領域が変調
チャネル領域１８内に形成される。蓄積領域は電子を蓄
積し、ソース領域１６と挿入部１４との間の電子流、続
いてドレイン領域１７への電子流に、抵抗の低い経路を
与える。ドーピング・レベルおよびゲート物質は、ゲー
ト−ソース間バイアスが０の時に電流が流れるのを防止
するように選択することができる。
【０００８】チャネル層１３の上でチャネル挿入部１４
の中にドレイン領域１７が形成されている。ドレイン領
域１７は、変調チャネル領域１８から十分な距離をおい
て形成されるので、トランジスタ１０に高いブレークダ
ウン電圧を与える。加えて、領域１８の幅は、所望のブ
レークダウン電圧を支持するのに十分である。好適実施
例では、ドレイン領域１７は、領域１８から少なくとも
６ミクロンに位置し、領域１８は幅が１ないし４ミクロ
ンであり、トランジスタ１０を実質的にオフにできるこ
とを保証する。
の中にドレイン領域１７が形成されている。ドレイン領
域１７は、変調チャネル領域１８から十分な距離をおい
て形成されるので、トランジスタ１０に高いブレークダ
ウン電圧を与える。加えて、領域１８の幅は、所望のブ
レークダウン電圧を支持するのに十分である。好適実施
例では、ドレイン領域１７は、領域１８から少なくとも
６ミクロンに位置し、領域１８は幅が１ないし４ミクロ
ンであり、トランジスタ１０を実質的にオフにできるこ
とを保証する。
【０００９】誘電体１９の縁がチャネル挿入部１４の先
に述べた縁とほぼ整合するように、厚めのフィールド誘
電体２１がゲート誘電体１９に隣接する。また、誘電体
２１は、ドレイン領域１７の側に、チャネル層１３の表
面上を横方向に延びており、ドレイン領域１７の一部と
重複してもよい。誘電体１９，２１は、二酸化シリコ
ン、窒化シリコン、またはこれらの多層結合を含む窒化
アルミニウムのような、様々な物質とすることができ
る。
に述べた縁とほぼ整合するように、厚めのフィールド誘
電体２１がゲート誘電体１９に隣接する。また、誘電体
２１は、ドレイン領域１７の側に、チャネル層１３の表
面上を横方向に延びており、ドレイン領域１７の一部と
重複してもよい。誘電体１９，２１は、二酸化シリコ
ン、窒化シリコン、またはこれらの多層結合を含む窒化
アルミニウムのような、様々な物質とすることができ
る。
【００１０】ゲート電界板(gate field plate)２３がゲ
ート電極２２に隣接し、フィールド誘電体２１上に第２
の距離３３だけ延びており、これによって、トランジス
タ１０内部で電界を終了(terminate) させ、かつトラン
ジスタ１０のブレークダウン電圧を上昇させる。同様
に、一端がドレイン領域１７に電気的に接続されたドレ
イン電界板２４がドレイン電極２６を形成する。ドレイ
ン電界板２４は、フィールド誘電体２１上で第３の距離
３４まで達し、電界線(electric field line) を終了さ
せトランジスタ１０のブレークダウン電圧を上昇させる
電界板(electricfield plate)を形成する。板２３，２
４間の距離も、トランジスタ１０のブレークダウン電圧
に影響を与えるため、所望のブレークダウン電圧が得ら
れるように選択される。好適実施例では、距離３３，３
４は各々、約５ないし１０ミクロンであり、板２３，２
４間の距離は約５ないし１５ミクロンであり、少なくと
も約６００ボルトのブレークダウン電圧を達成する。
ート電極２２に隣接し、フィールド誘電体２１上に第２
の距離３３だけ延びており、これによって、トランジス
タ１０内部で電界を終了(terminate) させ、かつトラン
ジスタ１０のブレークダウン電圧を上昇させる。同様
に、一端がドレイン領域１７に電気的に接続されたドレ
イン電界板２４がドレイン電極２６を形成する。ドレイ
ン電界板２４は、フィールド誘電体２１上で第３の距離
３４まで達し、電界線(electric field line) を終了さ
せトランジスタ１０のブレークダウン電圧を上昇させる
電界板(electricfield plate)を形成する。板２３，２
４間の距離も、トランジスタ１０のブレークダウン電圧
に影響を与えるため、所望のブレークダウン電圧が得ら
れるように選択される。好適実施例では、距離３３，３
４は各々、約５ないし１０ミクロンであり、板２３，２
４間の距離は約５ないし１５ミクロンであり、少なくと
も約６００ボルトのブレークダウン電圧を達成する。
【００１１】損傷終止層(damage termination layer)２
７により、トランジスタ１０のゲート−ドレイン間ブレ
ークダウン電圧は容易に上昇する。層２７は、原子が挿
入部１４の格子構造から転置(displace)する領域であ
る。転置した原子は介在性原子(interstitial atom) と
なり、挿入部１４内部に不規則に分散され、層２７内の
抵抗を上昇させる。例えば、典型的なＳｉＣ物質は、約
１Ｘ１０13原子／ｃｍ3の欠損即ち介在性原子を有す
る。典型的に、層２７は、約１Ｘ１０20原子／ｃｍ3 よ
りも多い介在性原子を有する。通常、層２７を形成する
には、不活性イオンを挿入部１４に注入する。不活性イ
オンは、挿入部１４に用いられる物質に対する電気的変
化を最少に抑える。層２７は、空乏層の輪郭形成(deple
tion layer contouring)を改善し、その中の電界を減少
させるので、トランジスタ１０のブレークダウン電圧を
高めることになる。
７により、トランジスタ１０のゲート−ドレイン間ブレ
ークダウン電圧は容易に上昇する。層２７は、原子が挿
入部１４の格子構造から転置(displace)する領域であ
る。転置した原子は介在性原子(interstitial atom) と
なり、挿入部１４内部に不規則に分散され、層２７内の
抵抗を上昇させる。例えば、典型的なＳｉＣ物質は、約
１Ｘ１０13原子／ｃｍ3の欠損即ち介在性原子を有す
る。典型的に、層２７は、約１Ｘ１０20原子／ｃｍ3 よ
りも多い介在性原子を有する。通常、層２７を形成する
には、不活性イオンを挿入部１４に注入する。不活性イ
オンは、挿入部１４に用いられる物質に対する電気的変
化を最少に抑える。層２７は、空乏層の輪郭形成(deple
tion layer contouring)を改善し、その中の電界を減少
させるので、トランジスタ１０のブレークダウン電圧を
高めることになる。
【００１２】絶縁プラグ２８は、トランジスタ１０を基
板１１上の他の素子から絶縁し、層１２に電気的接続を
与える。プラグ２８はＰ−型領域であり、典型的に、注
入技術によって形成される。接点３０はプラグ２８に電
気接点を与え、通常、電極３２に接続されている。
板１１上の他の素子から絶縁し、層１２に電気的接続を
与える。プラグ２８はＰ−型領域であり、典型的に、注
入技術によって形成される。接点３０はプラグ２８に電
気接点を与え、通常、電極３２に接続されている。
【００１３】以上の説明から、ブレークダウン電圧が高
く、しかもオン抵抗が低い、炭化珪素トランジスタが提
供されたことが認められよう。ゲートおよびドレイン電
界板を利用し、これら電界板間の距離を最適化すること
によって、高いブレークダウン電圧を有するトランジス
タが得られる。損傷終止層を形成することによっても、
トランジスタのブレークダウン電圧を上昇させることが
できる。チャネル挿入部は、トランジスタのオン抵抗低
下を容易にする。また、ＲＥＳＵＲＦ効果を容易にする
Ｐ−Ｎ接合も、オン抵抗を低下させる。変調チャネル領
域内に蓄積層を形成する結果、外部回路によって容易に
制御可能なエンハンスメント型トランジスタが得られ
る。かかるトランジスタは、モータ制御および電源用電
力素子のような、高電圧を使用する用途に用いて好適で
ある。
く、しかもオン抵抗が低い、炭化珪素トランジスタが提
供されたことが認められよう。ゲートおよびドレイン電
界板を利用し、これら電界板間の距離を最適化すること
によって、高いブレークダウン電圧を有するトランジス
タが得られる。損傷終止層を形成することによっても、
トランジスタのブレークダウン電圧を上昇させることが
できる。チャネル挿入部は、トランジスタのオン抵抗低
下を容易にする。また、ＲＥＳＵＲＦ効果を容易にする
Ｐ−Ｎ接合も、オン抵抗を低下させる。変調チャネル領
域内に蓄積層を形成する結果、外部回路によって容易に
制御可能なエンハンスメント型トランジスタが得られ
る。かかるトランジスタは、モータ制御および電源用電
力素子のような、高電圧を使用する用途に用いて好適で
ある。
【図１】本発明によるトランジスタの一部を示す拡大断
面図。
面図。
１０ 炭化珪素トランジスタ １１ 基板 １２ サブチャネル層 １３ チャネル層 １４ チャネル挿入部 １６ ソース領域 １７ ドレイン領域 １８ 変調チャネル領域 １９ ゲート誘電体 ２１ フィールド誘電体 ２２ ゲート電極 ２３ ゲート電界板 ２４ ドレイン電界板 ２６ ドレイン電極 ２７ 損傷終止層 ２８ 絶縁プラグ ３０ 接点 ３２ ソース電極
フロントページの続き (72)発明者 クリスティン・テロ アメリカ合衆国アリゾナ州スコッツデー ル、ナンバー184、イースト・オズボー ン・ロード7791
Claims (4)
- 【請求項１】炭化珪素トランジスタ（１０）であって：
炭化珪素基板（１１）；前記基板（１１）上の、第１導
電型のサブチャネル層（１２）；第２導電型と第１ドー
ピング濃度とを有するチャネル層（１３）であって、前
記サブチャネル層上にある前記チャネル層（１３）；前
記チャネル層（１３）上にあるチャネル挿入部（１４）
であって、前記第２導電型と、前記第１ドーピング濃度
よりも高い第２ドーピング濃度とを有する前記チャネル
挿入部（１４）；前記チャネル層（１３）上にあり、前
記チャネル挿入部（１４）から第１の距離だけ離間され
ている、第２導電型のソース領域（１６）；および前記
ソース領域（１６）から前記チャネル挿入部（１４）ま
で横方向に延びる変調チャネル領域（１８）；から成る
ことを特徴とする炭化珪素トランジスタ（１０）。 - 【請求項２】更に、前記変調チャネル領域（１８）内に
あり、前記ソース領域（１６）から前記チャネル挿入部
（１４）まで達する蓄積領域を含み、該蓄積領域は電子
を蓄積することによって、前記ソース領域（１６）と前
記チャネル挿入部（１４）との間の電流の流れを支援
し、前記蓄積領域は、前記ソース領域（１６）と、前記
変調チャネル領域（１８）を覆うゲート電極（１９）と
の間の正電位によって形成されることを特徴とする請求
項１記載の炭化珪素トランジスタ（１０）。 - 【請求項３】横型炭化珪素トランジスタ（１０）であっ
て：炭化珪素基板（１１）；第１ドーピング濃度と第１
導電型とを有するエピタキシャル・サブチャネル層（１
２）であって、前記基板（１１）上にある前記エピタキ
シャル・サブチャネル層（１２）；第２導電型と、前記
第１ドーピング濃度よりも高い第２ドーピング濃度とを
有するエピタキシャル・チャネル層（１３）であって、
前記サブチャネル層（１２）上にある前記エピタキシャ
ル・チャネル層（１３）；前記チャネル層（１３）内の
ドープされた領域であるチャネル挿入部（１４）であっ
て、前記第２導電型と、前記第２ドーピング濃度より高
い第３ドーピング濃度とを有する前記チャネル挿入部
（１４）；前記チャネル層（１３）内にあり、前記チャ
ネル挿入部（１４）から第１の距離だけ離間されてい
る、第２導電型のソース領域（１６）；および前記チャ
ネル挿入部（１４）と前記ソース領域（１６）との間の
前記チャネル層（１３）の一部分である変調チャネル領
域（１８）；とから成ることを特徴とする横型炭化珪素
トランジスタ（１０）。 - 【請求項４】更に、前記変調チャネル領域（１８）内に
あり、前記ソース領域（１６）から横方向に前記チャネ
ル挿入部（１４）まで達する蓄積領域を含み、該蓄積領
域は電子を蓄積することによって、前記ソース領域（１
６）と前記チャネル挿入部（１４）との間の電流の流れ
を支援し、前記蓄積領域は、前記ソース領域（１６）
と、前記変調チャネル領域（１８）を覆うゲート電極
（１９）との間の正電位によって形成されることを特徴
とする請求項３記載の横型炭化珪素トランジスタ（１
０）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/519,864 US5569937A (en) | 1995-08-28 | 1995-08-28 | High breakdown voltage silicon carbide transistor |
| US519864 | 1995-08-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09107094A true JPH09107094A (ja) | 1997-04-22 |
Family
ID=24070123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8247226A Pending JPH09107094A (ja) | 1995-08-28 | 1996-08-28 | 高ブレークダウン電圧炭化珪素トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5569937A (ja) |
| JP (1) | JPH09107094A (ja) |
| KR (1) | KR970013429A (ja) |
| DE (1) | DE19630628A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002536832A (ja) * | 1999-02-03 | 2002-10-29 | アクレオ アーベー | ＳｉＣのラテラル電界効果トランジスタ、その製造方法、およびかかるトランジスタの使用 |
| JP2005159352A (ja) * | 2003-11-21 | 2005-06-16 | Infineon Technologies Ag | Ｌｄｍｏｓトランジスタ装置、集積回路およびその製造方法 |
Families Citing this family (24)
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|---|---|---|---|---|
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| SE9700156D0 (sv) * | 1997-01-21 | 1997-01-21 | Abb Research Ltd | Junction termination for Si C Schottky diode |
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| US7692263B2 (en) | 2006-11-21 | 2010-04-06 | Cree, Inc. | High voltage GaN transistors |
| KR101578931B1 (ko) * | 2008-12-05 | 2015-12-21 | 주식회사 동부하이텍 | 반도체 소자 및 반도체 소자의 제조 방법 |
| US9847411B2 (en) | 2013-06-09 | 2017-12-19 | Cree, Inc. | Recessed field plate transistor structures |
| US9755059B2 (en) | 2013-06-09 | 2017-09-05 | Cree, Inc. | Cascode structures with GaN cap layers |
| US9679981B2 (en) | 2013-06-09 | 2017-06-13 | Cree, Inc. | Cascode structures for GaN HEMTs |
| TWI567977B (zh) * | 2015-06-29 | 2017-01-21 | 新唐科技股份有限公司 | 金氧半場效電晶體及其製造方法 |
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| JPH05326946A (ja) * | 1992-05-20 | 1993-12-10 | Matsushita Electron Corp | 横型ｍｏｓ電界効果トランジスタ |
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-
1995
- 1995-08-28 US US08/519,864 patent/US5569937A/en not_active Expired - Fee Related
-
1996
- 1996-07-29 DE DE19630628A patent/DE19630628A1/de not_active Withdrawn
- 1996-08-28 KR KR1019960035920A patent/KR970013429A/ko active IP Right Grant
- 1996-08-28 JP JP8247226A patent/JPH09107094A/ja active Pending
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|---|---|
| DE19630628A1 (de) | 1997-03-06 |
| KR970013429A (ko) | 1997-03-29 |
| US5569937A (en) | 1996-10-29 |
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