JP2005510880A - 縦型ｍｏｓｆｅｔおよびその縦型ｍｏｓｆｅｔを形成する方法 - Google Patents

縦型ｍｏｓｆｅｔおよびその縦型ｍｏｓｆｅｔを形成する方法 Download PDF

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Abstract

縦型ＭＯＳＦＥＴは、複数の深いストライプ状トレンチによって分離された複数の半導体メサをその内部に有する半導体基板を含む。これらのストライプ状トレンチは、基板において平行に細長く第１の方向に延びる。複数の埋め込み絶縁ソース電極が、複数の深いストライプ状トレンチ内に形成される。また、複数の絶縁ゲート電極が提供され、その複数の絶縁ゲート電極は、複数の半導体メサにおいて平行に延び、複数の埋め込み絶縁ソース電極内に画定された浅いトレンチの内部へと延びる。表面ソース電極が、基板上に提供される。表面ソース電極は、それぞれの埋め込みソース電極の長手方向に沿った複数の箇所において、それぞれの埋め込みソース電極に電気的に接続され、これらの複数の接続は、有効ソース電極抵抗を減少させ、デバイスのスイッチング速度を向上させる。

Description

本発明は、半導体スイッチングデバイスに関し、より詳細には、高出力用途用スイッチングデバイスおよびそのデバイスを形成する方法に関する。
シリコンバイポーラトランジスタは、モーター駆動回路と家庭用電気器具制御装置とロボットと照明器具安定器とにおける高出力用途用デバイスとして選択されてきている。これは、４０〜５０Ａ／ｃｍ2の範囲にある比較的大きな電流密度を取り扱い、５００〜１０００Ｖの範囲にある比較的大きな耐圧を保持するように、バイポーラトランジスタを設計することができるからである。
バイポーラトランジスタによって達成される魅力的な電力定格にもかかわらず、それらのバイポーラトランジスタがすべての高出力用途に適合するのを妨げるいくつかの根本的な欠点が存在する。第１に、バイポーラトランジスタは、動作モードを維持するために、典型的には、コレクタ電流の１／５〜１／１０である比較的大きなベース電流を必要とする電流制御デバイスである。比較的により大きなベース電流が用途として期待される場合には、そのような用途は高速のターンオフも必要とする。大きなベース電流が要求されるために、ターンオンおよびターンオフを制御するためのベース駆動回路は、比較的複雑で高価なものとなる。また、バイポーラトランジスタは、誘導性電力回路用途において一般的に要求されるような大きな電流および高い電圧が同時にデバイスに印加された場合には、早期降伏を発生しやすい。さらにまた、高い温度においては、一般的に、１つのトランジスタだけに電流が分配されることが発生するので、バイポーラトランジスタを並列に動作させるのは比較的難しく、エミッタ安定化対策が必要となる。
シリコンパワーＭＯＳＦＥＴが、このベース駆動問題を解決するために開発されてきている。パワーＭＯＳＦＥＴにおいて、適切なゲートバイアスを印加すれば、ゲート電極は、ターンオンおよびターンオフを制御する。例えば、Ｎ型エンハンスメントモードＭＯＳＦＥＴにおけるターンオンは、正のゲートバイアスを印加したことに応答して、伝導性Ｎ型反転層チャネルが（「チャネル領域」とも呼ばれる）Ｐ型ベース領域に形成されたときに発生する。反転層チャネルは、Ｎ型ソース領域とＮ型ドレイン領域とを電気的に接続し、それらの間において、多数キャリアの伝導を可能にする。
パワーＭＯＳＦＥＴのゲート電極は、典型的には二酸化ケイ素である絶縁層を挿入することによって、ベース領域から分離される。ゲートは、ベース領域から絶縁されているので、ＭＯＳＦＥＴを導通状態に維持するために、あるいは、オン状態からオフ状態にまたはその逆にＭＯＳＦＥＴをスイッチングするためには、たとえ必要であるにしても、ほんのわずかなゲート電流しか必要としない。ゲートは、ＭＯＳＦＥＴのベース領域とともにキャパシタを形成するので、スイッチング時にゲート電流は小さな値に保持される。したがって、スイッチング時には、充電電流および放電電流（「変位電流（displacement current）」）だけが必要とされる。絶縁ゲート電極に関連する高入力インピーダンスのために、最小限の電流が、ゲートに要求され、ゲート駆動回路を簡単に実施することができる。さらに、ＭＯＳＦＥＴにおける電流の伝導は、多数キャリアの輸送だけによって発生し、過剰少数キャリアの再結合および蓄積に関連する遅延がない。したがって、パワーＭＯＳＦＥＴのスイッチング速度は、バイポーラトランジスタのスイッチング速度より数桁も速くすることができる。バイポーラトランジスタと異なって、パワーＭＯＳＦＥＴは、「第２の降伏(second breakdown)」として知られている破壊的故障メカニズムを発生させることなく、大きな電流密度および高い電圧の印加に比較的長時間にわたり耐えるように、設計することができる。また、パワーＭＯＳＦＥＴは、簡単に並列に接続することができる。なぜならば、パワーＭＯＳＦＥＴを横切る順方向電圧降下は、温度の上昇とともに増加し、それによって、並列に接続されたデバイスにおいて均等に電流が分配されるのを助けるからである。
これらの望ましい特性を考慮して、パワーＭＯＳＦＥＴの多くの変形が設計されてきている。広く普及している２つの例は、二重拡散ＭＯＳＦＥＴデバイス（double-diffuse ＭＯＳＦＥＴ：ＤＭＯＳＦＥＴ）およびＵＭＯＳＦＥＴデバイスである。これらのおよびその他のパワーＭＯＳＦＥＴが、引用することにより本明細書の一部をなすものとするＢ．Ｊ．ＢａｌｉｇａによるＰｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ，ＰＷＳ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．（ＩＳＢＮ０−５３４−９４０９８−６）（１９９５）という表題の教科書に説明されている。この教科書の第７章では、３３５−４２５頁にわたってパワーＭＯＳＦＥＴを説明している。また、蓄積ＦＥＴと、反転ＦＥＴと、Ｎ+ドレイン領域内へと延びるトレンチゲート電極を有する拡張トレンチＦＥＴとを含むシリコンパワーＭＯＳＦＥＴの例が、Ｔ．Ｓｙａｕ，Ｐ．Ｖｅｎｋａｔｒａｍａｎ ａｎｄ Ｂ．Ｊ．ＢａｌｉｇａによるＣｏｍｐａｒｉｓｏｎ ｏｆ Ｕｌｔｒａｌｏｗ Ｓｐｅｃｉｆｉｃ Ｏｎ−Ｒｅｓｉｓｔａｎｃｅ ＵＭＯＳＦＥＴ Ｓｔｒｕｃｔｕｒｅｓ：Ｔｈｅ ＡＣＣＵＦＥＴ，ＥＸＴＦＥＴ，ＩＮＶＦＥＴ，ａｎｄ Ｃｏｎｖｅｎｔｉｏｎａｌ ＵＭＯＳＦＥＴｓ，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，巻４１，第５号，５月（１９９４）という表題の論文に開示されている。Ｓｙａｕらによって説明されるように、最大２５ボルトを保持することのできるデバイスの場合には、１００〜２５０μΩｃｍ2の範囲にある固有オン抵抗が実験的に証明されている。しかしながら、これらのデバイスの特性は、トレンチ底部におけるゲート酸化物の両端において順方向耐圧を保持しなければならないという事実によって制限される。
上述したＳｙａｕらの論文に記載された図１（ｄ）の複製である図１は、従来のＵＭＯＳＦＥＴ構造を示すものである。耐圧モードの動作において、このＵＭＯＳＦＥＴは、高い最大耐圧能力を得るために比較的低い濃度にドーピングされなければならないＮ型ドリフト層を横切る最大順方向耐圧を保持するが、低いドーピング濃度は、典型的には、オン状態直列抵抗を増加させる。高い耐圧および低いオン状態抵抗というこれらの競合する設計要件に基づいてパワーデバイスの基本的な性能指数が導き出され、それは、最大耐圧（blocking voltage：ＢＶ）に対する固有オン抵抗（Ｒon,sp）に関係するものである。Ｂ．Ｊ．Ｂａｌｉｇａの上述した教科書の３７３頁に説明されているように、Ｎ型シリコンドリフト領域の理想的な固有オン抵抗は、次式によって与えられる。
Ｒon,sp＝５．９３×１０-9（ＢＶ）2.5 （１）
したがって、６０ボルトの耐圧能力を備えたデバイスの場合には、理想的な固有オン抵抗は、１７０μΩｃｍ2である。しかしながら、（例えば、ＮチャネルＭＯＳＦＥＴにおけるＰ型ベース領域等の）さらなる抵抗がベース領域から加わるために、ＵＭＯＳＦＥＴの固有オン抵抗は典型的にはずっとより大きなものとなることが報告されている。例えば、７３０μΩｃｍ2の固有オン抵抗を有するＵＭＯＳＦＥＴが、Ｈ．ＣｈａｎｇによるＮｕｍｅｒｉｃａｌ ａｎｄ Ｅｘｐｅｒｉｍｅｎｔａｌ Ｃｏｍｐａｒｉｓｏｎ ｏｆ ６０Ｖ Ｖｅｒｔｉｃａｌ Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴｓ ａｎｄ ＭＯＳＦＥＴｓ Ｗｉｔｈ Ａ Ｔｒｅｎｃｈ−Ｇａｔｅ Ｓｔｒｕｃｔｕｒｅ，Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ，巻３２，第３号，頁２４７−２５１（１９８９）という表題の論文に開示されている。しかしながら、このデバイスにおいては、高い順方向電圧に耐えるときにトレンチの下隅近傍における高い密度の電界を補償するために、ドリフト領域における理想よりも低い均一なドーピング濃度が必要とされている。米国特許第５，６３７，９８９号明細書と、米国特許第５，７４２，０７６号明細書と、米国特許第５，９１２，４９７号明細書とは、垂直方向に電流を伝導する能力を有する広く普及しているパワー半導体デバイスを開示しており、これらの明細書を引用することにより本明細書の一部をなすものとする。
具体的には、Ｂａｌｉｇａに与えられた米国特許第５，６３７，８９８号明細書は、一般的には傾斜ドープト（graded-doped：ＧＤ）ＵＭＯＳＦＥＴと呼ばれる好ましいシリコン電界効果トランジスタを開示している。米国特許第５，６３７，８９８号明細書に添付された図３の複製である図２に示されるように、集積パワー半導体デバイス電界効果トランジスタの単位セル１００は、１μｍの幅「Ｗc」を有してもよく、（例えば、Ｎ+等の）第１の伝導型基板からなる高濃度ドープトドレイン層１１４と、線形傾斜ドーピング濃度を内部に有する第１の伝導型のドリフト層１１２と、（例えば、Ｐ型等の）第２の伝導型の比較的薄いベース層１１６と、（例えば、Ｎ+等の）第１の伝導型の高濃度ドープトソース層１１８とを含みうる。ドリフト層１１２は、４μｍの厚さを有するＮ型ｉｎ−ｓｉｔｕドープト単結晶シリコン層を、１００μｍの厚さで（例えば、１×１０19ｃｍ-3のように）
１×１０18ｃｍ-3よりも高いドーピング濃度を内部に有するＮ型ドレイン層１１４上においてエピタキシャル成長させることによって形成されてもよい。また、ドリフト層１１２は、ドレイン層１１４とのＮ+／Ｎ接合において３×１０17ｃｍ-3の最大濃度を備える線形傾斜ドーピング濃度を内部に有し、１×１０16ｃｍ-3の最小濃度が、（すなわち、１μｍの深さで）Ｎ+／Ｎ接合から３μｍ離れた位置から開始し、均一な濃度で上面まで続く。ベース層１１６は、ホウ素などのＰ型ドーパントを１００ｋｅＶのエネルギーおよび１×１０14ｃｍ-2のドーズレベルでドリフト層１１２内に注入することによって形成されてもよい。そして、Ｐ型ドーパントは、ドリフト層１１２内に０．５μｍの深さまで拡散させられてもよい。同様に、ヒ素のようなＮ型ドーパントが、５０ｋｅＶのエネルギーおよび１×１０15ｃｍ-2のドーズレベルで注入されてもよい。そして、それらのＮ型ドーパントおよびＰ型ドーパントは、０．５μｍおよび１．０μｍの深さまでそれぞれ同時に拡散させられ、ドレイン層とドリフト層とベース層とソース層とを含む複合半導体基板を形成してもよい。
そして、第３の次元（図示せず）に延びる一対の向かい合った側壁１２０ａおよび底面１２０ｂを有するストライプ状トレンチが、基板内に形成される。１μｍの幅Ｗcを有する単位セル１００の場合には、トレンチは、好ましくは、処理の最後において０．５μｍの幅「Ｗt」を有するように形成される。ゲート絶縁領域１２４と（例えば、多結晶シリコン等の）導電性のあるゲート１２６とを備える絶縁ゲート電極が、トレンチ内に形成される。トレンチの底部において大きな電界が発生するのを抑制して、トレンチ側壁１２０ａに沿ってほぼ均一な電位の傾きを提供するために、トレンチ底面１２０ｂおよびドリフト層１１２に隣接して延びるゲート絶縁領域１２４の部分は、約２０００Åの厚さ「Ｔ1」を有してもよい。ベース層１１６およびソース層１１８に向かい合って延びるゲート絶縁領域１２４の部分は、デバイスのしきい値電圧を約２〜３ボルトに維持するために、約５００Åの厚さ「Ｔ2」を有してもよい。１５ボルトのゲートバイアスにおける単位セル１００のシミュレーションによって、６０ボルトの最大耐圧能力と、６０ボルトのパワーＵＭＯＳＦＥＴの場合に１７０μΩｃｍ2である理想固有オン抵抗よりも１／４だけ小さい４０μΩｃｍ2の固有オン抵抗（Ｒsp,on）とを有する縦型シリコン電界効果トランジスタを実現できることが確認されている。これらの優れた特性にもかかわらず、図２に示されるトランジスタは、ゲートからドレインへの総合キャパシタンス（ＣGD）が大きすぎる場合には、高周波性能指数（ＨＦＯＭ）が比較的小さいという欠点を有することがある。また、ＭＯＳＦＥＴの不適切なエッジ終端は、最大耐圧を達成するのを妨げる。
また、さらなる従来技術のＭＯＳＦＥＴが、１９８８年１２月１２日に公開された特開昭６３−２９６２８２号公報（Ｓｏｎｙ Ｃｏｒｐ）に開示されている。具体的には、特開昭６３−２９６２８２号公報は、トレンチ内に形成された第１および第２のゲート電極を備え、それらの間にゲート絶縁膜を備えたＭＯＳＦＥＴを開示している。Ｂａｂａらに与えられた米国特許第５，５７８，５０８号明細書は、チャネルイオン注入時にイオンがトレンチ底面内に注入されるのを防止するイオン注入マスク層としてトレンチ内に埋め込まれた多結晶シリコン層を用いた縦型パワーＭＯＳＦＥＴを開示している。また、Ｔｓａｎｇらに与えられた米国特許第５，２８２，２０１号明細書は、凹部に形成されたゲート電極を有する縦型ＭＯＳＦＥＴを開示している。Ｔｅｍｐｌｅに与えられた米国特許第４，９４１，０２６号明細書は、電圧保持領域のかなりの部分に隣接して配置された絶縁ゲート電極を含む縦型チャネル半導体デバイスを開示している。適切なバイアスに応答して、制御電極が、電圧保持領域内の電荷から発生する電界に結合し、それらの電荷に関連する電界の向きをゲート電極に向け、デバイスを流れる電流の方向に直交させる。
Ｂａｌｉｇａに与えられた米国特許第５，９９８，８３３号明細書および米国特許第６，３８８，２８６号明細書は、トレンチ型のゲート電極およびソース電極を備えたさらなる縦型ＭＯＳＦＥＴを開示している。例えば、米国特許第５，９９８，８３３号明細書の図３から得られた図３は、集積パワー半導体デバイスの単位セル２００を示す。このデバイスは、（例えば、Ｎ+等の）第１の伝導型の高濃度ドープトドレイン層１１４と、線形傾斜ドーピング濃度を内部に有する第１の伝導型のドリフト層１１２と、（例えば、Ｐ型等の）第２の伝導型の比較的薄いベース層１１６と、（例えば、Ｎ+等の）第１の伝導型の高濃度ドープトソース層１１８とを含む。また、ソース電極１２８ｂおよびドレイン電極１３０が、第１および第２の面に提供される。ドリフト層１１２は、線形傾斜ドーピング濃度を内部に有してもよい。一対の向かい合った側壁１２０ａおよび底面１２０ｂを有するストライプ状トレンチが、基板内に提供される。さらに、ゲート電極／ソース電極絶縁領域１２５と、（例えば、多結晶シリコン等の）ゲート電極１２７と、（例えば、多結晶シリコン等の）トレンチ型ソース電極１２８ａとが、トレンチ内に形成される。
これらは、高速でスイッチングすることができ、高い最大耐圧能力および小さな固有オン抵抗を有するパワー半導体デバイスを開発することを試みているにもかかわらず、さらなる改善された電気的特性を有するパワーデバイスを開発することが依然として要求されている。
本発明の実施形態による縦型ＭＯＳＦＥＴは、第１の伝導型のドリフト領域を内部に有し、基板内において第１の方向に細長く延びる第１および第２のトレンチを有する半導体基板を含む。これらの第１および第２のトレンチはそれらの間に半導体メサを画定し、その半導体メサ内にはドリフト領域が延びる。第１および第２の埋め込み絶縁ソース電極が、第１および第２のトレンチの底面に隣接してそれぞれ延びる。また、所定の間隔を置いて配置された第１および第２の絶縁ゲート電極が提供される。これらのゲート電極は、それぞれのトレンチ内において細長く延びるのではなく、第２の方向に細長く延びてメサに重なる。また、それぞれのゲート電極は、第１の埋め込み絶縁ソース電極内のそれぞれの浅いトレンチ内へと延び、第２の埋め込み絶縁ソース電極内のそれぞれの浅いトレンチ内へと延びる。第１の方向と第２の方向とは、互いに直交していてもよい。
これらの好ましい縦型ＭＯＳＦＥＴを形成する方法は、第１の伝導型のドリフト領域をその内部に有する半導体基板内に第２の伝導型のベース領域を形成することを含んでもよく、ドリフト領域はそのベース領域とＰ−Ｎ接合を形成する。また、第１の伝導型のソース領域がベース領域内に形成される。また、半導体基板内においてベース領域に隣接して延びる第１の側壁を有する深いトレンチを画定するためのステップが実行される。この深いトレンチは、第１の電気的な絶縁層によってその内側を覆われる。そして、その内側を覆われた深いトレンチにはトレンチ型ソース電極が詰められる。そして、トレンチ型ソース電極は、複数の浅いトレンチを内部に画定するために、選択エッチングされ、それらの複数の浅いトレンチは、トレンチ型ソース電極の長手方向に沿って所定の間隔を置いて配置される。それぞれのこれらの浅いトレンチ内に、深いトレンチの第１の側壁上に延びる第１の電気的な絶縁層の第１の部分のそれぞれが露出する。そして、さらなるエッチングステップが、第１の電気的な絶縁層の露出した第１の部分を除去するために実行され、トレンチ型ソース電極の長手方向に沿った複数の箇所においてベース領域を露出させる。そして、熱酸化ステップが、浅いトレンチ内に露出したベース領域の部分に対して実行される。この熱酸化ステップは、ベース領域の露出した部分上にゲート酸化物層をその結果として形成する。そして、複数の絶縁ゲート電極が基板表面上に形成される。これらの絶縁ゲート電極のそれぞれは、１以上のメサ上において延び、複数のそれぞれのトレンチ型ソース電極内のそれぞれの浅いトレンチ内へと延びる。さらに、トレンチ型ソース電極とソース領域とベース領域とを互いに電気的に接続する表面ソース電極が提供される。
以下、本発明の好ましい実施形態が示される添付の図面を参照して、本発明をより詳細に説明する。しかしながら、本発明は、様々な形態で実施されてもよく、ここで説明される実施形態に限定するように構成されるべきではない。むしろ、これらの実施形態は、本明細書が、より詳細で完全なものとなるように、また、この分野の当業者に本発明の範囲をより詳細に示唆するために提供される。図面において、層および領域の厚さは、わかりやすいように誇張されている。また、層が別の層または基板「上」に存在するように表現される場合には、その層は別の層または基板上に直接に存在してもよく、または、中間層が存在してもよいことがわかるはずである。さらに、「第１の伝導型」および「第２の伝導型」という用語は、Ｎ型またはＰ型などの２つの正反対の伝導型のものを意味するが、ここで説明されて図示されるそれぞれの実施形態は、それの相補的な実施形態も含む。すべての図面を通して、類似する符号は類似する構成要素を示す。
ここで、図４および図５Ａ〜図５Ｈを参照すると、本発明の別の実施形態による好ましい縦型ＭＯＳＦＥＴ５００は、基板において第１の方向に平行に細長く延びる複数の深いストライプ状トレンチによって分離された複数の半導体メサ５０４ａをその内部に有する半導体基板を含む。複数の埋め込み絶縁ソース電極５１６が、複数のストライプ状トレンチ内に提供される。また、複数の絶縁ゲート電極５２０が提供される。ゲート電極５２０は、複数の半導体メサ５０４ａにおいて平行に延び、複数の埋め込み絶縁ソース電極５１６内に画定される浅いトレンチ内へと延びる。また、表面ソース電極５２４が提供される。表面ソース電極５２４は、半導体メサ５０４ａ上に延び、複数の埋め込み絶縁ソース電極５１６に電気的に接続される。絶縁ゲート電極５２０は、好ましくは、半導体メサ５０４ａにおいて第１の方向と直交する第２の方向に細長く延びるストライプ状電極である。
図４に示される縦型ＭＯＳＦＥＴ５００を形成する好ましい方法が、図５Ａ〜図５Ｈに示される。具体的には、図５Ａ〜図５Ｈのそれぞれは、加工の中間ステージにおける本発明の実施形態による縦型ＭＯＳＦＥＴの半分に切断された単位セルの片方だけを右側斜視図および左側斜視図によって示す。図５Ａに示されるように、（Ｎとして示される）第１の伝導型のドリフト領域５０４をその内部に有する半導体基板５０２が提供される。このドリフト領域５０４は、均一かまたは不均一なドーピング濃度分布を内部に有してもよい。様々なドーピング濃度分布を使用してもよい。半導体基板５０２は、向かい合った上面および下面を有してもよく、高濃度ドープトドレイン領域５０６（Ｎ+として示される）が、基板５０２の下面に隣接して提供されてもよい。この分野の当業者によく知られているように、ドレイン領域５０６の役割をなす高濃度ドープト半導体ウェーハ上面上においてｉｎ−ｓｉｔｕドープトドリフト領域５０４をエピタキシャル成長させることによって、半導体基板５０２を形成してもよい。
ここで、図５Ｂを参照すると、第１のマスク（図示せず）が、基板５０２の上面上に形成されてもよい。第１のマスクは、好ましくは、基板５０２の活性部分を画定する第１の開口をその内部に有するようにパターン化される。そして、第２の伝導型のベース領域ドーパントが、第１の開口を介して基板５０２内に注入される。ベース領域ドーパントが注入された後、注入されたベース領域ドーパントを部分的にドライブインするために、比較的短い時間によるアニーリングステップが実行されてもよい。あるいは、第１のマスクは、基板５０２の不活性部分を画定するようにパターン化されてもよく、基板５０２の不活性部分を熱酸化させ、基板５０２上にフィールド酸化膜絶縁領域を画定するためのステップが実行されてもよい。そして、基板５０２の活性部分を露出するために、第１のマスクを除去してもよい。そして、フィールド酸化膜絶縁領域をベース領域注入マスクとして使用してもよい。
そして、第２のマスク（図示せず）が、基板５０２の活性部分上に成膜されてもよい。複数の開口が第２のマスクにおいて画定され、それぞれの開口は基板５０２の活性部分上のそれぞれの領域を露出させ、それらの開口を介して、第１の伝導型のソース領域ドーパントが注入される。複数の開口は複数の長方形の開口から構成されてもよく、それぞれの開口の幅は基板５０２において第１の方向に延び、それぞれの開口の長さは基板５０２において第１の方向と直交する第２の方向に延びる。図５Ａ〜図５Ｈにおいて、第１の方向は半分に切断された単位セルの図示される半体の前方から後方へ延びてもよく、第２の方向は半体の左側から右側へ延びてもよい。
そして、注入されたソース領域ドーパントおよびベース領域ドーパントを同時に基板５０２内の十分で最終的な深さにまでしっかりとドライブイン（drive-in）するために、さらなるアニーリングステップが実行されてもよい。このアニーリングステップの終わりには、複数のストライプ状ソース領域５１０がただ１つのベース領域５０８上において第２の方向に細長く平行に延びるであろう。結果として得られた縦型ＭＯＳＦＥＴにおける寄生バイポーラトランジスタ動作を抑制するために、それぞれのソース領域ストライプ５１０の第１の方向における幅は、約１０ミクロン未満となるべきである。チャネル幅を最大にするために、第１の方向における隣接するソース領域５１０間の間隔「Ｗbc」は、約１ミクロン未満に設定されてもよい。
ここで、図５Ｃを参照すると、第３のマスク（図示せず）が、基板５０２の活性部分上に形成されてもよい。この第３のマスクは、所定の間隔を置いて配置された長方形の開口を備えてパターン化されてもよく、それらの開口は、第１の方向に細長く延びる。そして、基板５０２内に複数の深いストライプ状トレンチ５１３を画定するために、選択エッチングステップが第３のマスクを用いて実行されてもよく、一対の隣接する深いトレンチはそれらの間にドリフト領域メサ５０４ａを画定し、そのドリフト領域メサ５０４ａ内にドリフト領域５０４が延びる。図示されるように、深いストライプ状トレンチ５１３およびドリフト領域メサ５０４ａは、基板５０２において第１の方向に細長く延びる。そして、電気的なブランケット絶縁層５１４が、基板５０２上に一様な厚さで成膜される。図示されるように、電気的なブランケット絶縁層５１４は、それぞれのトレンチ５１３内に延び、それぞれのトレンチの側壁５１３ａおよび底面５１３ｂの内側を覆う。この電気的な絶縁層５１４は、二酸化ケイ素またはその他の好ましい誘電体絶縁材料から構成されてもよい。そして、（例えば、Ｎ+多結晶シリコン等の）ブランケット伝導層が、基板５０２上およびトレンチ５１３内に一様な厚さで成膜されてもよい。そして、この伝導層は、トレンチ５１３に沿って第１の方向に細長く延びる複数のトレンチ型ソース電極５１６を画定するために、（例えば、エッチバックされることによって）平坦化される。これらのトレンチ型ソース電極５１６は、トレンチ５１３の内側を覆う電気的な絶縁層５１４によって基板５０２から電気的に絶縁され、その結果、埋め込まれた絶縁ソース電極が形成される。
ここで、図５Ｄを参照すると、それぞれのトレンチ５１３の長手方向に沿って所定の間隔を置いて配置されたいくつかの位置に複数の開口を提供するために、第４のマスク（図示せず）が成膜およびパターン化されてもよい。そして、それぞれの埋め込み絶縁ソース電極５１６内に複数の浅いトレンチ５１５を画定するために、第４のマスクをエッチングマスクとして使用して、さらなる選択エッチングステップが実行されてもよい。図示されるように、これらの浅いトレンチ５１５を画定することは、トレンチ５１３の側壁５１３ａの内側を覆う電気的な絶縁層５１４の上部を露出させる。そして、電気的な絶縁層５１４の露出した上部を除去するために、さらなる選択エッチングステップが実行されてもよい。この選択エッチングステップは、トレンチ型ソース電極５１６をエッチングマスクとして使用し、結果として、露出した上部側壁５１３ａに隣接して延びるソース領域５１０およびベース領域５０８の部分を露出させる。そして、図５Ｅに示されるように、（露出した側壁５１３ａの位置において）露出したベース領域およびソース領域上にゲート酸化物層５１８ａを画定し、それぞれの埋め込み絶縁ソース電極５１６内のそれぞれの浅いトレンチ５１５の底面および側壁に沿ったゲート−ソース絶縁層５１８ｂを画定するために、熱酸化ステップが実行されてもよい。典型的には単結晶シリコンを含む基板と、典型的には多結晶シリコンを含むトレンチ型ソース電極５１６とに関連する様々な材料特性によって、ゲート−ソース絶縁層５１８ｂは、ゲート酸化物層５１８ａよりもかなり厚くなる場合がある。絶対にそうあるべきではないが、トレンチ型ソース電極５１６の材料特性は、トレンチ型ソース電極５１６が基板５０２よりも速い速度で熱酸化するように選択されてもよい。例えば、約４０ｎｍ（４００Å）の厚さを有するゲート酸化物層５１８ａをもたらす熱酸化ステップは、約５００ｎｍ（５０００Å）の厚さを有するゲート−ソース絶縁層５１８ｂももたらす。
ここで、図５Ｆを参照すると、（例えば、ポリサイド等の）ブランケットゲート伝導層が、複数の平行なストライプ状ゲート電極５２０として成膜およびパターン化されてもよく、そのゲート電極５２０は、ドリフト領域メサ５０４ａおよび深いトレンチ５１３において（第１の方向と直交するように示されている）第２の方向に細長く延びる。このパターン化ステップは、第５のマスク（図示せず）を用いて実行されてもよい。それぞれのストライプ状ゲート電極５２０は、複数のドリフト領域メサ５０４ａにおいて第２の方向に延び、それぞれの複数のトレンチ型ソース電極５１６内のそれぞれの浅いトレンチ５１５内へと延びる。また、ゲート電極５２０は、ジグザグまたはその他のパターンとしてパターン化されてもよく、ゲート電極５２０の長手方向とトレンチ型ソース電極５１６の長手方向との間の鋭角は、約４５°〜約９０°の範囲に存在してもよい。
図５Ｇに示されるように、電気的なブランケット絶縁パッシベーション層５２２が、基板５０２上に成膜されてもよい。そして、ソース領域５１０、ベース領域５０８と、隣接する絶縁ゲート電極５２０の間に延びるトレンチ型ソース電極５１６とのそれぞれの部分を露出させるために、第６のマスク（図示せず）が選択エッチングステップ時に使用されてもよい。ここで、図５Ｈを参照すると、メタライゼーションのブランケット層が、基板上と、ソース領域５０８とベース領域５１０と埋め込み絶縁ソース電極５１６との露出した部分上とに一様な厚さで成膜されてもよい。そして、それぞれのソース領域５０８にオーミック接触し、第１の方向に沿った複数の箇所においてベース領域５１０および埋め込み絶縁ソース電極５１６にオーミック接触する表面ソース電極５２４を画定するために、メタライゼーションのブランケット層が、第７のマスク（図示せず）を用いてパターン化されてもよい。それぞれの埋め込み絶縁ソース電極と表面ソース電極５２４との間のこれらの複数の接点は、有効ソース電極抵抗を減少させ、スイッチング速度を改善する。なぜならば、この抵抗は、それぞれのゲート電極５２０とそれぞれの埋め込みソース電極５１６との間に存在するＭＯＳキャパシタに関連する変位電流経路に存在するからである。
２次元数値シミュレーションが、図５Ｈに示される縦型ＭＯＳＦＥＴに対して実施される。各単位セルに対して、深いトレンチ５１３は５ミクロンの深さおよび１．８ミクロンの幅をそれぞれ有し、深いトレンチ５１３の側壁５１３ａおよび底面５１３ｂの内側を覆う電気的な絶縁層５１４は３５０ｎｍ（３５００Å）の厚さを有する。ドリフト領域５０４は６ミクロンの厚さを有する。それぞれの埋め込み絶縁ソース電極５１６内の浅いトレンチ５１５は０．５ミクロンの深さを有し、ゲート酸化物５１８ａは４０ｎｍ（４００Å）の厚さを有する。ドリフト領域５０４における線形傾斜ドーピング分布は１．５×１０20ｃｍ-4の勾配を有し、ドリフト領域メサ５０４ａは１ミクロンの幅を有する。したがって、それぞれの単位セルに関連するセルピッチは２．８ミクロンである。ソース電極５１６およびゲート電極５２０は、多結晶シリコンおよびポリサイドからそれぞれ構成される。これらの特徴に基づいて、降伏電圧は８５ボルトであることがシミュレーションされ、０．２５ミリオームｃｍ2の小さな固有オン状態抵抗（Ｒｓｐ）が達成される。（Ｖｇ＝１０ボルトに対する）固有ゲート電荷Ｑtは４．９３×１０-7Ｃ／ｃｍ2であることがわかり、固有ミラーゲート電荷は８．６×１０-8Ｃ／ｃｍ2であることがわかっている。これらの結果に対応する性能指数（Figure of Merit：ＦＯＭ）は、８．３×１０9（すなわち、Ｒsp×Ｑt -1＝８．３×１０9）である。これとは対照的に、図１に示される縦型ＭＯＳＦＥＴが、（埋め込み絶縁ソース電極がないが）同じパラメータを用いてシミュレーションされ、その結果、８５ボルトの降伏電圧であり、１．２ミリオームｃｍ2のずっとより大きな固有オン状態抵抗（Ｒｓｐ）とが得られている。（Ｖｇ＝１０ボルトに対する）固有ゲート電荷Ｑtは３．０×１０-7Ｃ／ｃｍ2であることがわかり、固有ミラーゲート電荷は１．０×１０-8Ｃ／ｃｍ2であることがわかっている。これらの結果に対応する性能指数（ＦＯＭ）は２．８×１０9であり、これは図５Ｈに示されるデバイスのＦＯＭの約１／３である。
図面および明細書において、本発明の典型的な好ましい実施形態が説明され、特定の用語が使用されたが、それらの用語は、単に一般的に説明のためにのみ使用されたものであり、本発明を限定しようとするものではない。本発明の範囲は、特許請求の範囲に記載される。
従来技術によるパワーデバイスの断面図である。 従来技術による別のパワー半導体デバイスの断面図であり、その内部におけるドーピング分布を示す図である。 従来技術による集積パワー半導体デバイスの単位セルの断面図であり、その内部におけるドーピング分布を示す図である。 本発明の実施形態による縦型ＭＯＳＦＥＴの斜視図である。 本発明のさらなる実施形態による縦型ＭＯＳＦＥＴを形成する方法を説明する中間構造の斜視図である。

Claims (32)

  1. 第１の方向に平行に細長く延びる複数の深いストライプ状トレンチによって分離された複数の半導体メサをその内部に有する半導体基板と、
    該複数のストライプ状トレンチ内に存在する複数の埋め込み絶縁ソース電極と、
    前記複数の半導体メサを横切って平行に延び、該複数の埋め込み絶縁ソース電極内に画定された浅いトレンチ内へと延びる複数の絶縁ゲート電極と
    を含んでなる縦型ＭＯＳＦＥＴ。
  2. 前記複数の半導体メサのそれぞれが、ある深いストライプ状トレンチのそれぞれの対の向かい合う側壁に沿って縦型反転層チャネルを保持する少なくとも１つのベース領域を含む請求項１に記載の縦型ＭＯＳＦＥＴ。
  3. 前記半導体基板上に延び、前記複数の埋め込み絶縁ソース電極に電気的に接続され、前記複数の半導体メサのそれぞれにおいて前記少なくとも１つのベース領域にオーミック接触する表面ソース電極をさらに含む請求項２に記載の縦型ＭＯＳＦＥＴ。
  4. 前記表面ソース電極と前記ベース領域との間のオーミック接触が、前記複数の半導体メサの上面においてなされる請求項３に記載の縦型ＭＯＳＦＥＴ。
  5. 前記複数の絶縁ゲート電極が、前記第１の方向と直交する第２の方向に前記半導体基板において細長く延びるストライプ状電極である請求項１に記載の縦型ＭＯＳＦＥＴ。
  6. 第１の伝導型のドリフト領域をその内部に有する半導体基板と、
    該半導体基板内において第１の方向に細長く延び、それらの間に半導体メサを画定する第１および第２のトレンチであって、前記ドリフト領域が該半導体メサ内へと延びるものである第１および第２のトレンチと、
    それぞれが該第１のトレンチの底面および該第２のトレンチの底面に隣接して前記第１の方向に細長く延びる第１および第２の埋め込み絶縁ソース電極と、
    そのそれぞれが、前記半導体メサにおいて第２の方向に細長く延び、前記第１および第２のトレンチの上部内へと延びる所定の間隔を置いて配置された第１および第２のゲート電極と
    を含んでなる縦型ＭＯＳＦＥＴ。
  7. 前記第１および第２のゲート電極が、前記第１のトレンチの上部に所定の間隔を置いて互いに並行に配置され、前記第１の埋め込み絶縁ソース電極が、前記第１のトレンチの隣接する底面から前記第１および第２のゲート電極間の空間内へと上方に延びる請求項６に記載の縦型ＭＯＳＦＥＴ。
  8. 第１の伝導型の第１のソース領域と第２の伝導型の第１のベース領域とが、前記第１のトレンチの側壁から向かい合った前記第２のトレンチの側壁まで、前記半導体メサの幅全体にわたって横方向に延びる請求項７に記載の縦型ＭＯＳＦＥＴ。
  9. 前記第１および第２のゲート電極間の空間内において、前記第１および第２の埋め込み絶縁ソース電極にオーミック接触する表面ソース電極をさらに含む請求項８に記載の縦型ＭＯＳＦＥＴ。
  10. 前記第１のソース領域と前記第１のベース領域とが、前記第１および第２のゲート電極間の空間内に配置された前記半導体メサの表面まで延び、前記表面ソース電極が、前記半導体メサの表面において、前記第１のソース領域および前記第１のベース領域にオーミック接触する請求項９に記載の縦型ＭＯＳＦＥＴ。
  11. 前記第１の方向と前記第２の方向とが互いに直交する請求項６に記載の縦型ＭＯＳＦＥＴ。
  12. 第１の伝導型のドリフト領域をその内部に有する半導体基板と、
    該半導体基板内において第１の方向に細長く延び、それらの間に第１の半導体メサを画定する第１および第２のトレンチであって、前記ドリフト領域が該第１の半導体メサ内へと延びるものである第１および第２のトレンチと、
    前記半導体基板内において前記第１の方向に細長く延び、前記第２のトレンチと第３のトレンチとの間に延びる第２の半導体メサを画定する第３のトレンチと、
    前記第１、第２、および、第３のトレンチの底面および側壁の内側をそれぞれ覆う第１、第２、および、第３の絶縁領域と、
    前記第１、第２、および、第３のトレンチ内にそれぞれ細長く延びる第１、第２、および、第３の埋め込みソース電極と、
    前記第１および第２の半導体メサにおいて前記第１の方向と直交する第２の方向に細長く延び、前記第２のトレンチ内へと延びる第１の絶縁ゲート電極と
    を含んでなる縦型ＭＯＳＦＥＴ。
  13. 前記第１の絶縁ゲート電極から所定の間隔を置いて配置され、前記第１および第２の半導体メサにおいて前記第２の方向に細長く延び、前記第２のトレンチ内へと延びる第２の絶縁ゲート電極をさらに含む請求項１２に記載の縦型ＭＯＳＦＥＴ。
  14. 所定の間隔を置いて配置された第１の伝導型の第１および第２のソース領域をさらに含み、前記第１および第２のソース領域は、前記第２の半導体メサ内に延び、前記第１および第２の絶縁ゲート電極とそれぞれ向かい合っている請求項１３に記載の縦型ＭＯＳＦＥＴ。
  15. 前記第１および第２の絶縁ゲート電極間の空間内に、前記第１および第２のソース領域にオーミック接触する表面ソース電極をさらに含む請求項１４に記載の縦型ＭＯＳＦＥＴ。
  16. 第２の伝導型のベース領域をさらに含み、前記ベース領域は、前記第２の半導体メサ内において前記第１の方向に細長く延び、前記第１および第２の絶縁ゲート電極間の空間内において前記表面ソース電極にオーミック接触する請求項１５に記載の縦型ＭＯＳＦＥＴ。
  17. 前記第１および第２のソース領域が、前記ベース領域内にそれぞれ延び、前記ベース領域とＰ−Ｎ接合をそれぞれ形成し、１０ミクロン未満の長さを有するものである請求項１６に記載の縦型ＭＯＳＦＥＴ。
  18. 前記第１および第２のソース領域の向かい合った端部が、２ミクロン未満の間隔を置いて互いに配置された請求項１７に記載の縦型ＭＯＳＦＥＴ。
  19. 複数の半導体メサをその内部に有する半導体基板であって、該複数の半導体メサが、前記半導体基板において第１の方向に平行に細長く延びる複数の深いストライプ状トレンチによって分離され、前記複数の半導体メサのそれぞれは、少なくとも１つのベース領域および少なくとも１つのソース領域を有するものである半導体基板と、
    前記複数の深いストライプ状トレンチ内へと延びる複数の埋め込み絶縁ソース電極であって、第１の該複数の埋め込み絶縁ソース電極が、第１の前記複数の深いストライプ状トレンチの長手方向に沿って所定の間隔をおいた位置に配置された複数の浅いトレンチを有するものである複数の埋め込み絶縁ソース電極と、
    前記複数の半導体メサにおいて前記第１の方向に対してゼロではない角度をなす第２の方向に平行に延びる複数の絶縁ゲート電極であって、該複数の絶縁ゲート電極のそれぞれは、前記縦型ＭＯＳＦＥＴが順方向オン状態モードの動作としてバイアスされると、第１の前記複数の深いストライプ状トレンチに隣接して延びる第１の前記複数の半導体メサ内のそれぞれのベース領域に少なくとも１つのそれぞれの縦型反転層チャネルが形成されるのに足るほど深く、第１の前記複数の埋め込み絶縁ソース電極内のそれぞれの前記浅いトレンチ内へと延びている複数の絶縁ゲート電極と
    を含んでなる縦型ＭＯＳＦＥＴ。
  20. 前記複数の絶縁ゲート電極がジグザグな形状である請求項１９に記載の縦型ＭＯＳＦＥＴ。
  21. 前記ゼロでない角度が９０°である請求項１９に記載の縦型ＭＯＳＦＥＴ。
  22. 前記複数の埋め込み絶縁ソース電極に電気的に接続され、第１の前記複数の半導体メサ内の前記ベース領域にオーミック接触する表面ソース電極をさらに含む請求項１９に記載の縦型ＭＯＳＦＥＴ。
  23. 複数の半導体メサをその内部に有する半導体基板であって、該複数の半導体メサが該半導体基板において第１の方向に平行に細長く延びる複数の深いストライプ状トレンチによって分離され、前記複数の半導体メサのそれぞれがドリフト領域と前記ドリフト領域上の遷移領域と前記遷移領域上のベース領域と前記ベース領域上のソース領域とを含むものである半導体基板と、
    前記複数の深いストライプ状トレンチ内へと延びる複数の埋め込み絶縁ソース電極であって、第１の前記複数の埋め込み絶縁ソース電極は、第１の前記複数の深いストライプ状トレンチの長手方向に沿って所定の間隔をおいた位置に配置された複数の浅いトレンチをその内部に有するものである複数の埋め込み絶縁ソース電極と、
    前記複数の半導体メサにおいて前記第１の方向に対してゼロではない角度をなす第２の方向に平行に延びる複数の絶縁ゲート電極であって、該複数の絶縁ゲート電極のそれぞれは、前記縦型ＭＯＳＦＥＴが順方向オン状態モードの動作としてバイアスされると、第１の前記複数の深いストライプ状トレンチに隣接して延びる第１の前記複数の半導体メサ内のそれぞれのベース領域に少なくとも１つのそれぞれの縦型反転層チャネルが形成されるのに足るほど深く、第１の前記複数の埋め込み絶縁ソース電極内のそれぞれの前記浅いトレンチ内に延びるものである複数の絶縁ゲート電極と
    を含んでなる縦型ＭＯＳＦＥＴ。
  24. ベース領域とＰ−Ｎ接合を形成する第１の伝導型のドリフト領域をその内部に有する半導体基板内に第２の伝導型の前記ベース領域を形成するステップと、
    第１の伝導型のソース領域を前記ベース領域内に形成するステップと、
    前記ベース領域に隣接して延びる第１の側壁を有する深いトレンチを前記半導体基板内に形成するステップと、
    第１の電気的な絶縁層によって、前記深いトレンチの内側を覆うステップと、
    該内側を覆われた深いトレンチにトレンチ型ソース電極を詰めるステップと、
    浅いトレンチをその内部に画定し、前記深いトレンチの前記第１の側壁上へと延びる前記第１の電気的な絶縁層の第１の部分を露出させるために、前記トレンチ型ソース電極を選択エッチングするステップと、
    前記深いトレンチの前記第１の側壁の上部を露出させ、前記ベース領域を露出させるために、前記第１の電気的な絶縁層の前記第１の部分を選択エッチングするステップと、
    前記深いトレンチの前記第１の側壁の前記露出した上部上に延び、前記浅いトレンチの底面および側壁上に延びるゲート絶縁層によって、前記浅いトレンチの内側を覆うステップと、
    前記半導体基板の表面上に延び、前記内側を覆われた浅いトレンチの内部へと延びるゲート電極を形成するステップと、
    前記トレンチ型ソース電極と前記ソース領域と前記ベース領域とを互いに電気的に接続する表面ソース電極を形成するステップと
    を含んでなる、縦型ＭＯＳＦＥＴを形成する方法。
  25. 前記表面ソース電極を形成するステップに先だって、
    ブランケットパッシベーション層を前記半導体基板上に形成するステップと、
    前記トレンチ型ソース電極と前記ソース領域と前記ベース領域とを露出させるコンタクトホールをその内部に画定するために、前記ブランケットパッシベーション層をパターン化するステップと
    が実行される請求項２４に記載の方法。
  26. 前記トレンチ型ソース電極が多結晶シリコンを含み、前記浅いトレンチの内側を覆う前記ステップが、前記第１の側壁の前記露出した上部を第１の速度で熱酸化し、前記浅いトレンチの前記底面および側壁を前記第１の速度よりも速い第２の速度で熱酸化することを含む請求項２４に記載の方法。
  27. 前記熱酸化するステップが前記トレンチ型ソース電極の上面を熱酸化してその上に表面酸化物層を画定することを含み、前記表面ソース電極を形成するステップに先だって、前記ゲート電極に隣接して延びる表面酸化物層の部分を選択エッチングして、前記トレンチ型ソース電極の上面部分を露出させるステップが実行される請求項２６に記載の方法。
  28. 前記浅いトレンチの内側を覆う前記ステップが、前記第１の側壁の前記露出した上部を第１の速度で熱酸化し、前記浅いトレンチの前記底面および側壁を前記第１の速度に少なくともほぼ等しい第２の速度で熱酸化することを含む請求項２４に記載の方法。
  29. ドリフト領域と該ドリフト領域上の遷移領域と該遷移領域上のベース領域と該ベース領域上のソース領域とをその内部に有する半導体基板を形成するステップと、
    該ベース領域と該遷移領域と該ドリフト領域とに隣接して延びる第１の側壁を有する深いトレンチを前記半導体基板内に形成するステップと、
    トレンチ型ソース電極を該深いトレンチ内に形成するステップと、
    前記第１の側壁に沿って延びる前記ベース領域および前記ソース領域を露出させる浅いトレンチを、前記トレンチ型ソース電極内に形成するステップと、
    前記露出したベース領域上にゲート酸化物絶縁層を形成するステップと、
    前記半導体基板の上面上に延び、前記浅いトレンチの内部へと延びるゲート電極を形成するステップと、
    前記トレンチ型ソース電極と前記ソース領域と前記ベース領域とを互いに電気的に接続する表面ソース電極を形成するステップと
    を含んでなる、縦型ＭＯＳＦＥＴを形成する方法。
  30. 前記表面ソース電極を形成するステップに先だって、
    ブランケットパッシベーション層を前記半導体基板上に形成するステップと、
    前記トレンチ型ソース電極と前記ソース領域と前記ベース領域とを露出させるコンタクトホールをその内部に画定するために、前記ブランケットパッシベーション層をパターン化するステップと
    が実行される請求項２８に記載の方法。
  31. 前記ゲート電極を形成するステップが前記トレンチ型ソース電極において前記深いトレンチの長手方向と直交する方向に延びる複数のストライプ状ゲート電極を形成することを含み、前記表面ソース電極が、前記複数のストライプ状ゲート電極間に延びる位置において、前記トレンチ型ソース電極と前記ソース領域と前記ベース領域とを電気的に接続している請求項２９に記載の方法。
  32. 前記トレンチ型ソース電極が、第１の電気的な絶縁層によって前記第１の側壁から分離され、前記浅いトレンチを形成するステップが、前記トレンチ型ソース電極をエッチングマスクとして用いて、前記浅いトレンチによって露出する前記第１の電気的な絶縁層の部分を選択エッチングすることを含む請求項２９に記載の方法。
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