KR20060029141A - 반도체 디바이스 - Google Patents

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KR20060029141A
KR20060029141A KR1020057024488A KR20057024488A KR20060029141A KR 20060029141 A KR20060029141 A KR 20060029141A KR 1020057024488 A KR1020057024488 A KR 1020057024488A KR 20057024488 A KR20057024488 A KR 20057024488A KR 20060029141 A KR20060029141 A KR 20060029141A
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레이몬드 제이 이 휴에팅
에르빈 에이 히즈젠
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

전계 효과 트랜지스터는, 소스 영역(22), 소스 바디 영역(26), 드리프트 영역(20), 드레인 바디 영역(28) 및 축소된 표면 필드를 달성하는 구조체와 횡형으로 교번하는 종형으로 배치된 드레인 영역(24)을 각각 갖는 셀(18)을 포함한다. 실시예에서, 이 구조체는 소스 혹은 드레인 영역(22, 24)에 인접하는 게이트 영역(31)을 규정하는 종형으로 이격된 절연 게이트 트렌치(35)와, 상기 드리프트 영역(20)에 인접한 종형으로 연장되는 전위 플레이트 영역(33)을 포함할 수 있다. 대안으로서, 별도의 전위 플레이트 영역(33) 혹은 종형으로 연장되는 반 절연 필드 플레이트(50)는 상기 드리프트 영역(20)에 인접하게 제공될 수 있다. 이 트랜지스터는 양방향성 스위칭용으로 적당하다.

Description

반도체 디바이스{LATERAL FIELD-EFFECT TRANSISTOR HAVING AN INSULATED TRENCH GATE ELECTRODE}
본 발명은 트렌치 전계 효과 트랜지스터 구조체에 관한 것으로, 특히 양방향성 스위칭을 위한 횡형 트렌치 MOS 구조체에 관한 것이다.
수많은 애플리케이션의 경우 네가티브 바이어스 및 포지티브 바이어스를 모두 스위칭할 수 있는 스위치를 가지는 것이 매력적이다. 가령, 재충전가능한 배터리 혹은 단일 전지로 전원을 공급받는 휴대형 장치에서, 상기 장치에 배터리를 접속시키는 데 전력 스위치(power switch)가 사용된다. 이 전력 스위치는 스위치를 통해 흐르는 전류를 차단할 필요가 있다.
한가지 방법은 두개의 저전압 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 직렬로 사용하는 것이다. 이 두 개의 MOSFET의 드레인들 혹은 소소들은 제각기 공통 드레인 모드 혹은 공통 소스 모드로 함께 접속된다. 이 모든 MOSFET이 스위칭 온될 때, 그 쌍은 충전을 위해 전도된다. 이러한 방법의 단점은 두개의 MOSFET의 사용으로 그 쌍의 저항값이 단일 디바이스의 저항값을 초과하도록 증가한다는 것이다.
소위 ACCUFET로 지칭되는 종래의 방법이 도 1에 개략적으로 도시되고 있다. N+ 기판(2)은 상부 상에 증착되는 바디를 형성하는 n- 타입 에피층(epilayer)(4)을 갖는다. 트렌치 게이트(6)은 에피층(4) 내로 종형으로 연장되며, 상기 게이트(6)는 에피층(4)으로부터 박막 게이트 절연체(8)에 의해 절연된다. N+ 소스 확산부(10)는 게이트에 인접하게 제공되며, 프론트(12) 및 백(14) 컨택트는 상기 구조체에 접속된다.
종래의 종형 트렌치 MOS 트렌치 구조체와는 달리, 도 1의 ACCUFET는 p- 타입 바디를 갖지 않는다. 이러한 것은 두개의 방식의 차단을 제공하고 채널 저항값을 생략하여 전체 온 저항값을 감소시키도록 수행된다. 그러나, 수많은 단점이 존재한다. 먼저, 트렌치 게이트들(6) 간에 수평으로의 도핑 농도의 통합에는 커다란 제약이 존재한다. 도핑 농도 프로파일은, 게이트 전압이 네가티브일 경우 각각의 트렌치의 공핍 층들이 중앙에 도달하여 소스와 드레인 간의 전자 전류를 핀치오프(pinch off)시키도록 형성되어야 한다. 둘째, 임계 전압은 낮다. 셋째, 기판은 온 저항값의 중요한 부분을 형성한다.
따라서, 양방향성 스위칭을 위한 개선된 반도체 구조체가 필요하다.
본 발명의 제 1 측면에 의하면, 제 1 주 표면을 갖는 반도체 디바이스가 제공되는데, 이 반도체 디바이스는, 상기 제 1 주 표면에서 종형으로 이격된 소스 영역 및 드레인 영역, 상기 드레인 영역과 마주하는 소스 영역의 단부의 소스 바디 영역, 상기 소스 영역과 마주하는 드레인 영역의 단부의 드레인 바디 영역, 및 상기 소스 바디 영역에서 상기 드레인 바디 영역으로 연장되는 드리프트 영역을 갖는 적어도 하나의 셀과, 종형으로 이격된 적어도 한 쌍의 절연 게이트―상기 한 쌍의 절연 게이트 중의 하나는 상기 소스 바디 영역에 인접하며 상기 한 쌍의 절연 게이트 중의 다른 하나는 상기 드레인 바디 영역에 인접하며, 상기 게이트는 종형의 측벽들과 함께 종형으로 연장되며, 상기 절연 게이트는 트렌치의 측면 단부벽과 트렌치의 기저부를 따른 게이트 절연체와 상기 게이트 절연체 내부의 게이트 도체를 갖는 트렌치 내에 형성됨―와, 상기 드리프트 영역에 인접하여, 상기 디바이스가 스위칭 온될 때 소스와 드레인 간에 흐르는 전류를 전달하도록 하고 그리고 상기 디바이스가 스위칭 오프될 때 소스와 드레인 간의 전압을 지지하도록 상기 드리프트 영역을 제어하는 플레이트를 포함한다.
상기 구조체는 모두 대칭이며 상기 드리프트 영역을 사용하여 오프될 때 높은 소스 드레인 전압을 유지할 수가 있다. 이 구조체는 축소된 표면 필드(RESURF) 구조체로서, 드리프트 영역 내의 도핑 농도는 이와는 달리 플레이트로 인한 경우에서보다 더 높을 수 있다. 이는 특정 온 저항값을 감소시킨다.
바람직하게도, 소스 영역 및 드레인 영역은 제 1 도전성 타입이며, 상기 소스 영역 및 드레인 영역은 제 1 도전성 타입과는 반대인 제 2 도전성 타입이다. 이러한 방식에서 상기 구조체는 정상적으로 오프된 구조체(normally off structure)일 수 있다. 바디 영역이 상기 소스 및 드레인과 동일한 도전성 타입이라면, 바디 영역에서의 도핑 농도는 시야유(Syau) 등에 의해 IEEE Transactions on Electron Devices, vol.41, no 5, May 1994에서 기술된 종형 ACCUFET의 도핑 요건에 대해 유사한 방식으로 낮은 누설 전류와 적절한 임계 전류를 달성하도록 엄격히 제어될 필요가 있다. 본 발명의 바람직한 실시예에서와 마찬가지로 반대의 도전성 타입을 선택함으로써 도핑 제약은 상당히 완화된다.
바람직하게도, 드리프트 영역은 8×1017㎝-3보다 적은 도핑 농도를 갖는 제 1 도전성 타입(즉, 바디 영역과는 반대의 도전성 타입)으로서, 바람직하게는 그 도핑 농도의 범위는 5×1016㎝-3 내지 5×1017㎝-3이며, 가장 바람직하게는 1017㎝-3 내지 2×1017㎝-3이 된다. 실제 최대값은 드리프트 영역의 도핑 프로파일과 요구되는 브레이크다운 전압에 따라 달라진다.
실시예들에서, 게이트들의 쌍의 각각은 상기 바디 영역에 인접한 제 1 부분과 상기 드리프트 영역에 종형으로 인접하게 연장되는 제 2 부분을 갖는다. 제 2 부분은 드리프트 영역에서 RESURF 효과를 야기하는 전위 플레이트로서 작용하며, 그에 따라 상기 드리프트 영역은 디바이스가 스위칭 오프될 때 드리프트 영역에서의 도핑 농도를 증가시키기 위해 대체로 공핍화되지만 여전히 디바이스가 스위칭 온될 때의 전류를 전달할 수 있다. 이러한 증가된 도핑 농도는 non-RESURF 디바이스와 비교할 때 특정의 온 저항값을 야기한다.
게이트의 측벽을 따르는 게이트 절연체는 제 1 부분에서 제 1 두께와 제 2 부분에서 더 두꺼운 제 2 두께를 가질 수 있다.
이 디바이스는 기판의 제 1 주 표면에 걸쳐 횡방향으로 이격된 다수의 셀과, 상기 셀과 교번하는 다수의 종형으로 이격된 절연 게이트 트렌치의 쌍을 포함할 수 있다. 이러한 것은 디바이스의 전류 처리 능력을 향상시키며 온 저항값을 감소시킨다.
실시예에서, RESURF 효과는 소스에 인접한 소스 단부에서 각 셀의 어느 한 측면 상에서 횡형으로 상기 드레인에 인접한 드레인 단부로 종형으로 연장되는 반 절연 필드 플레이트(semi-insulating field plate)를 사용하여 달성된다.
필드 플레이트는 소스 및 필드 플레이트의 소스 단부에 공통으로 접속된 소스 컨택트와, 드레인 및 필드 플레이트에 공통으로 접속된 드레인 컨택트를 사용하여 접속될 수 있다.
게이트 트렌치는 상기 제 1 주 표면에서 기판으로 연장될 수 있으며, 상기 반 절연 필드 플레이트들은 각각 제 1 주 표면에서 기판 내로 연장될 수 있다. 필드 플레이트의 깊이가 클수록 드리프트 영역에서의 전위 강하는 보다 더 크게 되어 상기 디바이스의 브레이크다운 전압을 증가시킬 수 있다.
특정 실시예는 제 1 주 표면에 걸쳐 횡형으로 교번하는 다수의 셀과 필드 플레이트를 포함할 수 있다. 이는 디바이스의 전류 처리 능력을 향상시키며 온 저항값을 감소시킨다.
소스 바디 영역은 소스 영역 하부로 연장될 수 있으며 드레인 바디 영역은 드레인 영역 하부로 연장될 수 있다. 이를 통해 소스 컨택트는 소스 및 소스 바이 영역에 공통으로 접속되며 드레인 컨택트는 드레인 및 드레인 바디 영역에 공통으로 접속될 수 있다.
컨택트는 바디에 접촉하도록 제공될 수 있다. 바디가 도전성 기판 상에서 성장하는 실시예에서 이러한 것은 리어 컨택트(rear contact)일 수 있다.
본 발명의 보다 나은 이해를 위해, 종래 기술의 구조체 및 본 발명의 실시예는 첨부되는 도면을 참조하면서 기술될 것이다.
도 1은 종래 기술의 ACCUFET 구조체를 도시한다.
도 2는 본 발명의 제 1 실시예에 따른 구조체의 측단면도이다.
도 3은 도 2의 구조체의 평면도이다.
도 4는 본 발명의 제 2 실시예에 따른 구조체의 측단면도이다.
도 5는 도 4의 구조체의 평면도이다.
도 6은 본 발명의 제 3 실시예에 따른 구조체의 평면도이다.
도 7은 도 6의 구조체의 제 1 절단면을 도시한다.
도 8은 도 6의 제 2 절단면을 도시한다.
주목할 것은 도면은 개략적인 것으로 실척으로 도시되지 않는다는 것이다. 이해를 쉽게 하기 위해, 동일한 참조 부호는 유사하거나 대응하는 구조체 및 구성 요소를 위해 사용된다.
도 2 및 도 3을 참조하면, 반 절연 n- 기판(2)은 반도체 디바이스의 제 1 주 표면(16)에서 드리프트 영역(20)을 형성하는 n 타입 층을 갖는다. 개개의 셀(18)은 소스 영역(22)의 드레인 단부 상의 p 타입 소스 바디 영역(26)과 드레인 영역(24)의 소스 단부 상의 p 타입 드레인 바디 영역에 종형으로 이격된 n+ 주입부로서 형성되는 소스 영역 및 드레인 영역(22, 24)을 갖는다. 드리프트 영역(20)은 소스 바디 영역(26)에서 드레인 바디(28)로 연장된다. 셀(18)은 따라서 소스 영역(22), 드레인 영역(24), 및 중앙 영역을 갖는데, 이 중앙 영역은 소스 바디 영역(26), 드리프트 영역(20) 및 소스를 드레인으로 연결하여 디바이스가 스위칭 온될 때 전자를 통과시키는 셀을 통하는 채널을 형성하는 드레인 바디 영역을 갖는다.
바람직한 실시예에서, 소스 및 드레인 영역(22, 24)은 0.3㎛ 미만의 깊이, 바람직하게는 0.15 내지 0.25㎛의 범위의 깊이의 얕은 주입부로서 형성된다.
절연 게이트는 종형의 쌍(30)으로 배열된다. 각각의 종형 쌍(30)은 두개의 종형의 이격된 절연 트렌치(35)를 포함하는데, 하나는 소스 바디 영역(26)에 인접하며, 다른 하나는 드레인 바디 영역(28)에 인접한다. 트렌치(35)는 트렌치(35)의 측벽 상의, 단부 벽 상의 그리고 기저부 상의 절연 게이트 절연체(32)를 가지며, 트렌치(350 내의 폴리실리콘 게이트 물질(34)을 포함한다. 게이트 영역(31)은 소스 혹은 드레인 영역(22,24) 및 특히 소스 혹은 드레인 바디 영역(26,28)에 인접한 절연 게이트의 단부에 의해 형성된다. 다른 단부는 드리프트 영역(20)에 인접한 전위 플레이트(33)로서 기능한다. 게이트의 측벽들은 드리프트 영역(20)에 인접한 다른 단부에서 전위 플레이트 영역(33)에서보다는 게이트 영역(31)에서 더 얇은 절 연체 층을 갖는다.
도시된 실시예에서, 종형으로 이격된 각각의 게이트는 드리프트 영역(20)의 부분에 의해 분리되는 별도의 트렌치 내에 존재한다. 대안의 실시예에서, 게이트들은 단일의 트렌치 내에 형성될 수 있다.
게이트 물질(34)의 폴리실리콘은 대안의 실시예에서 금속 혹은 금속간 화합물로 대체될 수 있다.
소스 영역(22)과 소스 바디 영역(26)에 접속된 소스 컨택트(40)가 제공되며, 드레인 영역(24)과 드레인 바디 영역(28)에 접속된 드레인 컨택트(42)가 제공된다.
도 2 및 3의 장치는 종형으로 배치된 게이트 트렌치(30)의 쌍에 의해 분리되어 종형으로 연장되는 셀(18)의 쌍을 도시한다. 바람직한 실시예에서, 다수의 셀(18) 및 게이트 트렌치(30)는 기판의 제 1 주 표면에 거쳐 횡형으로 배치되며, 셀(18)은 게이트 트렌치 쌍(30)과 교번하여 각각의 셀은 게이트 트렌치 쌍(30)들 간에 배치된다.
종형으로 이격되어 횡형으로 연장되는 게이트 커넥터(36)의 쌍은 게이트 위로 연장되어 횡형으로 이격된 게이트를 함께 접속시킨다. 분리층(38)이 바디 영역(26, 28) 위에 제공되어 바디 영역으로부터 게이트 커넥터(36)를 분리시킨다. 분리층은 산화물과 같은 임의의 종래의 절연체일 수 있다.
사용시, p 타입 소스 및 드레인 바디 영역(26, 28)은 트랜지스터가 정상으로 오프된다는 것을 보장한다. 이러한 상태에서, 드리프트 영역(20)은 공핍화되어 소스와 드레인 간의 고전압이 브레이크다운 없이도 유지될 수 있도록 보장한다. 드 리프트 영역의 길이 I는 견딜될 수 있는 전압을 결정한다.
포지티브 전압이 게이트에 인가될 경우, 채널이 형성되고 전자는 바디 영역 및 드리프트 영역을 통과할 수 있다. 드리프트 영역(20)에 인접한 게이트의 부분은 전위 플레이트로 기능하여 드리프트 영역이 이러한 상태로 도통될 수 있도록 보장한다. 중요한 것은 이 구조체는 양방향성이라는 것이다.
이 반도체 디바이스는 당업자에게는 널리 알려진 임의의 종래의 반도체 처리 기법을 사용하여 제조될 수 있다. 가령, 특정 실시예에서, n 타입 에피층(20)은 n- 기판(2) 상에 증착된다. p 타입 소스 및 드레인 바디 영역(26, 28)이 주입되고 그 후 n+ 소스 및 드레인(22, 24)이 주입된다. 절연체(38)가 증착되고 패터닝되며, 그 후 게이트 커넥터(36) 및 소스 및 드레인 컨택트(40, 42)가 증착 및 패터닝된다. 당업자라면 다른 대안의 기법을 알 것이며, 이 대안의 기법이 사용될 수도 있다. 가령, n 층(20)은 기판에서의 주입에 의해 형성될 수 있다.
대안의 장치가 도 4 및 도 5에 도시된다. 이 장치에서 단일 전위 플레이트 영역(33)이 게이트 영역들(31)의 쌍(30) 간에 연장된다. 트렌치(35) 내의 전위 플레이트 영역(33)은 게이트 영역(31)으로부터 절연체에 의해 절연되며 상부면을 가로질러 횡형으로 연장되는 별도의 전위 플레이트 커넥터(44)에 의해 접속된다. 전위 플레이트 커넥터는 드리프트 영역(20)과 교차하며 드리프트 영역으로부터 전위 플레이트 절연체(46)에 의해 절연된다.
이 실시예는 드리프트 영역의 길이 I가 온 저항값을 감소시키는 제 1 실시예의 드리프트 영역의 길이 I보다 작게 제조될 수 있다는 효과를 갖는다. 이 장치의 특정 온 저항값은 따라서 제 1 실시예를 통해 달성할 수 있는 것보다 작을 수 있다.
변형예에서, 전위 플레이트(33)는 각각의 단부에서 인접하는 게이트 영역에 결합될 수 있다.
도 6 내지 8에 도시된 대안의 실시예에서, 이전 실시예의 전위 플레이트는 필드 플레이트로 대체된다. 도 7은 게이트에서 떨어진 채널의 셀을 통과하는 종형 단면도를 도시하며, 도 8은 게이트를 통과하는 종형 단면도를 도시한다. 이러한 단면은 도 6의 평면도에서 Ⅴ-Ⅴ 및 Ⅵ-Ⅵ으로 제각기 도시된다.
도 2 및 도 3의 장치에서와 마찬가지로, n- 기판(2)은 n 타입 드리프트 영역(20)을 가지며, 종형으로 배치된 n+ 소스(22), p 소스 바디(26), n 드리프트(20), p 드레인 바디(28) 및 n + 드레인(24) 영역으로 형성된 셀을 갖는다.
도 2 및 도 3의 장치와는 달리, 셀들은 트렌치 내에 형성된 종형으로 연장되는 반 절연 필드 플레이트(50)에 의해 분리된다. 따라서, 필드 플레이트 트렌치(50)는 상기 디바이스를 횡형으로 가로질러 셀(18)과 교번한다. 필드 플레이트(50)의 단부는 소스 및 드레인(22, 24)과 소스 및 드레인 바디 영역(26, 28)에 나란하게 소스 및 드레인 컨택트(40, 42)에 접속된다.
이러한 장치에서, 게이트의 쌍(30)은 트렌치의 측벽, 기저부 및 단부 벽 상의 소스 바디 영역(26)과 드레인 바디 영역(28)에서 각각의 셀 내에 배치된다. 트렌치(35)는 게이트를 절연시키기 위해 측벽, 단부 및 기저부 상에 게이트 절연체(32)를 갖는다. 트렌치(35)에는 도전성 게이트 물질(34)이 충진된다. 도 2 및 도 3의 장치에와 마찬가지로, 게이트 컨택트(36)는 제 1 주 표면 위에서 횡형으로 연장되어 게이트(34)에 접속되며, 반 절연 필드 플레이트(50) 및 소스 바디 및 드레인 바디 영역(26, 28)으로부터 절연체(38)에 의해 분리된다.
제조상의 편의를 위해, 드리프트 영역 내의 도핑은 일정할 수 있다. 대안의 실시예에서, 드리프트 영역(20)은, 바디 영역(26, 28)에 인접하게는 가장 낮은 도핑을 가지며 드리프트 영역(20)의 중앙에서는 가장 높은 도핑 농도를 갖는 경사형 도핑 프로파일을 가질 수 있다. 그러한 경사형 도핑 프로파일은 도핑을 가능한 증가시킴으로써 성능을 향상시킬 수 있다. 가령, 25볼트 디바이스의 드리프트 영역에서 선형 경사형 도핑 프로파일의 경우, 최대 도핑 농도는 약 5×1017 ㎝-3이다. 60볼트의 디바이스의 경우, 2×1017 ㎝-3는 최대가 된다. 그러나, 25 볼트 혹은 60 볼트의 드리프트 영역에서의 일정한 도핑을 갖는 장치의 경우, 최대 도핑은 약 1.5×1017 ㎝-3이다.
사용시, 상기 반도체 디바이스가 스위칭 오프될 때 소스 컨택트와 드레인 컨택트(40, 42) 간의 전압은 반 절연 필드 플레이트(50)를 따라 평탄한 전위 그래디언트를 야기한다. 이는 셀 내에서의 전압이 셀의 길이에 따라, 특히 드리프트 영역(20)을 따라 적절히 평탄하게 강하되어 디바이스에 고전압이 유지될 수 있을 것을 보장한다. 이 디바이스는 전술한 바와 같이 게이트에 포지티브 전압을 인가함으로써 스위칭 오프될 수 있다.
실시예에서 나타나는 도전성 타입이 역전될 수 있다는 것이 이해될 수 있다.
본 발명의 개시로부터, 당업자라면 이에 다른 변형 및 수정을 가할 수가 있다. 그러한 변형 및 수정은 반도체 장치의 설계, 제조 및 사용에서 이미 알려진 등가물 및 다른 특징을 포함할 수 있으며 이는 기술된 특징에 부가적으로 혹은 대신에 사용될 수 있다. 비록 청구항이 본 출원에서 특정의 특징의 조합으로 형식화된다할 지라도, 본 발명의 영역은 본 발명의 동일한 기술적 문제를 일부 혹은 모두를 경감하는 것에 무관하게, 본 명세서에서 명시적으로 혹은 함축적으로 개시되는 신규한 특징이나 신규한 특징의 조합을 포함한다는 것을 이해해야 한다. 본 출원인은 신규한 청구항이 본 출원 혹은 본 출원으로부터 파생되는 출원의 심사과정 동안 신규한 특징 및 신규한 특징의 조합으로 형식화될 수 있다는 것을 밝힌다.

Claims (15)

  1. 제 1 주 표면을 갖는 반도체 디바이스에 있어서,
    상기 제 1 주 표면(16)에서 종형으로 이격된 소스 영역 및 드레인 영역(22, 24), 상기 드레인 영역(24)과 마주하는 소스 영역(22)의 단부의 소스 바디 영역(26), 상기 소스 영역(22)과 마주하는 드레인 영역(24)의 단부의 드레인 바디 영역(28) 및 상기 소스 바디 영역(26)에서 상기 드레인 바디 영역(28)으로 연장되는 드리프트 영역(20)을 갖는 적어도 하나의 셀(18)과,
    종형으로 이격된 적어도 한 쌍의 절연 게이트(31)―상기 한 쌍의 절연 게이트 중의 하나는 상기 소스 바디 영역(26)에 인접하며 상기 한 쌍의 절연 게이트 중의 다른 하나는 상기 드레인 바디 영역(28)에 인접하며, 상기 게이트는 종형의 측벽들과 함께 종형으로 연장되며, 상기 절연 게이트는 트렌치의 측면 단부벽과 트렌치의 기저부를 따른 게이트 절연체(3)와 상기 게이트 절연체 내부의 게이트 도체를 갖는 트렌치 내에 형성됨―와,
    상기 드리프트 영역(20)에 인접하여, 상기 디바이스가 스위칭 온될 때 소스와 드레인(22, 24) 간에 흐르는 전류를 전달하도록 하고 그리고 상기 디바이스가 스위칭 오프될 때 소스와 드레인(22, 24) 간의 전압을 지지하도록 상기 드리프트 영역을 제어하는 플레이트(33, 50)를 포함하는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 소스 및 드레인 영역(22, 24)은 제 1 도전성 타입으로 이루어지며, 상기 소스 및 드레인 바디 영역은 상기 제 1 도전성 타입과는 반대인 제 2 도전성 타입(26, 28)으로 이루어지는 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 드리프트 영역(20)은 5×1016㎝-3 내지 5×1017㎝-3의 범위의 도핑 농도를 갖는 제 1 도전성 타입으로 이루어지는 반도체 디바이스.
  4. 제 1 항 내지 제 3 항 중의 어느 한 항에 있어서,
    상기 플레이트는 상기 드리프트 영역에 인접한 절연 도전성 전위 플레이트(23)인 반도체 디바이스.
  5. 제 4 항에 있어서,
    절연 도전성 전위 플레이트(33)는 상기 게이트 쌍(30)의 각각으로부터 상기 드리프트 영역(20)에 인접한 게이트의 다른 쌍으로 향해 종형으로 연장되며, 각각의 도전성 전위 플레이트(33)는 연장되는 게이트(31)와 전기적 접촉을 이루는 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 전위 플레이트(33)의 측벽을 따른 상기 절연체(32)는 게이트(31)의 측벽을 따른 절연체(32)보다 더 두꺼운 반도체 디바이스.
  7. 제 4 항에 있어서,
    종형으로 이격된 게이트(31)들 사이에 존재하며 종형으로 이격된 게이트(31)로부터 절연되는 적어도 하나의 종형으로 연장되는 전위 플레이트(33)를 더 포함하는 반도체 디바이스.
  8. 제 1 항 내지 제 7 항 중의 어느 한 항에 있어서,
    종형으로 이격된 절연 게이트의 쌍(30)과 교번하는 기판의 제 1 주 표면에 걸쳐 횡형으로 이격된 다수의 셀(18)을 포함하는 반도체 디바이스.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 플레이트는 각각의 셀(18)의 한 측면 상에서 상기 소스(22)에 인접한 소스 단부로부터 각각의 셀(18)의 한 측면 상에서 횡형으로 상기 드레인(24)에 인접한 드레인 단부로 종형으로 연장되는 저항성 필드 플레이트(50)를 포함하는 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 소스 영역(22)과 필드 플레이트(50)의 소스 단부에 공통으로 접속된 소스 컨택트(40)와, 상기 드레인 영역(24)과 필드 플레이트(50)의 드레인 단부에 공통으로 접속된 드레인 컨택트(42)를 더 포함하는 반도체 디바이스.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 게이트 트렌치(35)는 상기 제 1 주 표면으로부터 상기 기판으로 연장되며, 반 절연 필드 플레이트는 각각 상기 제 1 주 표면으로부터 상기 기판으로 연장되는 반도체 디바이스.
  12. 제 9 항 내지 제 11 항 중의 어느 한 항에 있어서,
    상기 제 1 주 표면(16)을 횡형으로 가로질러 교번하는 다수의 셀(18)과 필드 플레이트(50)를 포함하는 반도체 디바이스.
  13. 제 1 항 내지 제 12 항 중의 어느 한 항에 있어서,
    상기 게이트(31)는 각각의 셀의 횡형 바운드 내에 배치되는 반도체 디바이스.
  14. 제 1 항 내지 제 13 항 중의 어느 한 항에 있어서,
    상기 소스 바디 영역(26)은 상기 소스 영역(22) 하부에 연장되며 상기 드레인 바디 영역(28)은 상기 드레인 영역(24) 하부에 연장되는 반도체 디바이스.
  15. 제 1 항 내지 제 14 항 중의 어느 한 항에 있어서,
    상기 소스(22) 및 상기 소스 바디 영역(26)에 공통으로 접속된 소스 컨택트(40)와, 상기 드레인(24) 및 상기 드레인 바디 영역(28)에 공통으로 접속된 드레인 컨택트(42)를 포함하는 반도체 디바이스.
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