JP2007516587A - 絶縁トレンチゲート電極を有する横型電界効果トランジスタ - Google Patents

絶縁トレンチゲート電極を有する横型電界効果トランジスタ Download PDF

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Abstract

縦方向、横方向に交互に配置されたソース領域（２２）、ソースボディ領域（２６）、ドリフト領域（２０）、ドレインボディ領域（２８）、およびドレイン領域（２４）をそれぞれ有するセル（１８）を、減表面電界を達成するための構造とともに有する、電界効果トランジスタである。実施形態における構造は、ソースまたはドレイン領域（２２、２４）近傍にゲート領域（３１）を定義する縦方向に離間された絶縁ゲートトレンチ（３５）と、ドリフト領域（２０）近傍に縦方向に延在する電位プレート領域（３３）と、を含むことができる。代替的に、別個の電位プレート領域（３３）または縦方向に延在する半絶縁フィールドプレート（５０）をドリフト領域（２０）近傍に設けてもよい。このトランジスタは、双方向切り替えに適している。

Description

本発明は、トレンチ電界効果トランジスタ構造、特に双方向切り替えのための横型トレンチＭＯＳ構造に関する。
正負バイアスの両方を切り替えることができるスイッチを備えることは、多くの用途にとって魅力的である。例えば、充電式バッテリまたは単一の電池によって給電される携帯機器では、電源スイッチを用いてバッテリを機器に接続する。この電源スイッチは、両方向に流れる電流を遮断する必要がある。
２つの低電圧トレンチ酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を直列で使用する方法がある。２つのＭＯＳＦＥＴのドレインまたはソースは、それぞれ共通ドレインモードまたは共通ソースモードで共に接続する。両方のＭＯＳＦＥＴがオンに切り替わると、放電のため対が伝導する。この手法には、２つのＭＯＳＦＥＴを使用することにより、デバイスを１つ使用する場合より対の抵抗が上回るという不利点がある。
従来の解決法は、図１に概略的に示す、所謂ＡＣＣＵＦＥＴである。Ｎ＋基板２は、上部に堆積されたボディを形成するｎ型のエピ層４を有する。トレンチゲート６は、エピ層４内に垂直に延在し、薄いゲート絶縁体８によってエピ層４から絶縁される。ゲート近傍にはＮ＋ソース拡散１０が設けられ、前面１２および後面１４が構造に接点接続する。
図１のＡＣＣＵＦＥＴは、従来の垂直トレンチＭＯＳ構造と違い、ｐ型ボディを具備しない。これは、二方向遮断を提供し、さらにチャンネル抵抗を省くことにより総オン抵抗を減らすためである。ただし、それには不利点がいくつかある。第１に、トレンチゲート６間で横方向にドーピング濃度の積分に著しい制約がかかる。ドーピング濃度プロファイルは、ゲート電圧が負である時に、各トレンチの空乏層を中央に到達させてソースとドレインとの間の電子電流の流れを止めるようにしなければならない。第２に、しきい値電圧が低い。第３に、基板がオン抵抗の重要部分をなす。
したがって、双方向切り替えのための改良された半導体構造が求められている。
本発明の第１の態様によると、第１の主表面を有する半導体デバイスであって：第１の主表面で縦方向に離間されたソースおよびドレイン領域、ドレイン領域に対向するソース領域端のソースボディ領域、ソース領域に対向するドレイン領域端のドレインボディ領域、およびソースボディ領域からドレインボディ領域にかけて延在するドリフト領域を有する少なくとも１つのセルと；縦方向に離間された少なくとも一対の絶縁ゲートであって、対の内の１つはソースボディ領域に近接し、対の内の他方はドレインボディ領域に近接し、ゲートは縦方向側壁とともに縦方向に延在し、絶縁ゲートはトレンチ内に形成され、トレンチはその側壁、端壁および基底に沿うゲート誘電体および前記ゲート誘電体内のゲート導体とを有する、前記絶縁ゲートと；前記デバイスがオンに切り替わる時にソースおよびドレイン間を流れる電流を送り、デバイスがオフに切り替わる時にソースおよびドレイン間の電圧を維持するように前記ドリフト領域（２０）を制御する前記ドリフト領域に隣接したプレートと；を備える半導体デバイスを提供する。
その構造は相称形であると同時に、オフ時にはドリフト領域を用いて高いソース−ドレイン電圧を維持できる。この構造は減表面電界（ＲＥＳＵＲＦ）構造であり、そのドリフト領域におけるドーピングは、減表面電界構造でない場合のものよりも高くすることができる。これで、固有オン抵抗が減少する。
好ましくは、ソース領域ならびにドレイン領域を第１の伝導型とし、ソースボディ領域ならびにドレインボディ領域を第１の伝導型とは反対の第２の伝導型とする。このようにして、構造は通常はオフの構造とすることができる。ボディ領域がソースおよびドレインと同じ伝導型であれば、ＩＥＥＥ電子装置会報（IEEE Transactions on Electron Devices）、４１巻第５号（１９９４年５月）にてT Syauらが示した垂直ＡＣＣＵＦＥＴにおけるドーピング要件と同じ要領で、低い漏れ電流と適当なしきい電流を達成するため、ボディ領域におけるドーピングを厳密に調整する必要があるであろう。本発明の好適な実施形態のように反対の伝導型を選択すれば、ドーピング制約は大幅に緩和される。
ドリフト領域は好ましくは、ドーパント濃度を８×１０１７ｃｍ−３未満、好ましくは５×１０１６から５×１０１７ｃｍ−３の範囲、典型的要件にとって最も好ましくは１０１７から２×１０１７ｃｍ−３の範囲とする、第１の伝導型（すなわちボディ領域とは反対）とする。実際の最大値は、ドリフト領域におけるドーピングプロファイルおよび所要の降伏電圧次第で決まる。
実施形態におけるゲート対の各々は、ボディ領域に近接する第１の部分とドリフト領域に近接し縦方向に延在する第２の部分とを有する。第２の部分は、ドリフト領域でＲＥＳＵＲＦ効果を誘発する電位プレートとして作用し、その結果、デバイスがオフに切り替わる時にはドリフト領域における増加ドーピング濃度のためにドリフト領域は大方空乏化するが、デバイスがオンの時には、なおも電流を送ることができる。この増加ドーピング濃度により、非ＲＥＳＵＲＦデバイスに比べて固有オン抵抗が減る。
ゲートの側壁沿いのゲート誘電体は、第１の部分で第１の厚みを、そして第２の部分でより大きい第２の厚みを有してよい。
デバイスは、基板の第１の主表面にわたって横方向に離間された複数のセルと、縦方向に離間されてセルと交互に位置する複数の絶縁ゲートトレンチ対と、を含んでもよい。そのようにすればデバイスの電流処理能力は増し、オン抵抗は減る。
実施形態においては、セルまたは各セルの両側で横方向にソースに近接するソース端からドレインに近接するドレイン端にかけて、縦方向に延在する半絶縁フィールドプレートを用いてＲＥＳＵＲＦ効果を達成する。
フィールドプレートは、１つまたは複数のソースおよび１つまたは複数のフィールドプレートのソース端に共通に接続するソース接点と、１つまたは複数のドレインおよび１つまたは複数のフィールドプレートに共通に接続するドレイン接点とを用いて接続してもよい。
ゲートトレンチは第１の主表面から基板まで延在し、半絶縁フィールドプレートはそれぞれ第１の主表面から基板内に延在してもよい。フィールドプレートの深さが増すことでドリフト領域における電位降下はより均一となるため、デバイスの降伏電圧を増すことができる。
特定の実施形態では、第１の主表面にわたって横方向に交互に位置する複数のセルおよびフィールドプレートを含んでもよい。そのようにすることで、デバイスの電流処理能力は増し、オン抵抗は減る。
ソースボディ領域はソース領域の下に、ドレインボディ領域はドレイン領域の下に延在してもよい。そのようにすることで、ソース接点をソースおよびソースボディ領域に共通に接続できると共に、ドレイン接点をドレインおよびドレインボディ領域に共通に接続できる。
ボディに接触するための接点を設けてもよい。導電性基板上でボディを成長させる実施形態においては、これを後部接点としてもよい。
本発明をより良く理解するため、添付の図面を参照しつつ、従来技術の構造と本発明の実施形態を以下に説明する。
それらの図面は、概略的であって実寸ではないことに留意されたい。理解を容易にするため、同様の構造・要素または対応する構造・要素には同じ参照番号を使用している。
図２および図３を参照する。半絶縁ｎ−基板２はｎ型の層を有し、この層上には半導体デバイスの第１の主表面１６にてドリフト領域２０が形成される。個々のセル１８は縦方向に離間されるｎ＋注入として形成されたソースおよびドレイン領域２２，２４を、ソース領域２２のドレイン端沿いのｐ型ソースボディ領域２６と、ドレイン領域２４のソース端沿いのｐ型ドレインボディ領域２８と共に有する。ドリフト領域２０はソースボディ領域２６からドレインボディ２８まで延在する。よって、セル１８は、ソース領域２２と、ドレイン領域２４と、デバイスがオンに切り替わる時にソースをドレインに連結して電子を通すチャンネルをセル内に形成するソースボディ領域２６、ドリフト領域２０、およびドレインボディ領域２８を有する中央領域と、を有する。
この好適な実施形態においては、深さが０．３μｍ未満、好ましくは０．１５から０．２５μｍの浅い注入としてソースおよびドレイン領域２２，２４を形成する。
絶縁ゲートは、縦方向の対３０で配置する。各縦方向の対３０は、１つがソースボディ領域２６に近接し１つがドレインボディ領域２８に近接する、縦方向に離間された２つの絶縁トレンチ３５を含む。トレンチ３５は、トレンチ３５の側壁と端壁と基底とに沿って絶縁ゲート誘電体３２を有し、トレンチ３５内にポリシリコンゲート材料３４を含む。ゲート領域３１は、ソースまたはドレイン領域２２，２４の近傍で、具体的にはソースまたはドレインボディ領域２６，２８の近傍で、絶縁ゲートの末端によって形成される。他方の末端は、ドリフト領域２０の近傍で電位プレート３３として機能する。ゲートの側壁はゲート領域３１において、ドリフト領域２０に近接する他方の末端の電位プレート領域３３における誘電体層よりも薄い誘電体層を有する。
図示する実施形態においては、縦方向に離間されたゲートの各々が別個のトレンチ内にあり、ドリフト領域２０の部分によって隔てられている。代替的な実施形態においては、単一のトレンチ内にゲートを形成してもよい。
代替的な配置においては、ゲート材料３４のポリシリコンを金属または金属間化合物に置き換えてもよい。
ソース領域２２およびソースボディ領域２６に接続するソース接点４０を設け、ドレイン領域２４およびドレインボディ領域２８に接続するドレイン接点４２を設ける。
図２および図３の配置には、それぞれ縦方向に延在し、縦方向に配置されたゲートトレンチの対３０によって離間されたセル１８の対が示される。好適な実施形態においては、より多くのセル１８およびゲートトレンチ３０を基板の第１の主表面にわたって横方向に配置し、各セルをゲートトレンチ対３０の間に配置するようにしてセル１８をゲートトレンチ対３０と交互に配置する。
縦方向に離間され横方向に延在するゲートコネクタ３６の対はゲート上に延在し、横方向に離間されるゲート同士を接続する。ゲートコネクタ３６をボディ領域から分離するため、ボディ領域２６，２８の上に分離層３８を設ける。この分離層は、酸化物等、任意の利便性のよい絶縁体でよい。
ｐ型のソースおよびドレインボディ領域２６，２８は使用時に、トランジスタが通常はオフとなることを保証する。この状態では、ソースとドレイン間で高電圧を低下させることなく確実に維持できるようにするため、ドリフト領域２０は空乏化する。持ちこたえることができる電圧は、ドリフト領域の長さｌによって決まる。
ゲートに正の電圧を印加するとチャンネルが生成され、ボディ領域およびドリフト領域の中を電子が通ることができる。ドリフト領域２０に近接するゲート部分は、この状態でドリフト領域の伝導を保証する電位プレートとして作用する。その構造は双方向性であることが重要である。
デバイスは、当業者にとって周知の、任意の簡便な半導体処理技法を用いて製造してもよい。例えば、ある特定の実施形態においては、ｎ−基板２の上にｎ型のエピ層２０を堆積させる。ｐ型のソースおよびドレインボディ領域２６，２８を注入し、その後にｎ＋型のソースおよびドレイン２２，２４を注入する。絶縁体３８を堆積させてパターン化し、その後にゲートコネクタ３６とソースおよびドレイン接点４０，４２を設ける。当業者は、数多くの代替的な技法を認識し、それらを使用できよう。例えば、ｎ層２０は基板内での注入により形成してもよい。
図４および図５に、代替的な配置を示す。この配置では、ゲート領域３１の対３０の間に、１つの電位プレート領域３３が延在する。トレンチ３５内の電位プレート領域３３は誘電体によってゲート領域３１から絶縁され、上面で横方向に延在する別個の電位プレートコネクタ４４によって接続される。この電位プレートコネクタはドリフト領域２０を横断し、電位プレート絶縁体４６によってドリフト領域から絶縁される。
この実施形態には、ドリフト領域の長さｌを第１の実施形態におけるドリフト領域の長さｌより小さくでき、オン抵抗の減少につながるという利点がある。したがって、この配置におけるオン抵抗は、第１の実施形態で達成できるオン抵抗より小さくすることができる。
更なる変形では、電位プレート３３を各々の端で隣接するゲート領域に接合することができる。
図６から図８に示す代替的な実施形態では、前述の実施形態の電位プレートを、フィールドプレートに置き換えている。図７はゲートから離れたチャンネルのセルを通る縦断面を示し、図８はゲートを通る縦断面を示す。図６の上面図に、これらの断面をそれぞれＶ−ＶとＶＩ−ＶＩとで示す。
図２および図３の配置のように、ｎ−基板２の上には、縦方向に配置されたｎ＋ソース２２、ｐソースボディ２６、ｎドリフト２０、ｐドレインボディ２８、およびｎ＋ドレイン２４領域からなるセルと共にｎ型ドリフト領域２０が形成される。
図２および図３の配置と異なり、セルは、トレンチ内に形成された縦方向に延在する半絶縁フィールドプレート５０によって隔てられている。よって、フィールドプレートトレンチ５０は、デバイスの横方向にわたってセル１８と交互に位置する。フィールドプレート５０の末端は、ソースおよびドレイン２２，２４とソースおよびドレインボディ領域２６，２８と並列に、ソースおよびドレイン接点４０，４２に接続する。
この配置ではゲートの対３０は、トレンチの側壁、基底、および端壁沿いのソースボディ領域２６とドレインボディ領域２８にて各セル内に配置される。トレンチ３５は、ゲートを絶縁するため側壁、末端、および基底沿いにゲート誘電体３２を有する。トレンチ３５は、導電性ゲート材料３４で満たされている。図２および図３の配置のように、ゲート接点３６は第１の主表面の上で横方向に延在してゲート３４に接続し、絶縁体３８によって半絶縁フィールドプレート５０とソースおよびドレインボディ領域２６，２８から分離される。
製造の簡易にするため、ドリフト領域におけるドーピングは一定にしてもよい。代替的な配置では、ボディ領域２６，２８近傍のドーピングを最低とし、ドリフト領域２０の中央でドーピングを高める段階的ドーピングプロファイルをドリフト領域２０が有するようにしてもよい。そのような段階的ドーピングプロファイルは、可能なドーピングを増すことによって性能を向上させることができる。例えば、２５Ｖデバイスにおけるドリフト領域で直線傾斜するドーピングプロファイルの場合、その最大ドーピング濃度は、約５×１０１７ｃｍ−３である。６０Ｖデバイスの場合は、２×１０１７ｃｍ−３が最大に相当する。しかし、ドリフト領域のドーピングが均一な２５Ｖまたは６０Ｖデバイスの場合、最大ドーピングは約１．５×１０１７ｃｍ−３である。
使用時にデバイスをオフに切り替えると、ソースおよびドレイン接点４０，４２間の電圧によって半絶縁フィールドプレート５０沿いに均等の電位勾配が生じる。その結果、セル内の電圧はセルの長さに沿って、特にドリフト領域２０に沿って適度に均一に降下するため、デバイスにわたって高い電圧を維持できる。上記のとおり、ゲートに正の電圧を印加すればデバイスをオンに切り替えることができる。
本明細書で述べた実施形態で示した伝導型を、逆にしても良いことは理解されよう。
当業者にとって、他の変形および変更は本開示を読むことで明らかとなろう。それらの変形および変更では、半導体デバイスの設計、製造、使用において周知の等価なその他の特徴を、本明細書で述べた特徴に加えて、またはその代わりに使用してもよい。本願では特定の特徴の組み合わせに対して請求項を形成しているが、本明細書で明示的または暗示的に開示した任意の新規特徴または任意の新規特徴の組み合わせまたはその一般化を、それが本発明と同等に技術的問題のいずれかまたは全てを軽減するか否かを問わず、開示の範囲に含むことを理解されたい。本出願人は、本願または本願から派生する任意の更なる出願の手続き中において、かかる特徴およびそれらの組み合わせの少なくとも一方に対して請求項を新たに作成する可能性があることを、ここに通知しておく。
先行技術のＡＣＣＵＦＥＴ構造を示す図。 本発明の第１の実施形態による構造の側部断面を示す図。 図２の構造の上面を示す図。 本発明の第２の実施形態による構造の側部断面を示す図。 図４の構造の上面を示す図。 本発明の第３の実施形態による構造の上面を示す図。 図６の構造の第１の断面を示す図。 図６の構造の第２の断面を示す図。
符号の説明
１８ セル
２０ ドリフト領域
２２ ソース領域
２４ ドレイン領域
２６ ソースボディ領域
２８ ドレインボディ領域
３０ ゲート対
３１ ゲート領域
３２ 誘電体
３３ 電位プレート
３４ ポリシリコンゲート材料
３５ トレンチ
３６ ゲートコネクタ（ゲート接点）

Claims (15)

  1. 第１の主表面を有する半導体デバイスであって、
    前記第１の主表面で縦方向に離間されたソースおよびドレイン領域、前記ドレイン領域に対向する前記ソース領域端のソースボディ領域、前記ソース領域に対向する前記ドレイン領域端のドレインボディ領域、および前記ソースボディ領域から前記ドレインボディ領域にかけて延在するドリフト領域を有する少なくとも１つのセルと；
    縦方向に離間された少なくとも一対の絶縁ゲートであって、前記対の内の一方は前記ソースボディ領域に近接し、前記対の内の他方は前記ドレインボディ領域に近接し、前記ゲートは縦方向の側壁とともに縦方向に延在し、前記絶縁ゲートはトレンチ内に形成され、前記トレンチはその側壁、端壁および基底に沿うゲート誘電体および前記ゲート誘電体内のゲート導体を有する、前記絶縁ゲートと；
    前記デバイスがオンに切り替わる時にソースおよびドレイン間を流れる電流を送り、デバイスがオフに切り替わる時にソースおよびドレイン間の電圧を維持するように前記ドリフト領域を制御する前記ドリフト領域に隣接したプレートと；
    を備える、半導体デバイス。
  2. 前記ソースおよびドレイン領域が第１の伝導型であり、前記ソースおよびボディ領域が前記第１の伝導型とは反対の第２の伝導型である、請求項１に記載の半導体デバイス。
  3. 前記ドリフト領域がドーパント濃度を５×１０１６ｃｍ−３から５×１０１７ｃｍ−３の範囲とする前記第１の伝導型である、請求項２に記載の半導体デバイス。
  4. 前記プレートが前記ドリフト領域に隣接する絶縁導電性電位プレートである、先行するいずれかの請求項に記載の半導体デバイス。
  5. 絶縁導電性電位プレートがゲートの対の各々から前記ドリフト領域に近接する前記ゲートの対の他方に向かって縦方向に延在し、各導電性電位プレートは前記ゲートと電気的に接触する、請求項４に記載の半導体デバイス。
  6. 前記電位プレートの前記側壁沿いの前記誘電体の厚みが、前記ゲートの前記側壁沿いの前記誘電体の厚みより厚い、請求項５に記載の半導体デバイス。
  7. 前記縦方向に離間されたゲートの間にあって前記縦方向に離間されたゲートから絶縁された、少なくとも１つの縦方向に延在する電位プレートを備える、請求項４に記載の半導体デバイス。
  8. 前記基板の前記第１の主表面にわたって横方向に離間され、縦方向に離間された絶縁ゲートの対と交互に配置される複数のセルを備える、先行するいずれかの請求項に記載の半導体デバイス。
  9. 前記プレートが、前記または各セルの両側で横方向に前記ソースに近接するソース末端から前記ドレインに近接するドレイン末端にかけて前記または各セルの両側で縦方向に延在する抵抗性フィールドプレートを備える、請求項１または２に記載の半導体デバイス。
  10. １つまたは複数の前記ソース領域および１つまたは複数の前記フィールドプレートの前記ソース端に共通に接続するソース接点と、１つまたは複数の前記ドレイン領域および１つまたは複数の前記フィールドプレートの前記ドレイン端に共通に接続するドレイン接点と、をさらに備える、請求項９に記載の半導体デバイス。
  11. 前記ゲートトレンチが前記第１の主表面から前記基板まで延在し、前記半絶縁フィールドプレートがそれぞれ前記第１の主表面から前記基板まで延在する、請求項９または１０に記載の半導体デバイス。
  12. 前記第１の主表面にわたって横方向に交互に位置する複数のセルならびにフィールドプレートを含む、請求項９から１１のいずれかに記載の半導体デバイス。
  13. 前記ゲートを各セルの横境界内に配置する、先行するいずれかの請求項に記載の半導体デバイス。
  14. 前記ソースボディ領域が前記ソース領域の下に延在し、前記ドレインボディ領域が前記ドレイン領域の下に延在する、先行するいずれかの請求項に記載の半導体デバイス。
  15. 前記ソースおよび前記ソースボディ領域に共通に接続するソース接点と、前記ドレインおよび前記ドレインボディ領域に共通に接続するドレイン接点と、を備える、先行するいずれかの請求項に記載の半導体デバイス。
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