KR100652449B1 - 횡형 박막 실리콘-온-절연체 ｊｆｅｔ 디바이스 - Google Patents

Abstract

횡형 박막 실리콘-온 -절연체(silicon-on-insulator : SOI) JFET 디바이스는 반도체 기판과, 기판 상의 매립형 절연 층과, 그리고 매립형 절연 층 상의 제 1 도전형의 반도체 층에서의 JFET 디바이스(20)를 포함한다. 또한 디바이스는 제 1 도전형의 소스 영역(source region)과, 소스 영역으로부터 횡방향으로 이격된 제 2 도전형의 제어 영역과, 그리고 제어 영역에 인접한 제 1 도전형의 횡형 드리프트 영역(drift region)을 포함한다. 제 1 도전형의 드레인 영역(drain region)은 횡형 드리프트 영역에 의해 제 1 횡방향에서 제어 영역으로부터 횡방향으로 이격되어 제공되어 있으며, 적어도 하나의 필드 플레이트 전극은 횡형 드리프트 영역의 적어도 주요부 상에 제공되어 있으면서 또한 절연 영역에 의해 드리프트 영역으로부터 절연되어 있다. 제어 영역은 얇은 반도체 층의 부분에 의해 제 1 횡방향에 수직인 제 2 횡방향으로 이격되어 있는 제어 영역 부분을 포함하여 통상은 "온"인 JFET 디바이스를 구성하게 된다.

Description

횡형 박막 실리콘-온-절연체 ＪＦＥＴ 디바이스{LATERAL THIN-FILM SILICON-ON-INSULATOR (SOI) JFET DEVICE}

본 발명은 반도체-온-절연체(semiconductor-on-insulator : SOI), 특히 고전압 용도에 적합한 SOI JFET 디바이스에 관한 것이다.

고전압 전력 디바이스를 제조할 때는 일반적으로 항복 전압, 사이즈, "온(on)" 저항 및 제조상의 간단성과 신뢰성과 같은 분야에서 타협과 절충이 이루어져야 한다. 항복 전압과 같은 하나의 변수를 향상시키면, '온' 저항과 같은 다른 변수의 열화가 종종 나타난다. 상기한 바와 같은 디바이스는 이론적으로는 모든 영역에서 동작 및 제조상의 단점을 최소로 하면서 탁월한 특성을 유지할 수 있을 것이다.

특별히 유익한 한 형태의 횡형 박막 SOI 디바이스는 반도체 기판, 기판 상의 매립형 절연 층 및 매립형 절연 층 상의 횡형 MOS 디바이스를 포함하는데, MOSFET와 같은 MOS 디바이스는 매립형 절연 층 상의 반도체 표면 층을 포함하고, 또 제 1 도전형과 반대인 제 2 도전형의 소스 영역(source region)과, 바디 영역의 채널 영역(channel region) 상에서 절연 영역에 의해 그로부터 절연된 절연 게이트 전극과, 그리고 드리프트 영역(drift region)에 의해 채널 영역으로부터 횡방향으로 이격된 제 1 도전형의 드레인 영역(drift region)을 포함한다.

이와 같은 타입의 디바이스는 도 1에 도시되어 있으며, 이것은 본 발명에서 참조하는 본 출원인의 미국 특허 제 5,246,870호(방법 특허)와 제 5,412,241호(장치 특허)에 관련되어 있다. 상기 특허의 도 1에 도시된 디바이스는 동작을 향상시키기 위해 드리프트 영역에 직선 횡형 도핑 프로파일을 갖는 얇은 SOI 층과 상부 필드 플레이트와 같은 각종 특징부를 포함하는 횡형 SOI MOSFET 디바이스이다. 통상적인 것과 마찬가지로 상기 디바이스는 n-형 소스와 드레인 영역을 가지며, 통상적으로 NMOS 기술에 관련된 프로세스를 이용하여 제조된 n-채널 또는 NMOS 트랜지스터이다. 두께가 일정한 직선 도핑 드리프트 영역을 갖는 SOI 디바이스는 본 발명에서 참조하는 본 출원인의 미국 특허 제 5,300,448호에 예시되어 있다.

SOI 전력 디바이스의 고전압 및 고전류 성능 변수를 향상시키기 위한 보다 진보된 기법은, 본 발명에서 참조하는 본 출원인의 1997년 12월 24일자 미국 특허출원 제 08/998,048호에 예시되어 있다. SOI 디바이스의 성능을 향상시키기 위한 또 다른 기법은 한 가지 타입 이상의 디바이스 구성(configuration)을 단일 구조로 결합시킨 하이브리드(hybrid) 디바이스를 형성하는 것이다. 본 발명에서 참조하는 본 출원인의 1998년 7월 24일자 미국 특허출원 제 09/122,407호를 예로 들 수 있는 SOI 디바이스는 동일 구조물에 횡형 DMOS 트랜지스터와 LIGB 트랜지스터를 갖고 있다.

이상과 같이, 항복 전압, 사이즈, 전류 이송 능력 및 제조상의 용이성과 같은 변수를 최적에 더욱 가깝게 조합시키기 위한 노력으로서 다수의 기법 및 접근 방안이 MOS 전력 반도체 디바이스의 성능을 향상시키기 위해 사용되어 왔음을 알 수 있다. 전술한 모든 구조물은 디바이스 성능에 가변 레벨의 개선점을 제공하지만, 고전압 및 고전류 동작을 위한 모든 디자인 조건을 충분히 만족시키는 디바이스나 구조물은 없다.

상기한 참조 기술은 MOS 트랜지스터 디바이스에 관련되어 있지만, 어떤 용도에서는 유사하게 향상된 성능을 보이는 고전압 SOI JFET 디바이스 구조물을 갖는 것이 바람직하다. SOI JFET 디바이스는 예로서 미국 특허 제 5,130,770호와 제 5,432,377호에 예시된 바와 같이 실존하고 있지만, 이러한 디바이스는 상기한 SOI MOS 디바이스에 예증된 바와 같은 우수한 고전압, 고전류 성능을 보이지 않는다.

따라서 동작 변수, 특히 "온" 저항과 항복 전압이 더욱 최적화된 고전압, 고전류 조건에서 고성능을 발휘할 수 있는 바람직하게는 통상은 "온" 타입인 SOI JFET 디바이스 구조물이 바람직하게 되는 것이다.

SOI JFET 디바이스 구조물은 상기한 향상된 SOI MOSFET 디바이스를 제조하는데 사용된 것과 매우 유사한 프로세스 기술을 사용하여 제조할 수 있는 것이 또한 바람직하다.

발명의 개요

본 발명의 목적은 고전압, 고전류 조건에서 고성능을 발휘할 수 있는 통상은 "온" 타입인 SOI JFET 디바이스 구조물을 제공하는 것이다. 본 발명의 다른 목적은 "온" 저항 및 항복 전압과 같은 동작 변수가 향상된 트랜지스터 디바이스 구조물을 제공하는 것이다. 본 발명의 또 다른 목적은 향상된 고전압 및 고전류 성능을 가진 SOI MOSFET 디바이스를 제조하는데 사용된 것과 매우 유사한 프로세스 기술을 사용하여 제조할 수 있는 트랜지스터 디바이스 구조물을 제공하는 것이다.

본 발명에 따라서, 상기 목적은 상기한 타입의 횡형 박막 SOI JFET 디바이스 구조물에서 달성되는데, 매립형 절연 층이 반도체 기판 상에 제공되어 있고, JFET 디바이스는 매립형 절연 층 상의 제 1 도전형의 얇은 반도체 층을 포함하며, 또한 제 1 도전형의 소스 영역(source region)과, 제 1 도전성과 반대인 제 2 도전성을 가지며, 소스 영역으로부터 횡방향으로 이격된 제어 영역(control region)과, 제어 영역에 인접한 제 1 도전형의 횡형 드리프트 영역(drift region)과, 그리고 횡형 드리프트 영역에 의해 제 1 횡방향에서 제어 영역으로부터 횡방향으로 이격된 제 1 도전형의 드레인 영역(drain region)을 포함한다. 절연 영역에 의해 드리프트 영역으로부터 절연되는 적어도 하나의 필드 플레이트 전극은 횡형 드리프트 영역의 적어도 하나의 주요부 상에 제공되고, 제어 영역은 얇은 반도체 층의 부분에 의해 제 1 횡방향에 수직인 제 2 횡방향에서 이격된 제어 영역 부분을 포함한다.

본 발명의 바람직한 실시예에 있어서, 횡형 드리프트 영역은 직선으로 경사진 도핑 프로파일을 가질 수 있으며, 하나 또는 두 개의 필드 플레이트 전극은 횡형 드리프트 영역 상에 제공될 수 있다.

본 발명의 다른 바람직한 실시예에 있어서, 필드 플레이트 전극은 제 2 도전형의 제어 영역에 접속될 수 있다.

본 발명에 따른 횡형 박막 SOI JFET 디바이스는 낮은 "온" 저항과 높은 항복 전압과 같은 고전압, 고전류 조건에서의 동작에 적합한 디바이스를 만드는 우수한 성능 특성의 조합을 이하의 디바이스, 즉 향상된 SOI MOSFET 디바이스를 제조하는데 사용된 것과 매우 유사한 프로세스 기술을 사용하여 제조할 수 있는 통상은 "온" JFET 디바이스에서 얻을 수 있는 상당한 개선점을 제공한다.

본 발명의 상기 및 기타 태양은 후술하는 실시예로부터 상세히 설명될 것이다.

본 발명은 첨부 도면을 참조한 하기의 상세한 설명으로부터 더욱 완전하게 이해될 것이다.

도 1은 본 발명의 바람직한 실시예에 따른 횡형 박막 SOI JFET 디바이스의 평면도,

도 2는 도 1의 선 2-2를 따른 도 1의 횡형 박막 SOI JFET 디바이스의 단면도,

도 3은 도 1의 선 3-3을 따른 단면도.

도면에서 동일한 도전형을 갖는 반도체 영역은 일반적으로 단면도에서 동일 방향으로 빗금을 표시했으며, 도면은 축척하여 도시한 것이 아니다.

도 1의 선 2-2를 따른 도 2의 단면도에서, 횡형 박막 SOI JFET 트랜지스터(20)는 반도체 기판(22), 매립형 절연 층(24) 및 디바이스가 제조되는 제 1 도전형의 반도체 표면 층(26)을 포함한다. JFET 트랜지스터는 제 1 도전형의 소스 영역(28)과, 도전성이 반대인 제 2 도전형의 더욱 강하게 도핑된 제어 컨택트 영역(31)을 갖는 제 2 도전형의 제어 영역(30)과, 제어 영역(30)의 모서리(30A)에 인접한 제 1 도전형의 횡형 드리프트 영역(32)과, 그리고 제 1 도전형의 드레인 영역(34)을 포함한다. 이 구조 위에는, 전체적으로 도면 부호 36으로 표시했으며 하기에서 상세히 후술할 필드 플레이트 전극 구조물이 제공되어 있으며, 산화물 절연 영역(38)에 의해 하부 반도체 표면 층(26)으로부터 절연되어 있다.

필드 플레이트 전극 구조물(36)은 드리프트 영역(32)의 일부에서 연장하는 폴리실리콘 부분(36A)과, 폴리실리콘 필드 플레이트 전극 부분(38A)을 제어 컨택트 영역(31)으로 접속시키며, 또 폴리실리콘 부분(36A)에 접속되는 금속화 층(36B)과, 그리고 드레인 영역(34)의 방향에서 폴리실리콘 부분(36A)을 지나 연장하여 필드 플레이트 전극 구조물(36)의 일부를 이루는 부가적인 부분(36C)으로 구성되고, 전체적으로는 횡형 드리프트 영역(32)의 주요부 상에서 연장된다. 다른 방법으로서, 폴리실리콘 부분(36A)은 우측으로 더 연장할 수 있고, 상부 금속화 층(36B)은 폴리실리콘 부분(36A)과 접촉하는 지점을 막 지나서 종료하도록 하여 도 2에서 부가적인 부분(36C)을 생략할 수 있는데, 이 경우에는 단지 하나의 필드 플레이트 전극(36A)만을 사용하게 된다.

도면에 도시된 디바이스는 자기 종료형(self-terminating)으로서, 전형적으로 실리콘 이산화물인 절연 영역(40,42)은 디바이스(20)의 어느 한 측면 상에 제공되어 인접한 도전성 구조물로부터 횡방향으로 디바이스를 절연시키는 역할을 한다. 마지막으로, 소스와 드레인 영역(28,34)에의 컨택트는 각각 통상적인 금속화 층(44,46)에 의해 이루어진다.

도 3은 도 1의 선 3-3을 따른 디바이스(20)의 단면도를 간략하게 도시한 것이다. 도 3에 도시된 디바이스의 대부분은 도 2에 도시된 디바이스의 대응 부분과 동일하므로 이들 부분에 대한 추가 설명은 하지 않는다. 도 3이 도 2와 근본적으로 다른 점은 도 3의 단면도는 디바이스(20)의 일부를 통해 절취한 것으로서, 도 2의 제어 영역(30) 또는 제어 컨택트 영역(31)을 포함하지 않으므로 제 1 도전형(전형적으로 n형)의 연속 도전성 통로가 소스 영역(28)으로부터 반도체 층(26)과 드리프트 영역(32)을 통해 드레인 영역(34)으로 형성되어 있는 점이다. 이러한 방식으로, JFET 디바이스(20)는 어떠한 외부 바이어스의 부재시에 통상은 "온"인 디바이스로서 동작하게 된다.

본 발명에 사용된 SOI JFET 트랜지스터 구조물은 본 발명의 범주 내에서 단계진(stepped) 산화물 영역(38A, 38B), 얇은 횡형 드리프트 영역 부분(32) 및 드리프트 영역(32)에서 직선으로 경사진 도핑 프로파일과 같은 종래 기술에서 설명한 각종 성능 향상 특징부를 단독 또는 조합으로 포함할 수 있고, 또한 본 발명의 정신과 범주 내에서 원하는 기타 성능 향상 특징부를 포함할 수 있다. 다른 방법으로서, 미국 특허 제 5,300,448호에 예시된 바와 같은 두께가 일정한 횡형 드리프트 영역을 사용할 수도 있다.

도면에 간략하게 도시된 대표적인 평면도는 특정 디바이스 구조물을 묘사한 것이지만, 본 발명의 범주 내에서는 디바이스의 기하하적 형상(geometry)과 구성에서 폭 넓은 변화를 기할 수 있다. 도핑 레벨과 디멘션(dimension)은 통상적인 것이며, 전술한 종래 기술에서 상세하게 언급되어 있는 대표 값과 다를 수 있다.

도 1에 간략하게 도시한 대표적인 평면도는 도 2와 3의 단면도간의 상관 관계를 더욱 명료하게 예시하는 방식으로 횡형 SOI JFET 디바이스의 주요 소자의 상부를 도시한 것이다. 도 1의 모든 구성 소자는 도 2와 3의 설명과 관련하여 이미 상술했으므로, 도 1은 이들 소자에 대한 추가 설명없이 도 2와 3의 구성 소자간의 상관 관계를 설명하는데 사용될 것이다. 도 1의 평면도에서, 반도체 표면 층(26)은 좌측에서 소스 영역(28)과 우측에서 드레인 영역(34)을 포함하고, 디바이스의 우측에서 드레인 영역을 향하여 연장하는 횡형 드리프트 영역(32)을 갖는다. 제어 영역(30)은 도 1에서 종방향으로 이격되어 있는 복수개의 제어 영역 부분(30,30',30'')을 포함하고, 각각의 제어 영역 부분은 대응 제어 컨택트 영역(31,31',31'')을 갖는다. 제어 영역 부분은 도 1에서 종방향으로 이격되어 있으므로, 선 3-3을 따른 부분과 같은 디바이스의 부분은 전체가 동일한 도전형의 재료로 구성되어 제로-바이어스(zero-bias) 상태에서 도전성으로 된다. 도 1의 선 2-2를 통한 부분과 같은 디바이스의 다른 부분은 도전형이 반대인 제어 영역 부분(30)을 포함하여 제로-바이어스 상태에서 비도전성으로 된다. 제어 영역 부분과 필드 플레이트 전극(들) 뿐 아니라 나머지 구조물에 적합한 전압을 인가함으로써 통상은 "온"인 디바이스(20)는 후술하는 방식으로 "오프"로 효과적으로 절환된다. 도 1에는 단지 3개의 제어 영역 부분만을 도시하고 있지만, 본 발명은 그 수를 제한하지 않음을 이해해야 할 것이다.

본 발명의 통상은 "온"인 SOI JFET 디바이스는 혼합형 모드로 결합된 공핍(depletion) 영역을 이용하여 "오프"로 절환하여 통상은 "온"인 구조물에서 도전성 통로를 소스(28)로부터 드레인(34)으로 핀치-오프(pinch-off)할 수 있다. 본 발명에 따른 구조물에서, 이격된 제어 영역 부분(30) 사이의 영역의 핀치-오프에 의한 횡형 공핍 영역은 MOS 캐패시터로부터 종형 공핍 영역과 결합하여 디바이스 레이아웃(layout) 함수인 핀치-오프 특성을 갖는 디바이스를 얻을 수 있다. 즉 도 1에 도시된 바와 같이, 횡형 공핍 영역은 제 1 도전형의 반도체 표면 층(26)과 제 2 도전형의 제어 영역 부분(30) 사이에 형성된 p-n 접합부를 적절히 바이어싱하여 얻는다. 부가적으로, 종형 공핍 영역은 필드 플레이트 구조물(36), 절연 영역(38) 및 반도체 표면 층(26)의 사이, 그리고 반도체 표면 층(26), 매립형 절연 층(24) 및 반도체 기판(22)의 사이에 형성된 MOS 캐패시터로부터 얻는다. MOS 캐패시터에 의해 형성된 종형 공핍 영역은 제어 영역 부분과 얇은 반도체 층 사이의 전술한 p-n 접합부에 의해 형성된 횡형 공핍 영역에 (또한 도 2에서 영역의 우측에) 인접하게 되며, 이러한 각종 공핍 영역은 상호작용하여 디바이스를 완전히 핀치-오프시킨다. 중요한 것은 횡형 핀치-오프는 제어 영역 부분(30)의 기하학적 형상과 스페이싱(spacing)의 함수이고, 종형 핀치-오프는 반도체 층(26)에서의 도핑 레벨과 절연 층(38,24)의 두께의 함수여서, 이것은 혼합형 공핍 모드를 형성하여 접합부 전계 효과 거동과 MOS 전계 효과 거동이 결합되어 통상은 "온"인 디바이스를 효과적으로 핀치-오프시킨다. 더욱이 본 발명은 디바이스 동작 변수의 제어를 개선하고 제조상의 용이성을 향상시키기 위하여 디바이스 기하학적 형상과 도핑 레벨과 같은 제어 가능한 변수의 함수로서 핀치-오프 특성을 확립할 수 있다는 상당한 장점을 제공한다.

마지막으로, 본 발명에 따른 디바이스는 도 1과 2에 도시된 바와 같은 제어 영역 부분(30)과 더욱 강하게 도핑된 제어 컨택트 영역(31)을 형성하기 위해 주입 및/또는 확산 기법을 포함하는, 그러나 이에 제한되지 않는 전술한 종래 기술에서 기술되어 있는 바와 같은 공지의 종래 기술을 이용하여 제조할 수 있고, 디바이스 기하학적 형상, 디멘션, 도핑 레벨 및 구성은 본 발명의 범주 내에서 폭 넓게 변화할 수 있음은 당업자는 이해할 것이다.

이상 본 발명을 다수의 바람직한 실시예를 참조하여 각별히 도시하고 설명했지만, 당업자는 본 발명의 정신과 범주 내에서는 각종 변경이 가능함을 이해할 것이다.

Claims (6)

1. 횡형 박막 실리콘-온-절연체(silicon-on-insulator : SOI) JFET 디바이스(20)에 있어서,

   반도체 기판(22)과, 상기 기판 상의 매립형 절연 층(24)과, 그리고 상기 매립형 절연 층 상의 제 1 도전형의 반도체 층(26) 내의 JFET 디바이스를 포함하되,

   상기 JFET 디바이스는

   제 1 도전형의 소스 영역(28)과,

   상기 소스 영역(28)으로부터 횡방향으로 이격되어 있으며, 제 1 도전성과 반대인 제 2 도전형의 제어 영역(30)과,

   상기 제어 영역(30)에 인접한 제 1 도전형의 횡형 드리프트 영역(32)과,

   상기 횡형 드리프트 영역(32)에 의해 제 1 횡방향에서 상기 제어 영역(30)으로부터 횡방향으로 이격된 제 1 도전형의 드레인 영역(34)과,

   상기 횡형 드리프트 영역(32)의 적어도 주요부 상의 적어도 하나의 필드 플레이트 전극(36)을 포함하며,

   상기 필드 플레이트 전극(36)은 절연 영역(38)에 의해 상기 드리프트 영역으로부터 절연되고,

   상기 제어 영역(30)은 상기 얇은 반도체 층(26) 부분에 의해 상기 제 1 횡방향에 수직인 제 2 횡방향에서 이격되어 있는 제어 영역 부분(30,30',30'')을 포함하는

   횡형 박막 SOI JFET 디바이스.
2. 제 1 항에 있어서,

   상기 횡형 드리프트 영역(32)은 직선으로 경사진 도핑 프로파일을 갖는 횡형 박막 SOI JFET 디바이스.
3. 제 1 항에 있어서,

   상기 횡형 드리프트 영역(32) 상에는 단 하나의 필드 플레이트 전극(36A)만 제공되는 횡형 박막 SOI JFET 디바이스.
4. 제 1 항에 있어서,

   상기 횡형 드리프트 영역(32) 상에는 두 개의 필드 플레이트 전극(36A,36C)이 제공되는 횡형 박막 SOI JFET 디바이스.
5. 제 1 항에 있어서,

   적어도 하나의 필드 플레이트 전극(36)이 상기 제어 영역(30)에 접속되는 횡형 박막 SOI JFET 디바이스.
6. 제 5 항에 있어서,

   적어도 하나의 필드 플레이트 전극(36)이 제어 컨택트 영역(31)에 의해 상기 제어 영역(30)에 접속되는 횡형 박막 SOI JFET 디바이스.

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