JP2006501644A - 横型絶縁ゲートバイポーラｐｍｏｓ装置 - Google Patents

Abstract

横型絶縁ゲートバイポーラＰＭＯＳ装置（２０ｂ）は、半導体基板（２２）と、埋め込み絶縁層（２４）と、埋め込み絶縁層上のＳＯＩ層内に、ｐ導電型のソース領域を有する横型ＰＭＯＳトランジスタ装置とを含む。ｎ導電型の横方向ドリフト領域（３２）が本体領域（３０）近傍に設けられ、ｐ導電型のドレイン領域がドリフト領域により本体領域から横方向に分離されて設けられている。ｎ導電型ドレイン領域（３４ｂ）が、ｐ反転バッファ内に挿入されたシャローｎ型コンタクト表面領域として形成される。動作中にチャネル領域が形成され、本体領域（３０）近傍の横方向ドリフト領域（３２）の一部分の上部に延在する本体領域（３０）の一部分の上部にゲート電極（３６）が設けられている。ゲート電極（３６）は絶縁領域（３８）により本体領域（３０）とドリフト領域（３２）とから絶縁されている。

Description

この発明はセミコンダクタ・オン・インシュレータ（ＳＯＩ）装置の分野に関し、さらに、特に、高電圧用途に適する横型ＳＯＩＰＭＯＳ装置に関する。

高電圧電力装置の製造においては、絶縁破壊電圧、サイズ、オン抵抗、そして、製造容易性や信頼性等において、通常、トレードオフと妥協が余儀なくされる。絶縁破壊電圧等の一つのパラメータを改善すると、オン抵抗等の他のパラメータが悪くなることがよくある。

ある既知の横型薄膜ＳＯＩ装置の形態は、半導体基板と、この基板の上に埋め込み絶縁層と、そして、埋め込み絶縁層上のＳＯＩ層内に横型トランジスタ装置とを含み、ＭＯＳＦＥＴ等の上記装置は、上記埋め込み絶縁層上に半導体表面層を含み、第一の導電型であり、この第一の導電型とは反対の第二の導電型の本体領域内に形成されたソース領域と、本体領域のチャネル領域上部にあり且つこれから絶縁されている絶縁ゲート電極と、第一の導電型の横方向ドリフト領域と、このドリフト領域によりソース領域から横方向に分離されたｐ型のドレイン領域とを有する。

この種の装置は、本出願の譲受け人に譲渡され、その開示内容が本出願の一部とされる米国特許番号６，１２７，７０３に開示されている。この特許の装置は、リニアな横方向ドーピング領域と上部フィールドプレートを有する薄いＳＯＩ層等の動作を改善する様々な特徴を有する横型ＳＯＩＰＭＯＳ装置である。この装置はｐチャネル即ちＰＭＯＳトランジスタであり、ｐ型のソース及びドレイン領域を有し、従来からＭＯＳ技術と呼ばれるプロセス用いて製造される。このＰＭＯＳ装置は重くドープされたｐ型ドレイン領域と、適度にドープされたｐ型ドレインバッファ領域と、そして、軽くドープされたｐ型ドレイン拡張領域とにより成り、オン状態電流がすべて軽くドープされた表面がｐ型のドレイン拡張領域を流れてしまうという問題がある。この設計はｐ型拡張領域のドーピングレベルを低くして高絶縁破壊電圧を維持するもので、結果として動作抵抗が高くなる。

この発明は横型絶縁ゲートバイポーラＰＭＯＳ装置を提供し、この装置では、ドーピングレベルがドレイン領域からソース領域へ向かう方向に増加するようなリニアな勾配の注入特性がｎ型横方向ドリフト領域に与えられ、表面に隣接するｎ導電型のインプラントが適度にドープされたｐ型ドレインバッファ領域と軽くドープされたｐ型ドレイン拡張領域とに加えられ、軽くドープされたドレイン拡張領域は、ドレインからソースに向かって拡張され、しかし、ソース領域とは直接にはコンタクトが取られないｎ型ドリフト領域の表面全体に形成されている。これにより、電流の流れに対しｎ型及びｐ型の両方が適用できる二重ドレインＰＭＯＳ装置が形成できる。

この発明のある好ましい実施形態では、少なくともドレイン領域の一部分内のＰＩ（Ｐ反転）バッファ領域内にＳＮ（シャローＮ）を注入することによりアノードが形成され、オン状態での総電流が増加し、抵抗が小さくなる。

この発明のさらなる好ましい実施形態では、導電フィールドプレートがＰＭＯＳ装置のソース領域に接続される。

この発明の横型絶縁ゲートバイポーラＭＯＳ装置では、改善された各種動作特性、特に、例えば、電流とオン抵抗により、この装置が、高電圧、高電流環境、そして、特に、高絶縁破壊電圧での動作に適するようになるという大きな改良が、従来の技術を用いたＰＭＯＳ構造を導入できる比較的簡単で経済的な設計により達成できる。

しかし、この発明では、電流増加のための二重電流経路を有するＭＯＳ装置を導入することにより電流を増加させることができることを認識している。これら並びにその他のアスペクトは以下に記載する実施形態を参照することにより明らかにそして明瞭となる。

各図において、同じ導電型の半導体領域は、通常、横断面において同方向にハッチングされ、そして、各図は実際のスケール通りには描かれてはいないことが理解されるべきである。

図１の簡略化された横断面において、米国特許番号６，１２７，７０３に開示されている横型薄膜装置であるＳＯＩＰＭＯＳトランジスタ２０ａは、半導体基板２２と、埋め込み絶縁層２４と、その中にこの装置が製造される半導体表面ＳＯＩ層２６とを含む。ＰＭＯＳトランジスタは、ｐ導電型のソース領域２８と、ｎ導電型の本体領域３０と、ｎ導電型の横方向ドリフト領域３２と、ｐ導電型のドレイン領域３４ａとを含む。この基本装置構造は、さらに、図に示されるように、下部半導体表面層２６とその他のこの装置の導電部分から酸化物絶縁領域３８により完全に絶縁されたゲート電極３６を含む。

さらに、ＰＭＯＳトランジスタ２０ａは、ソース領域２８とコンタクトが取られ、本体領域３０内に位置し、本体領域３０と同じ導電型で、しかし、本体領域３０より軽くドープされた本体コンタクト表面領域４０を含む。ソース領域２８への電気的コンタクトがソースコンタクト電極４２により形成され、一方、ドレイン領域３４ａにはドレインコンタクト電極４４が設けられている。ＰＭＯＳトランジスタ２０ａには、ドリフト領域３２内に、ｐ導電型ドレイン領域３４ａから、直接コンタクトが取られないが、ソース領域２８近傍まで拡張される表面結合ｐ導電型ドレイン拡張領域４６が設けられている。さらには、ｐ導電型のバッファ領域４８がドリフト領域３２内にが設けられ、ドレイン領域３４ａの下部においてドレイン拡張領域４６から埋め込み絶縁層２４へと拡張されている。

図２を参照すると、この発明の実例が概略的に示されている。当業者には認識されるように、従来技術のＰＭＯＳトランジスタ２０ａが図１に示された装置から横型絶縁ゲートバイポーラＰＭＯＳ装置２０ｂに変更されている。ＰＭＯＳトランジスタ２０ａとの関わりで記載されたように、バイポーラＰＭＯＳ装置２０ｂは半導体材料で形成された基板層２２を有し、その上に絶縁層２４とＳＯＩ表面層２６が積層されている。表面ＳＯＩ層２６は、ｐ型ソース領域２８と、ｎ型本体領域３０と、ドレインからソースへドーピングレベルがリニアな勾配の注入特性で増加するｎ型横方向ドリフト領域３２と、ゲート電極３６と、好ましくは酸化物の絶縁領域３８とを含む。高濃度にドープされたｎ型本体コンタクト領域４０が、本体領域３０内に位置して、ソース領域２８とコンタクトが取られ、ソース領域２８はソースコンタクト電極４２に接続されている。

しかし、この発明では、ｎ導電型に注入されたドレイン領域３４ｂを二次的な電気的経路のアンカー（ａｎｃｈｏｒ）として設けている。ｎ型ドレイン領域３４ｂを設けることにより横型絶縁ゲート表面指向（ｓｕｒｆａｃｅ ｏｒｉｅｎｔｅｄ）トランジスタと並列に動作可能な横型絶縁表面指向ゲートトランジスタが実現され、これにより、さらなる電流経路が形成され、そして、装置のオン抵抗が事実上小さくなる。この装置は、以前可能だったよりも大きな電流を流すことができる表面近傍に経路を有するシャローｐＰＭＯＳ素子と埋め込みシャローｎ／ｐバッファ／ｎドリフト／ｎ本体経路とを提供する。

図３を参照すると、この発明のバイポーラＰＭＯＳ装置と先行特許６，１２７，７０３に記載されているＰＭＯＳ装置との導電性能を比較した図が与えられている。図に見られるように、先行技術ＰＭＯＳ装置の動作が、電圧が増加するに従い電流が徐々に増加する線Ｂで示されている。この発明のバイポーラＰＭＯＳ装置の予測動作が線Ａで示されている。二重の導電経路を有するので、この発明は、グラフから明らかなように、順方向電圧領域において、電流容量が従来技術より大凡３倍増加する。このシミュレーションによる動作では、ゲートとドレインがアースされソ−スはプル・アップされている。上記のように、電流が並列導電経路を流れる。

この発明が特定の実施形態について記載されたが、この発明の範囲と精神から外れることなく各種の変更及び変形が成されることが認識され、この発明は添付特許請求の範囲によりさらに明瞭且つ正確に規定される。

従来の横型薄膜ＳＯＩＰＭＯＳ装置の概略的な横断面を示す図である。 この発明の横型薄膜絶縁ＳＯＩバイポーラＰＭＯＳ装置の概略的な横断面を示す図である。 従来のＰＭＯＳ装置とこの発明のバイポーラＰＭＯＳ装置とを比較したシミュレーションによる動作図である。

Claims (7)

1. 半導体基板と、
   前記基板上に埋め込み絶縁層と、
   前記埋め込み絶縁層上のＳＯＩ層内に横型ＰＭＯＳ装置とを備え、該装置はｎ導電型の本体領域内に形成されたｐ導電型のソース領域と、ｎ導電型の横方向ドリフト領域と、前記本体領域近傍の、前記横方向ドリフト領域により前記本体領域から横方向に分離されている、ｐ導電型のドレイン領域と、そして、前記本体領域近傍の前記横方向ドリフト領域の一部分の上部に延在する前記本体領域の一部分の上部にゲート電極とを有し、絶縁領域により前記本体領域から前記ゲート電極が絶縁され、前記横方向ドリフト領域のドーピングレベルが前記ドレイン領域から前記ソース領域へ向かう方向に増加するようなリニアな勾配の注入特性が前記横方向ドリフト領域の横方向範囲の主要部分に与えられ、
   前記ソース領域と前記ドリフト領域と前記ドレイン領域とが、前記ＰＭＯＳ装置がオン状態の時にさらなる電流経路を与えるように動作するバイポーラトランジスタを形成して前記ＰＭＯＳ装置のオン抵抗を小さくすることを特徴とする横型薄膜絶縁ゲートバイポーラＰＭＯＳ装置。
2. 前記ドレイン領域はｐ反転バッファ領域内に形成されたシャローｎ型本体コンタクト表面領域を備えることを特徴とする請求項１に記載のバイポーラＰＭＯＳ装置。
3. 前記ｎ型本体領域は前記ｎ型ドリフト領域の一部分から形成されていることを特徴とする請求項１に記載のバイポーラＰＭＯＳ装置。
4. 前記本体領域内に形成され、前記ソース領域とコンタクトが取られているｎ型本体コンタクト表面領域をさらに備えることを特徴とする請求項１に記載のバイポーラＰＭＯＳ装置。
5. 前記ドレイン領域は、さらに、前記ＰＭＯＳ装置がオン状態の時にバイポーラトランジスタのエミッタとして機能することを特徴とする請求項１に記載のバイポーラＰＭＯＳ装置。
6. 前記ソース領域は、さらに、前記ＰＭＯＳ装置がオン状態の時にバイポーラトランジスタのコレクタ領域として機能することを特徴とする請求項５に記載のバイポーラＰＭＯＳ装置。
7. ドレイン拡張領域が前記ドリフト領域内に設けられ、前記ドレイン領域から、直接コンタクトが取られないが、前記ソース領域近傍まで拡張されることを特徴とする請求項１に記載のバイポーラＰＭＯＳ装置。

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