KR19990022793A - 반도체 칩 연결 영역을 갖는 고전압 래터럴 금속 산화물 반도체전계 효과 트랜지스터 세마이콘덕터-온-인슐레이터 디바이스 - Google Patents
반도체 칩 연결 영역을 갖는 고전압 래터럴 금속 산화물 반도체전계 효과 트랜지스터 세마이콘덕터-온-인슐레이터 디바이스 Download PDFInfo
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Abstract
SOI(Semiconductor-On-Insulator) 디바이스는 반도체 기판, 기판상의 매립형 절연층, 및 매립형 절연층상의 래터럴 MOSFET를 포함한다. MOSFET는 매립형 절연층상에 반도체 표면층을 포함하고, 이 반도체 표면층은 제 1 도전형의 소스 영역, 제 1 도전형과 반대인 제 2 도전형의 채널 영역, 채널 영역의 위에 그로부터 절연된 절연 게이트 전극, 제 2 도전형의 래터럴 드리프트 영역, 드리프트 영역에 의해 채널 영역으로부터 측면 방향으로 이격되고 제 1 도전형으로 되어 있는 드레인 영역을 갖는다. 제 1 도전형의 반도체 연결 영역은 채널 영역과 드리프트 영역 사이에 제공되며, 반도체 표면층을 통해 실질적으로 연장되며, 디바이스의 소스 영역은 바람직하게 드리프트 영역에 전기적으로 접속된다. 이 디바이스 구성은 n채널 디바이스를 제조하는 것과 통상 연관된 얇은 SOI 고전압 기술을 이용하여 고전압 p채널 MOS 트랜지스터를 제공하는데 특히 유용하다.
Description
본 발명은 세마이콘덕터-온-인슐레이터(Semiconductor-On-Insulator; SOI) 디바이스에 관한 것으로, 보다 상세하게는 고전압 응용에 적합한 래터럴 SOI 디바이스에 관한 것이다.
고전압 전력 디바이스를 제조함에 있어, 통상 브레이크다운 전압, 디바이스의 사이즈, 온(on) 저항과 제조의 단순성 및 신뢰도와 같은 측면들에서 절충과 타협이 이루어져야 한다. 흔히, 브레이크다운 전압과 같은 하나의 파라미터를 증대시키면, 온 저항과 같은 다른 파라미터의 저하를 초래하게 된다. 이상적으로, 이러한 디바이스는 모든 측면에서 우수한 특성을 나타내고, 최소의 동작 및 제조의 단점을 갖는다.
특히 SOI 디바이스의 한 유용한 형태는 반도체 기판, 기판상의 매립형 절연층, 및 매립형 절연층상의 래터럴 MOSFET를 포함하며, 이 MOSFET는 매립형 절연층상에 반도체 표면층을 포함하고, 이 반도체 표면층은 제 1 도전형의 소스 영역, 제 1 도전형과 반대인 제 2 도전형의 채널 영역, 채널 영역위에 형성되며 그로부터 절연된 절연 게이트 전극, 제 2 도전형의 래터럴 드리프트 영역, 드리프트 영역에 의해 채널 영역으로부터 측면 방향으로 이격된 제 1 도전형의 드레인 영역을 갖는다.
본 발명자에게 특허된 관련 미국 특허 제 5,246,870 호(방법에 관한 특허) 및 제 5,412,241 호(디바이스에 관한 특허)에 공통인 이러한 유형의 디바이스가 도 1에 도시되어 있다. 상기한 특허의 도 1에 도시된 디바이스는, 동작을 향상시키기 위하여, 선형 래터럴 도핑 영역 및 오버라잉 필드 플레이트를 갖는 얇게 형성된 SOI층과 같은 각종 피처를 갖는 래터럴 SOI MOSFET 디바이스이다. 통상, 이러한 디바이스는 NMOS 기술로 언급되는 프로세스를 이용하여 제조된 n형 소스 및 드레인 영역을 갖는 n채널 또는 NMOS 트랜지스터이다.
그러나, 회로 구현에 있어 충분한 융통성을 위해, 하나의 기술(예를 들면, n형 SOI층을 이용하는 NMOS 기술)을 이용하여 유사한 높은 브레이크다운 전압을 갖는 NMOS 및 PMOS 트랜지스터를 모두 제조하는 것이 바람직하다.
얇은 SOI막에 고전압 PMOS 트랜지스터를 실현하는 한 방법은 전술한 바와 같은 구조적인 구성을 이용하여 모든 반도체 영역의 도전형을 단순히 반전시키는 것이다. 이러한 방법에 의한 문제점은 역차단 동안 p형의 선형적으로 변화하는 드리프트 영역을 공핍시키는데 반대 극성의 공급 전압(즉, 기판에 대해 음의 전압이다)이 요구된다는 점이다. 다수의 회로 응용에 대해, 양 및 음의 고전압 공급 전력을 이용하는 것은 적절하지 않거나 비경제적이므로, 기판에 대해 양의 고전압을 차단시킬 수 있는 고전압 PMOS 트랜지스터를 제공하는 것이 바람직할 수 있다. 디바이스의 상부 표면상에 얕은 p형 임플랜트를 제공하고 비교적 두꺼운 드리프트 영역을 이용함으로써 종래의 PMOS 트랜지스터를 제조하는 다른 방법은 완전히 만족할 만한 해결책을 제공하지 못하는데, 그 이유는 이러한 구조가 공통으로 제조된 NMOS 트랜지스터의 능력에 부합하는 충분히 높은 브레이크다운 전압을 제공하지 못하고, 따라서 회로의 허용가능한 동작 전압을 과도하게 제한하기 때문이다.
따라서, 하나의(대표적으로 NMOS) 기술을 이용하여 NMOS 및 PMOS 고전압 트랜지스터 모두를 융통성있게 구현할 수 있는 래터럴 MOSFET SOI 디바이스 구성을 제공하는 것이 바람직할 수 있다. 또한, NMOS 및 PMOS 디바이스의 전력을 공급하는 단극성의 고전압 공급 전력을 이용할 수 있는 SOI MOSFET 디바이스 구성을 제공하는 것이 바람직할 수 있으며, 여기서 두 유형의 디바이스의 브레이크다운 전압은 거의 동일하다.
따라서, 본 발명의 목적은 기판에 대해 양의 고전압을 차단시킬 수 있는 고전압 PMOS 트랜지스터를 제공하는 것이다. 본 발명의 다른 목적은 하나의(전형적으로 NMOS) 기술을 이용하여 NMOS 및 PMOS 고전압 트랜지스터 모두를 융통성있게 구현할 수 있는 래터럴 MOSFET SOI 디바이스 구성을 제공하는 것이다.
본 발명에 따르면, 이들 목적은, 제 1 도전형의 반도체 연결 영역이 채널 영역과 드리프트 영역 사이에 제공되어 반도체 표면층을 통해 실질적으로 연장되는 전술한 유형의 SOI MOSFET 디바이스로 성취된다. 당 분야에서 바람직하게 플로팅 영역은 배제되므로, 바람직한 실시예에서 소스 영역은 드리프트 영역에 전기적으로 연결된다. 대표적으로, 디바이스는 하나 이상의 NMOS 디바이스를 또한 포함할 수 있는 SOI층에 제공된 PMOS 트랜지스터가 될 것이다.
본 발명의 바람직한 실시예에서, 연결 영역은 반도체 표면층의 상부 표면으로부터 하방향으로 매립형 절연층으로 연장된다.
본 발명의 다른 바람직한 실시예에서, 드리프트 영역의 도핑 농도보다 높은 도핑 농도를 갖는 제 2 도전형의 버퍼 영역은 연결 영역과 드리프트 영역 사이에 제공된다.
본 발명에 따른 SOI 디바이스는 PMOS 및 NMOS 트랜지스터가 단지 하나의(대표적으로 NMOS) 기술을 이용하여 고전압 SOI 구조로 제조될 수 있다는 점에서 현저한 개선을 제공한다. 또한, 본 발명에 따른 디바이스에서, PMOS 및 NMOS 트랜지스터는 높고 대략 동일한 브레이크다운 전압을 가질 것이고, PMOS 트랜지스터를 구현하기 위해 반드시 이중 극성 공급 전력을 이용하거나 얕은 p형 확산 영역을 이용할 필요는 없다.
본 발명의 이들 및 다른 목적은 이후 기술되는 실시예를 참조하면 명백해질 것이다.
본 발명은 첨부되는 도면과 함께 다음의 상세한 설명을 참조하여 보다 완전하게 이해될 수 있다.
도 1은 본 발명에 따른 SOI 디바이스의 제 1 실시예의 횡단면도이고,
도 2는 본 발명에 따른 SOI 디바이스의 제 2 실시예의 횡단면도이며,
도면에서, 동일한 도전형을 갖는 반도체 영역은 통상적으로 동일한 방향으로 빗금처져 도시되어 있다.
본 발명에 따른 SOI 디바이스(10)는 예시를 위한 단순화된 형태로 도 1에 도시되어 있다. 디바이스는 소정의 레벨로 도핑된 n형 또는 p형 도전성 반도체 기판(20)을 포함한다. 약 0.5 - 4 미크론 범위의 두께를 갖는, 대표적으로 실리콘 산화물인 매립형 절연층(22)이 기판(20)상에 제공되며, 반도체 표면층(24)은 매립형 절연층(22)상에 제공된다. 반도체 표면층은 소스 영역(28), 채널 영역(30), 래터럴 드리프트 영역(32), 및 드레인 영역(34)을 갖는 래터럴 PMOS MOSFET 디바이스(26)를 포함한다. 본 발명에 따르면, 반도체 표면층(24)은 반도체 연결 영역(36)을 또한 포함하고, 그 조성물 및 기능은 이하 더 상세하게 설명될 것이다. 디바이스의 기본 구조는 절연 게이트 전극(38)과 전극(44)으로 이루어지며, 절연 게이트 전극(38)은 산화물 절연 영역(40)에 의해 반도체 표면층(24)으로부터 절연되며, 소스 영역(28) 및 영역(30)에 접촉하고 산화물(40) 위로 연장하여, 연결 영역(36)에 인접한 래터럴 드리프트 영역(32)에 또한 접촉하는 소스 전극(42)을 가지며, 전극(44)은 드레인 영역(34)에 접촉한다.
도 1에 도시된 디바이스에서, 반도체 표면층(24)은 전형적으로 0.2 내지 2 미크론 범위의 두께를 가질 수 있고, 채널 영역(30)을 형성하는 이 층의 일부는 약 1016- 1017cm-3의 도핑 레벨을 갖는 n형 도전형이며, 드리프트 영역(32)은 또한 n형이고 1012- 1013cm-3범위의 도우즈(dose)를 가지며, 일정하거나 또는 선형적으로 변화하는 도핑 프로파일을 갖고, 20 내지 70 미크론 범위의 길이를 갖는다.
소스 영역(28) 및 드레인 영역(34)은 적어도 표면에서 양호한 옴 접촉성을 보장하기 위해, 약 1019cm-3이상의 도핑 레벨을 갖는 p형 도전형으로 되어 있다. 마찬가지로, 실질적인 디바이스에서, 반도체 표면층의 n형 도전형 부분은 소스 전극(42)과의 접촉이 이루어지는 영역에서 약 1019cm-3이상의 도핑 레벨을 가지며, 그 피처가 도 2에 도시되어 있으나, 명확성을 위해 도 1에는 그를 배제하여 도시하고 있다. 연결 영역(36)은 p형 전도도로 되어 있고 약 1015cm-3이상의 도핑 레벨을 가질 수 있다. 절연 게이트 전극(38), 산화물 절연 영역(40), 소스 및 드레인 전극(42, 44)은 당 분야에서 통상의 지식을 가진 자에게 잘 알려진 통상적인 구성으로 되어 있으므로, 이들은 본 명세서에서 더 이상 기술되지 않을 것이다. 또한, 본 명세서에서 제공된 각종 도핑 레벨 및 두께는 단지 예시일 뿐, 본 발명은 제공된 값으로만 제한되지 않음에 주의해야 한다.
본 발명의 보다 상세한 실시예가 도 2에 도시되어 있다. 본 실시예를 참조하면, 본 명세서에 도시된 다수의 구조적인 피처는 본 출원인의 이전의 미국 특허 제 5,246,870 호 및 제 5,412,241 호에 도시된 것과 유사하고, 이들 특허는 이전의 특허에서 개시된 구조 및 본 발명의 구조에 공통인 각종 구조적인 세부사항을 개시하고 정의하기 위해 본 명세서의 전 범위에서 참조된다. 또한, 간략화를 위해 도 1 및 도 2의 유사한 영역은 유사한 참조 부호로 표시되어 있으며, 도 1과 관련하여 도시되고 기술된 영역과 차별화하여 기술될 것임에 주의해야 한다.
도 2에 도시된 SOI 디바이스(50)의 래터럴 PMOS MOSFET 디바이스(26a)에 있어서, 반도체 표면층(24)은 도 1에서와 같이, 반도체 기판(20)상의 매립형 절연층(22)상에 제공되나, 이 디바이스에서 래터럴 드리프트 영역(32)은 앞서 참조된 본 출원인의 이전의 특허에 도시된 것과 유사한 방식으로 반도체 표면(24)의 얇게 된 부분에 제공된다. 여기서 드리프트 영역(32)은 약 0.2 내지 약 2 미크론일 수 있고 1012- 1013cm-2범위의 도우즈를 가지며, 앞서 인용된 특허에 기술된 바와 같이 일정하거나 또는 선형적으로 변화하는 도핑 레벨을 가질 수 있다.
도 2에 도시된 MOSFET 디바이스(26a)의 부가적인 구조적 피처는 n형 도전성의 표면 접촉 영역(46 및 48)과, 드레인 영역(34) 표면의 p형 도전성 영역(34a)으로서, 영역(46 및 48)은 대표적으로 약 1019cm-3이상의 높은 도핑 레벨을 갖고, 이는 소스 전극(42)과의 양호한 옴 접촉을 제공할 목적으로 마련되며, 영역(34a)은 또한 드레인 전극(44)과의 양호한 옴 접촉을 보장하도록 1019cm-3이상의 범위의 높은 도핑 농도를 갖는다. 드레인 영역(34)은 약 1015cm-3이상의 낮은 도핑 레벨을 가질 수 있다. 또한, 연결 영역(36) 및 드리프트 영역(32) 사이의 버퍼 영역(51)내의 도핑은 약 1015cm-3이상의 도핑 레벨의 n형 도전성이고, 연결 영역(36)에는 연결 영역의 나머지의 도핑 레벨보다 높은 도핑 레벨을 갖는 하나 이상의 표면 영역(36a)이 제공될 수도 있다. 표면 영역(36a)에 대한 전형적인 도핑 레벨은 약 1019cm-3일 수 있다.
또한, 도 2의 디바이스에는 드리프트 영역(32)상에 필드 플레이트(52)가 제공되고 매립형 산화막(22)의 두께와 동일한 범위의 두께, 즉 0.5 - 4 미크론을 가질 수 있는 필드 산화막(54)에 의해 분리된다. 필드 산화막(54)은 드리프트 영역(32)을 얇게 할 수 있도록 또한 기능을 하는 LOCOS 기법에 의해 형성될 수도 있다. 적절하게 도핑된 폴리실리콘 또는 다른 재료로 될 수도 있는 필드 플레이트는 드레인 전극(44)에 의해 드레인 영역(34)의 표면 영역(34a)에 접속된다. 필드 플레이트, 얇게 된 드리프트 영역 등에 관한 다른 세부사항은 상기 인용한 미국 특허를 참조한다.
본 발명에 의해 가능한 장점을 보다 잘 이해하기 위해, 도 2에 도시된 디바이스의 온 및 오프 상태의 동작이 설명될 것이다. 본 출원인의 이전의 특허에 기술된 것과 같은 고전압 NMOS 트랜지스터에 대해 상보적인 구조를 갖는 고전압 PMOS 트랜지스터인 도 2의 디바이스의 기본 회로 애플리케이션은, 높은 양전압의 높은 측면으로부터 동작하는 것으로, 소스 전극(42)은 전형적으로 약 700 볼트인 높은 양전압에 접속된다. 역차단 또는 오프 상태에 있어서 기판 및 드레인은 접지 전위인 반면, 소스 및 게이트는 약 700 볼트의 공급 전력 전압이다. 이러한 상태에서, 소스 및 드레인 사이의 고전압은 드레인 및 드리프트 영역 사이의 정션(56)에 의해 횡방향으로 지지되는 반면, 연결 영역(36)은 임의의 전극에 접속되지 않고 공급 전압인 주변 영역의 고전압 전위로의 부동 상태가 된다. 전류 흐름에 대한 경로가 없으므로, 반대 도전형의 연결 영역 및 주변 영역(30, 51) 사이의 정션은 브레이크 다운되지 않을 것이다.
온 상태에서, 기판은 접지 전위이고, 소스는 약 700 볼트의 공급 전압이며, 게이트는 공급 전압 대략 12 볼트 미만의 전압(약 688 볼트)이고, 드레인은 공급 전압의 대략 1볼트 미만으로서, 약 699 볼트이다. 이러한 상태에서, 음의 게이트-소스 전압(-12 볼트)은 p형 소스 영역에 p형 연결 영역을 접속하는 게이트 전극(38) 하부의 채널 영역(30)내에 상부 반전 채널을 유도한다. 또한, 양의 소스-기판 전압 및 드레인-기판 전압은 모두 드리프트 영역(32) 및 버퍼 영역(51)의 하부에 역 반전 채널을 유도한다. 이 반전 채널은 드레인 영역에 연결 영역을 접속하고 따라서 디바이스가 온 상태인 경우 소스 영역으로부터 드레인 영역으로 흐르는 정공에 대한 연속적인 경로를 제공한다.
이러한 방식으로, 본 발명은 기판에 대해 높은 양전압을 차단시킬 수 있는 고전압 PMOS 트랜지스터를 제공함과 동시에, 하나의(전형적으로 NMOS) 기술을 이용하여 대략 브레이크다운 전압을 갖는 NMOS 및 PMOS 고전압 트랜지스터를 융통성있게 구현할 수 있다.
본 발명이 몇몇 바람직한 실시예를 참조하여 특히 도시되고 기술되었으나, 당 분야에서 통상의 지식을 가진 자라면 본 발명의 정신 및 범위로부터 벗어나지 않고 형태 및 세부사항에 있어 각종 변경이 이루어질 수 있음은 물론이다. 따라서, 예를 들면 모든 도핑된 반도체 영역의 도전형을 반전시킴으로써 본 발명을 이용하여 PMOS 기술로 NMOS 디바이스가 제조될 수 있다.
Claims (8)
- 반도체 기판, 상기 기판상의 매립형 절연층, 및 상기 매립형 절연층상의 래터럴 MOSFET를 포함하는 세마이콘덕터-온-디바이스(Semiconductor-On-Insulator; SOI) 디바이스에 있어서,상기 MOSFET는 상기 매립형 절연층상에 반도체 표면층을 포함하고, 상기 반도체 표면층은 제 1 도전형의 소스 영역, 상기 제 1 도전형과 반대인 제 2 도전형의 채널 영역, 채널 영역의 위에 그로부터 절연되어 형성된 절연 게이트 전극, 상기 제 2 도전형의 래터럴 드리프트 영역, 상기 드리프트 영역에 의해 상기 채널 영역으로부터 측면 방향으로 이격되고 상기 제 1 도전형으로 되어 있는 드레인 영역을 구비하며, 상기 제 1 도전형의 반도체 연결 영역은 상기 채널 영역과 상기 드리프트 영역 사이에 제공되고, 상기 반도체 표면층을 통해 실질적으로 연장되는 것을 특징으로 하는 세마이콘덕터-온-인슐레이터 디바이스.
- 제 1 항에 있어서,상기 제 1 도전형은 p형이고 상기 제 2 도전형은 n형인 세마이콘덕터-온-인슐레이터 디바이스.
- 제 1 항에 있어서,상기 소스 영역은 상기 드리프트 영역에 전기적으로 연결되는 세마이콘덕터-온-인슐레이터 디바이스.
- 제 1 항에 있어서,상기 연결 영역은 상기 반도체 표면층의 상부 표면으로부터 상기 매립형 절연층으로 하방향으로 연장되는 세마이콘덕터-온-인슐레이터 디바이스.
- 제 1 항에 있어서,상기 연결 영역과 상기 드레인 영역 사이의 상기 래터럴 드리프트 영역의 적어도 일부는 상기 반도체 표면 영역의 나머지 부분보다 얇은 것을 특징으로 하는 세마이콘덕터-온-인슐레이터 디바이스.
- 제 1 항에 있어서,상기 드리프트 영역상에 표면 절연층이 제공되고, 상기 표면 절연층상에서 상기 드리프트 영역의 적어도 일부 위로 도전성 필드 플레이트가 제공되며, 상기 도전성 필드 플레이트는 상기 드레인 영역에 전기적으로 연결되는 것을 특징으로 하는 세마이콘덕터-온-인슐레이터 디바이스.
- 제 1 항에 있어서,상기 드리프트 영역의 도핑 농도보다 높은 도핑 농도를 갖는 상기 제 2 도전형의 버퍼 영역이 상기 연결 영역과 상기 드리프트 영역 사이에 제공되는 것을 특징으로 하는 세마이콘덕터-온-인슐레이터 디바이스.
- 제 1 항에 있어서,상기 연결 영역은 상기 제 1 도전형의 표면 영역을 포함하고, 상기 연결 영역의 나머지 부분의 도핑 농도보다 높은 도핑 농도를 갖는 것을 특징으로 하는 세마이콘덕터-온-인슐레이터 디바이스.
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