JP3527034B2 - 半導体装置 - Google Patents
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Description
スタ、特に論理回路を構成する電界効果トランジスタの
構成に関する。
路)を構成するに際して極めて重要な半導体装置であ
る。特に、論理回路を構成するICでは不可欠のもので
ある。
リコン薄膜を用いた絶縁ゲイト型電界効果トランジスタ
を直接設ける技術が注目を集めている。
型の液晶表示装置において、画素のスイッチングのみで
なく、画素を駆動するための周辺回路を構成する電界効
果トランジスタもガラス基板上に直接設けることを可能
とする。これにより、ICチップを外付けする場合に比
較して製造コストを大幅に低減することができる。
Hz以上の高い周波数を基準とした動作が要求されるた
め、結晶性の高い多結晶シリコン薄膜や単結晶シリコン
薄膜で半導体層が構成された、高速動作が可能な電界効
果トランジスタが用いられる。
ルコンピュータのような携帯型の情報入出力機器の普及
に伴い、より長時間使用するために、これらの機器を構
成する集積回路や表示装置における消費電力の低減が求
められている。
積回路の集積度の向上も求められている。
あるが、集積回路を構成する電界効果トランジスタ自体
の電力消費も無視できない。
界効果トランジスタを駆動する場合、種々の寄生容量に
よる電力の消費が大きな問題となってくる。
タの断面構造を示す。図8において、ガラス等の絶縁表
面を有する基板820上には、酸化珪素膜でなる下地膜
821が設けられている。
領域801が設けられている。その上にゲイト絶縁膜8
22を介してゲイト電極805が設けられている。島状
半導体領域801のうち、ゲイト電極805下の領域は
チャネル形成領域となる。
ト電極の左側にソース領域802、右側にドレイン領域
803が設けられており、それぞれリン等のN型不純物
が添加され、Nチャネル型薄膜トランジスタを構成して
いる。ソース領域802とドレイン領域803との間に
チャネル形成領域が配置されている。
が、層間絶縁膜823に設けられたコンタクトホール8
07を介して電気的に接続されている。さらに、ドレイ
ン領域803には、ドレイン電極808が層間絶縁膜8
23に設けられたコンタクトホール809を介して電気
的に接続されている。
ナー型と呼ばれる、ゲイト電極とソース電極、ドレイン
電極が、共にチャネルを形成する半導体に対して上側に
設けられる構造を有している。他方、ゲイト電極とソー
ス電極、ドレイン電極が、共にチャネルを形成する半導
体の下側に設けられる構成は、逆プレナー型とよばれ
る。
ゲイト電極とソースおよびドレイン電極が比較的近接し
て設けられている構造の電界効果トランジスタでは、ゲ
イト電極とソースやドレイン電極との間に配線間寄生容
量CW が発生する。
われる、ゲイト電極とソース・ドレイン電極とでチャネ
ルを形成する半導体を挟む構造の電界効果トランジスタ
においても、配線間寄生容量は生じている。プレナー
型、逆プレナー型はスタガー型、逆スタガー型に比べ
て、その構造上配線間の寄生容量が生じやすい。
イト入力容量(ゲイト絶縁膜を誘電体として生じる容
量)をCg〔F〕、周波数をf〔Hz〕、電源電圧をV
〔V〕とすると、消費電力Wは、W=(Cg+CW )V
2 fで示される値となる。
て、ゲイト電極と、ソース電極またはドレイン電極との
間に印加される入力信号の電圧Vあるいは周波数fが増
大するほど、消費電力Wも増大する。
トランジスタにおいてはその構造自体に付きまとう問題
であり、低減することは困難である。
に際してその消費電力を低減するためには、ゲイト電極
とソースまたはドレイン電極との間に生じる配線間寄生
容量CW を低減することが効果的であると考えられる。
距離に反比例するから、配線間寄生容量Cw を小さくす
るためには、ゲイト電極とソース電極やドレイン電極と
の間の距離を大きくすればよい。厳密に言えば、ゲイト
電極の側端部あるいは側端面と、ソース電極やドレン電
極のゲイト側の側端部あるいは側端面との間の距離を拡
大すればよい。
して配置する際は、各電界効果トランジスタを構成する
半導体領域の大きさや配置の状態は、集積度を極力高め
るように成される。
半導体でなるソース領域やドレイン領域と重なる領域
は、電気的接続を得るために最低限必要な大きさである
場合が多い。
する半導体層の大きさを変えずに、単に、ソース電極お
よびドレイン電極を設ける位置をゲイト電極の外側へ移
動するだけでは、ソースやドレインを構成する半導体層
との電気的接続が不十分あるいは不良となる可能性があ
る。
レイン電極との間の距離を大きくするためには、半導体
層で構成されるソース領域およびドレイン領域を外側へ
延長する必要がある。
ら素子一つ当たりの大きさが大きくなる。結果として集
積度が低下してしまうことは明らかである。
な、配線間の容量による電力消費を低減し、かつ高い集
積度で集積化可能な半導体装置を提供することを目的と
する。
に、本明細書で開示する主要な発明の一つは、ソース領
域、ドレイン領域およびこれらの間に配置されたチャネ
ル形成領域を有する半導体層と、前記チャネル形成領域
上にゲイト絶縁膜を介して配置されたゲイト電極と、前
記ソース領域に接続されたソース電極と、前記ドレイン
領域に接続されたドレイン電極とでなる電界効果トラン
ジスタにおいて、前記ゲイト電極と、前記ソース電極ま
たはドレイン電極の一方の間の距離は、前記ゲイト電極
と、前記ソース電極またはドレイン電極の他方との間の
距離より大きいことを特徴とする半導体装置である。
領域およびこれらの間に配置されたチャネル形成領域を
有する半導体層と、前記チャネル形成領域上にゲイト絶
縁膜を介して配置されたゲイト電極と、前記ソース領域
に接続されたソース電極と、前記ドレイン領域に接続さ
れたドレイン電極とでなる電界効果トランジスタにおい
て、前記ゲイト電極と、前記ソース電極またはドレイン
電極の一方との間に印加される電気信号の周波数は、前
記ゲイト電極と、前記ソース電極またはドレイン電極の
他方との間に印加される電気信号の周波数より高く、前
記ゲイト電極と、前記ソース電極またはドレイン電極の
一方との間の距離は、前記ゲイト電極と、前記ソース電
極またはドレイン電極の他方との間の距離より大きいこ
とを特徴とする半導体装置である。
を構成するゲイト電極とソース電極、およびゲイト電極
とドレイン電極のうち、電極間に印加される電気信号の
周波数が高い側の電極間距離を、周波数が低い側よりも
長くするものである。
が印加される電界効果トランジスタにおいて、消費電力
を低減しつつ、電界効果トランジスタを構成する半導体
層の大きさ増大を抑えることができる。
集積回路を構成する電界効果トランジスタに対し、本発
明の構造を採用することで、高い集積度を有し、かつ消
費電力の小さい集積回路を提供することができる。
作製するには、従来の作製工程において、マクスパター
ンのみを変更するだけでよい。したがって、従来の製造
装置、ラインをそのまま使用することができ、本発明構
造を採用することに伴う設備投資額や製造コストの増加
も極めて少なくできる。
は、基板上に第1および第2の電界効果トランジスタが
配置され、前記第1および第2の電界効果トランジスタ
は、それぞれ、ソース領域、ドレイン領域およびこれら
の間に配置されたチャネル形成領域を有する半導体層
と、前記チャネル形成領域上にゲイト絶縁膜を介して配
置されたゲイト電極と、前記ソース領域に接続されたソ
ース電極と、前記ドレイン領域に接続されたドレイン電
極とで構成され、前記第1および第2の電界効果トラン
ジスタの少なくとも一方は、前記ゲイト電極と、前記ソ
ース電極またはドレイン電極の一方との間の距離が、前
記ゲイト電極と、前記ソース電極またはドレイン電極の
他方との間の距離より大きいことを特徴とする半導体装
置である。
記ソースまたはドレイン電極の一方との電極間と、前記
ゲイト電極と、前記ソースまたはドレイン電極の他方と
の電極間とにおいて、電極間の距離が大きい側のほう
が、電極間の距離が小さい側より高い周波数が印加され
るものであることが好ましい。
よび第2の電界効果トランジスタが配置され、前記第1
および第2の電界効果トランジスタは、それぞれ、ソー
ス領域、ドレイン領域およびこれらの間に配置されたチ
ャネル形成領域を有する半導体層と、前記チャネル形成
領域上にゲイト絶縁膜を介して配置されたゲイト電極
と、前記ソース領域に接続されたソース電極と、前記ド
レイン領域に接続されたドレイン電極とで構成され、前
記第2の電界効果トランジスタのチャネル幅は、前記第
1の電界効果トランジスタのチャネル幅より大きく、前
記第2の電界効果トランジスタは、前記ゲイト電極と、
前記ソース電極またはドレイン電極の一方との間の距離
が、前記ゲイト電極と、前記ソース電極またはドレイン
電極の他方との間の距離より大きいことを特徴とする半
導体装置である。
ランジスタはNチャネル型であり、前記第2の電界効果
トランジスタはPチャネル型であることがより好まし
い。
複数の電界効果トランジスタを設け、チャネル幅の大き
い電界効果トランジスタの、ゲイト−ソース間およびゲ
イト−ドレイン間のうち、周波数の高い側の電極間距離
を大きくしてもよい。
ランジスタの方が、対向する電極同士の面積が大きくな
るため、ゲイト電極とソース電極またはドレイン電極と
の間の容量も大きくなる。この問題を解決するために
も、チャネル幅の大きい電界効果トランジスタのほうに
本願発明構成を採用することで、効果的に消費電力を低
減できる。
配置する面積を大きく得ることができるのであれば、全
ての電界効果トランジスタに本願構成を採用することが
好ましいことは言うまでもない。
タで構成された半導体装置において、前記第1および第
2の電界効果トランジスタは、ゲイト電極が共通に設け
られて、入力端子を構成し、前記第1および第2の電界
効果トランジスタのソース電極およびドレイン電極の一
方が共通に設けられて、出力端子を構成し、前記第1の
電界効果トランジスタのソース電極またはドイレン電極
の一方は、電源線または接地線に接続され、前記第2の
電界効果トランジスタのソース電極またはドレイン電極
の他方は、接地線または電源線に接続されることによ
り、インバータ回路を構成することはさらに好ましい。
タ回路に適用すると効果的に消費電力の低減が可能であ
る。詳細は実施例に示す。
て、バッファ回路、フリップフロップ回路、デコーダ回
路等を構成することで、消費電力の効果的な低減が可能
である。
の一つは、基板上に集積化して配置された複数の電界効
果トランジスタが所定の回路を構成して設けられ、前記
電界効果トランジスタは、ソース領域、ドレイン領域お
よびこれらの間に配置されたチャネル形成領域を有する
半導体層と、前記チャネル形成領域上にゲイト絶縁膜を
介して配置されたゲイト電極と、前記ソース領域に接続
されたソース電極と、前記ドレイン領域に接続されたド
レイン電極とでなり、前記回路の一部を構成する前記電
界効果トランジスタの、前記ゲイト電極と、前記ソース
電極またはドレイン電極の一方の間の距離は、前記ゲイ
ト電極と、前記ソース電極またはドレイン電極の他方と
の間の距離より大きいことを特徴とする半導体装置であ
る。
ジスタのうち、電極間に印加される周波数が高く、消費
電力の増加が見込まれる部分のみ、周波数の高い側の電
極間距離を大きくする。これにより、回路全体の大きさ
の増加を最小限に保ちつつ、消費電力を効果的に低減す
ることができる。
界効果トランジスタとして薄膜トランジスタとすること
は好ましい。
表面を有する基板上に設けられていることは好ましい。
られた薄膜トランジスタの場合、シリコンウエハー等の
半導体基板上に形成された薄膜トランジスタに比較し
て、電気配線間の容量の消費電力に対する影響は大き
い。これは、半導体基板上に薄膜トランジスタを形成し
た場合、配線間の容量より、配線と半導体基板との容量
の方が相対的に大きく、配線間の容量の消費電力に対す
る影響が相対的に小さいためである。
する基板上に設けられた薄膜トランジスタ、及び該薄膜
トランジスタで構成された回路に対して、特に消費電力
の低減効果を大きくできる。
ラス基板を用いることは好ましい。したがって、ガラス
基板上に周辺駆動回路と画素回路とを設けるモノリシッ
ク型の電気光学装置、例えばアクティブマトリクス型の
液晶電気光学装置において、周辺駆動回路を構成する半
導体装置に、本発明構成を用いることで、効果的な消費
電力の低減が可能となる。その結果、電気光学装置の低
消費電力化が可能となる。
ラス基板上に形成された薄膜トランジスタについて示し
た。しかし、本発明はこれに限定されることはない。例
えば、シリコンウエハー等の半導体基板上に形成された
MOS FETにおいても、周波数の高い側の電極間の
み、その間隔を拡大することで、本発明の効果は得られ
る。
明する。なお、以下の実施例において、薄膜トランジス
タのゲイト−ドレイン間と、ゲイト−ソース間のうち、
印加される周波数が高くなる側を原則的にゲイト−ドレ
イン間として説明をしている。しかし、実質的には、ゲ
イト−ドレイン間でも、ゲイト−ソース間でも、周波数
が高い側の電極間距離を大きくすることは本発明構成の
範囲であることはいうまでもない。
を低減する構成を示す。図1にインバータ回路の上面図
を示す。図1に示すインバータ回路は、Nチャネル型薄
膜トランジスタ100とPチャネル型薄膜トランジスタ
120を用いた相補型の構成を有し、図3に示す等価回
路に対応する構成を有している。
ャネル型薄膜トランスタ100とPチャネル型薄膜トラ
ンジスタ120とで共通な電極である。このゲイト電極
105には入力信号が印加される。
極106は、電位VDDを呈する配線(図示せず)に接続
されている。また、Pチャネル型薄膜トランジスタのソ
ース電極126は、接地電位を呈する配線(図示せず)
に接続されている。またドレイン電極108は、インバ
ータ回路の演算出力を後段へ出力する。
スタ100上におけるゲイト電極105の側端面110
と、ソース電極106の側端面111との間の距離をD
1とする。またゲイト電極105の側端面112とドレ
イン電極108の側端面113との距離をD2とする。
これらは、D1<D2の関係となるように設けられてい
る。
20上におけるゲイト電極105の側端面130と、ソ
ース電極126の側端面131との間の距離をD1’と
する。また、ゲイト電極105の側端面132とドレイ
ン電極108の側端面133との距離をD2’とする。
これらは、D1’<D2’の関係となるように設けられ
ている。
2、あるいはD1’とD2’にこのような距離関係を持
たせることが、本発明において最も重要なポンイトであ
る。
=D2’とする。また、D2、D2’は、D1、D1’
の2倍の長さとする。
高めるために、形成可能なパターン幅の最小値付近の値
とされる。すなわち1〜5μm程度、例えば2μmとさ
れる。
において、ガラス基板201上には、酸化珪素膜でなる
下地膜202が設けられており、その上にNチャネル型
薄膜トランジスタ100が設けられている。
多結晶シリコンでなる島状半導体領域101上に、ゲイ
ト絶縁膜202を介してゲイト電極105が設けられて
いる。島状半導体領域101のうち、ゲイト電極105
下の領域はチャネル形成領域となる。
ト電極の左側にソース領域102、右側にドレイン領域
103がもうけられており、それぞれリン等のN型不純
物が添加されている。また、チャネル形成領域は、島状
半導体領域101のうちソース領域102とドレイン領
域103との間に配置される。
106がコンタクトホール107を介して電気的に接続
されている。
ン電極108がコンタクトホール109を介して電気的
に接続されている。
0は、多結晶シリコンでなる島状半導体領域121上
に、ゲイト絶縁膜を介して、Nチャネル型薄膜トランジ
スタ120と共通なゲイト電極105が設けられてい
る。島状半導体領域121のうち、ゲイト電極105下
の領域はチャネル形成領域となる。
105の左側にソース領域122、右側にドレイン領域
123が設けられており、それぞれボロン等のP型不純
物が添加されている。また、チャネル形成領域は、島状
半導体領域121のうちソース領域122とドレイン領
域123との間に配置される。
126がコンタクトホール127を介して電気的に接続
されている。
ン電極108がコンタクトホール129を介して電気的
に接続されている。
トランジスタ100のドレイン領域103と、Pチャネ
ル型薄膜トランジスタ120のドレイン領域123を、
電気的に接続している。このようにして、インバータ回
路が構成されている。
トランジスタ100と、Pチャネル型薄膜トランジスタ
120共に、印加される信号の周波数が高いゲイト電極
−ドレイン電極間の距離D2、D2’を、ゲイト電極−
ソース電極間の距離D1、D1’の2倍とした。
置に必要な面積の増大を最小限に抑えて、効率的な消費
電力の低減を行うことができる。
があれば、ゲイト電極−ソース電極間の距離D1、D
1’に対するゲイト電極−ドレイン電極間の距離D2、
D2’をさらに大きくすることで、消費電力の更なる低
減を図ることができる。
て、等価回路を用いて詳細に説明する。図3に、図1の
インバータ回路の等価回路を示す。図3には、インバー
タ回路であって、Nチャネル型トランジスタ302とP
チャネル型トランジスタ303とで、ゲイトを共通にし
て入力端子301とし、ドレインを共通にして出力端子
304とした構成が示されている。
306に電位VDDを呈する配線が接続されている。ま
た、Nチャネル型トランジスタ302のソース305
は、接地電位に接続されている。
ow(以下L)を示す信号である。ここではH信号は電
位VDDを有し、L信号は接地電位である。VDDは、例え
ば+15Vとする。
なわち電位VDDが入力されたとき、Nチャネル型トラン
ジスタ302はONとなる。他方、Pチャネル型トラン
ジスタはOFFとなる。したがって、出力端子304の
電位は、接地電位GNDとなり、後段へ出力信号Lを出
力する。
位GNDが入力されたとき、N型チャネル型トランジス
タ302はOFFとなる。他方、Pチャネル型トランジ
スタはONとなる。したがって、出力端子304の電位
は、電位VDDとなり、後段に出力信号Hを出力する。
考える。配線間寄生容量をCW 〔F〕、ゲイト入力容量
(ゲイト絶縁膜を誘電体として生じる容量)をCg
〔F〕、周波数をf〔Hz〕、電源電圧をV〔V〕とす
ると、消費電力Wは、W=(Cg+CW )V2 fで表せ
ることは前述した。すなわち、消費電力Wは、周波数に
比例する。
電率をε、電極面積をS〔m2 〕、電極間距離をd
〔m〕としたとき、C=εS/dで表される。ゆえに、
容量が生じる電極間の距離を大きくすると、容量は低下
する。配線間寄生容量をCW もこれに準じる。
効果トランジスタが、容量の存在により消費する電力W
は、ゲイト電極とソース電極間での消費電力と、ゲイト
電極とドレイン電極間での消費電力との和である。
ト電極とソース電極間の距離、あるいは、ゲイト電極と
ドレイン電極との距離が増大するほど、消費電力Wは低
減される。
ば、それに比例して当然電界効果トランジスタを構成す
る半導体層の大きさも大きくする必要がある。半導体層
の大きさが大きくなれば、集積化したときの集積度は当
然低下してしまう。
間距離を、印加される周波数が低い側の電極間距離より
大きくする。この点が本願発明において最も特徴的なこ
とである。
距離が拡大した際に、容量が大きく低減されるためであ
る。その結果、消費電力の低減効果も大きくなる。
た電極のうち、電極間に印加される信号の周波数が高く
なる側の電極間距離dを増大させて配線間容量CW を低
減させる方が、電極間に印加される周波数が低くなる側
の電極間距離を増加させるより、消費電力は効果的に低
減される。
に、ゲイト電極とソース電極、およびゲイト電極とドレ
イン電極の両方の距離を増大させるより、どちらか一方
のみの電極間距離を拡大した方が、電界効果トランジス
タを配設するために必要な面積の増加は小さくてすむ。
回路を用いて構成される集積回路は、高い集積度を維持
しつつ、消費電力が低減される。
側の電極間距離を、振幅が小さい側の電極間距離より大
きくしても、消費電力の低減への寄与は大きい。
トランジスタのチャネル幅を、Nチャネル型トランジス
タより大きくした例を示す。
ネル型トランジスタの移動度はNチャネル型トランジス
タの移動度の約半分の値となる。
ネル幅(ソース・ドレイン方向に対して垂直かつ基板面
に対して水平な方向のチャネルの長さ)をNチャネル型
トランジスタのチャネル幅より大きく、例えば2倍とす
ることで、Pチャネル型トランジスタとNチャネル型ト
ランジスタの電流駆動能力のバランスをとることがしば
しば行われる。
成を示す。図4に示すインバータ回路は、回路を構成す
るNチャネル型およびPチャネル型のTFTにおいて、
Pチャネル型TFTのチャネル幅をNチャネル型のTF
Tの2倍とした例である。
チャネル幅以外は、図1に示すインバータ回路と同一の
構成を有している。
ャネル型薄膜トランスタ400とPチャネル型薄膜トラ
ンジスタ420とで共通な電極である。このゲイト電極
405には入力信号が印加される。
極406は、コンタクトホール407を介してソースに
接続されており、かつ接地電位を呈する配線(図示せ
ず)に接続されている。
ース電極426は、コンタクトホール427を介してソ
ースに接続されており、かつ電位VDDを呈する配線(図
示せず)に接続されている。
ール409、429を介して両薄膜トランジスタのドレ
インに接続されており、インバータ回路の演算出力を後
段へ出力する。
スタ400上におけるゲイト電極405の側端面410
と、ソース電極406の側端面411との間の距離をD
1とする。またゲイト電極405の側端面412とドレ
イン電極408の側端面413との距離をD2とする。
20上におけるゲイト電極405の側端面430と、ソ
ース電極426の側端面431との間の距離をD1’と
する。また、ゲイト電極405の側端面432とドレイ
ン電極408の側端面433との距離をD2’とする。
のチャネル幅がNチャネル型TFTの2倍になったた
め、ゲイト電極の側端部と、ソース電極やドレイン電極
の側端部とが対向する面の面積も2倍となる。容量の大
きさは、容量を形成する電極の面積に比例するので、チ
ャネル幅を大きくすると配線間寄生容量も大きくなる。
その結果、消費電力も増加してしまう。
すなわち、移動度の小さいPチャネル型トランジスタの
チャネル幅を、移動度の大きいNチャネル型トランジス
タのチャネル幅より大きくした際、少なくともPチャネ
ル型トランジスタにおいて、高い周波数が印加される電
極間の距離を大きくする。すなわち、D1’<D2’、
例えば、D2’=2×D1’とする。
スタにおける消費電力を低減できる。
路に比較して、チャネル幅が大きくなる分、配線間寄生
容量による消費電力が大きくなることは明らかである。
したがって、本発明を適用し、高い周波数の信号が印加
される側の電極間距離を拡大することは、消費電力を低
減するためにはより効果的である。
チャネル型とも、ゲイト−ドレイン電極間の距離を大き
くしている。これは、マスクパターンを簡素化したため
である。Pチャネル型のみでなく、Nチャネル型も、高
い周波数の信号が印加される側の電極間距離を拡大する
ことで、消費電力はより低減される。もちろん、Pチャ
ネル型のみ、ゲイト−ドレイン間の電極間距離を大きく
してもよい。
て説明する。図5はインバータ回路を2つつなげたバッ
ファ回路の等価回路図である。図6は薄膜トランジスタ
を用いて構成されたバッファ回路の上面図であり、図6
の等価回路に対応する。
ンバータ回路501は図6のINV1に対応する。これ
につながる後段のインバータ回路502は、図6のIN
V2に対応する。
ャネル型薄膜トランジスタ600とPチャネル型薄膜ト
ランジスタ620とで共通な電極である。このゲイト電
極605には入力信号Aが印加される。
薄膜トランジスタ630とPチャネル型薄膜トランジス
タ640とで共通な電極である。このゲイト電極635
には前段の出力が入力信号として印加される。
ンジスタ600のソース電極606は、コンタクトホー
ル607を介してソースに接続されており、かつ接地電
位GNDを呈する配線636に接続されている。
0のソース電極626は、電位VDDを呈する配線に接続
されている。またドレイン電極608は、コンタクトホ
ール609、629を介して両薄膜トランジスタのドレ
インに接続されており、インバータ回路の演算出力を後
段へ出力する。
ンジスタ630のソース電極は、コンタクトホール60
7を介してソースに接続されており、かつ接地電位GN
D636に接続されている。
0のソース電極は、電位VDDを呈する配線646に接続
されている。またドレイン電極638は、コンタクトホ
ール639、649を介して両薄膜トランジスタのドレ
インに接続されており、インバータ回路の演算出力Yを
後段へ出力する。
チャネル型TFTのチャネル幅を、Nチャネル型トラン
ジスタのチャネル幅Wの2倍の2Wとしたものを用いて
いる。
するTFTのチャネル幅を、前段のINV1を構成する
TFTのチャネル幅の2倍の2W(Nチャネル型)、4
W(Pチャネル型とし、大きい負荷を駆動可能としてい
る。
ン電極638との距離を、INV1ゲート電極605と
ドレイン電極608との距離dの2倍の2dとした。
ゲイト−ドレイン間の配線間寄生容量をCw とすると、
INV2では、ゲイト−ドレイン間の配線間寄生容量が
2Cw になる。
ドレイン電極間の距離dを2倍にしている。これによ
り、INV2におけるゲイト・ドレイン間の配線間容量
は、1/2となる。その結果、INV2での消費電力が
低減される。
波数が、ソース−ドレイン間に印加される信号の周波数
より高ければ、上記構成による消費電力低減効果はより
大きなものとなる。
(INV2)のゲート・ドレイン間隔を2倍にしたが、
1.5倍、3倍等でも良く、またチャネル幅が3倍、5
倍のものであってもよいことはいうまでもない。
て、図1に示すような構成のインバータ回路の作製工程
を示す。
基板701の上に、下地酸化膜702として厚さ1000〜
3000Åの酸化珪素膜を形成する。この酸化珪素膜の形成
方法としては、酸素雰囲気中でのスパッタ法やプラズマ
CVD 法を用いる。
てアモルファスのシリコン膜を300〜1500Å、好ましく
は500 〜1000Åに形成した。そして、500 ℃以上、好ま
しくは、500 〜600 ℃の温度で熱アニールを行い、シリ
コン膜を結晶化させる、もしくは、結晶性を高める。
4103、同6-244104に記述されているように、ニッケル等
のシリコンの結晶化を促進させる元素(触媒元素)を添
加してもよい。
(レーザーなど)アニールをおこなって、さらに結晶化
を高めてもよい。
半導体領域を形成し、薄膜トランジスタ(TFT)の活
性層703(N チャネル型TFT 用)、704(p チャネ
ル型TFT 用)を設ける。
って厚さ500 〜2000Åの酸化珪素のゲイト絶縁膜706
を形成する。
マCVD 法を用いてもよい。プラズマCVD 法によって酸化
珪素膜を形成する場合には、原料ガスとして、一酸化二
窒素(N2 O)もしくは酸素(O2 )とモノシラン(Si
H4) を用いることが好ましい。
をスパッタ法によって基板全面に形成した。ここでアル
ミニウムはその後の熱プロセスによってヒロックが発生
するのを防止するため、シリコンまたはスカンジウム、
パラジウムなどを含有するものを用いてもよい。そして
これをエッチングしてゲイト電極707、708を形成
する。
は、ゲイト電極と後に形成されるソース電極、ドレイン
電極とで、周波数が高くなる側の電極間距離が大きくし
てゲイト電極を形成できるものを用いる。ここでは、ゲ
イト電極と後に形成されるドレイン電極との距離が、ゲ
イト電極と後に形成されるソース電極との距離より大き
くなるように、ゲイト電極707、708を島状半導体
703、704のソース側寄りに設ける。
系の電界液を用いた陽極酸化を施し、バリア型の陽極酸
化膜を形成してもよい。このようにすると、絶縁性が向
上し、ショートやリークの発生が低減され、またヒロッ
クの発生が抑制される。(図7(A ))。
状活性層703、704に、ゲート電極をマスクとして
自己整合的に、フォスフィン(PH3 )をドーピングガ
スとして、燐が注入される。ドーズ量は1 ×1014〜5 ×
1015原子/cm2 とする。この結果、N型領域710、
711、712、713が形成される。これらのうち、
710、711は、Nチャネル型TFT のソース領域、ド
レイン領域となる。(図7(B ))
ストのマスク714が形成される。
ガスとして、イオンドーピング法により、島状領域70
4に硼素が注入される。ドーズ量は5 ×1014〜8 ×1015
原子/cm2 とする。
N型領域712、713はP型領域715、716に反
転し、Pチャネル型TFT のドレイン、ソースとなる。
(図7(C ))
アニールを施すことにより、ドーピングによるダメージ
を回復せしめ、ドーピング不純物を活性化、シリコンの
結晶性を回復させた。
プラズマCVD 法によって酸化珪素膜を厚さ3000〜6000Å
形成する。これは、窒化珪素膜あるいは酸化珪素膜と窒
化珪素膜の多層膜であってもよい。そして、層間絶縁膜
717をウエットエッチング法またはドライエッチング
法によって、エッチングしてコンタクトホールを形成す
る。
00Åのアルミニウム膜、もしくはチタンとアルミニウム
の多層膜を形成する。これをエッチングしてNチャネル
型TFT に接続されたソース電極718、Pチャネル型TF
T に接続されたソース電極420、および、双方のTFT
に接続されたドレイン電極719が形成される。(図7
(C ))
ース電極718とゲイト電極707との距離をD1、ド
レイン電極719とゲイト電極707との距離をD2と
すると、D1<D2となるように各電極が設けられる。
なおここでいう距離とは、各電極が対向する側の、電極
の側端部間、または側端面間の距離を言う。
ース電極420とゲイト電極708との距離をD1’、
ドレイン電極719とゲイト電極707との距離をD
2’とすると、D1’<D2’となるように各電極が設
けられる。
00〜3000Åの窒化珪素膜をパッシベーション膜として形
成、エッチングして層間膜を形成してもよい。また層間
膜として、ポリイミド等の有機樹脂膜を用いてもよい。
ンバータ回路を作製することができる。ここで示した作
製工程は、従来同様な構成を回路を作製する際の、活性
層や電極を形成するマスクパターンを、本発明で示す所
定の電極間距離が得られるように変えただけのものであ
る。すなわち、本発明構成の半導体装置は従来の作製方
法とほとんどかわらずに実施することができる。
リップ・フロップ回路の例を示す。図9はフリップ・フ
ロップ回路の等価回路図である。
−ドレイン間距離の大きい薄膜トランジスタの構成を、
クロックの入力信号がつながるクロックド・インバータ
回路901、902、903とクロックド・ナンド回路
904に適用している。
10MHzと高い。また、一つのクロック信号線に多数
のフリップ・フロップ回路がつながって構成された回路
の場合、そのクロック信号線を駆動するための消費電力
は極めて大きくなる。したがって、このような回路にお
いて寄生容量を低減することは、消費電力の低減に大き
く貢献することができる。
路、(b)にクロックド・ナンド回路の等価回路図を示
す。図11、図12にこれらの回路を薄膜トランジスタ
を用いて構成した場合の上面図を示す。
(a)に示されるPチャネル型トランジスタ1001、
1003は、図11のPチャネル型薄膜トランジスタ1
102、1104に対応する。また、図10(a)に示
されるNチャネル型トランジスタ1002、1004
は、図11のNチャネル型薄膜トランジスタ1101、
1103に対応する。
は、クロック信号CLK が入力される。また、ゲイト電極
1114には、クロック信号CLKbが入力される。また、
ゲイト電極1111には、入力信号Aが入力される。ま
た、ソース電極1112には、出力信号Yが出力され
る。Nチャネル型薄膜トランジスタ1101のソース電
極は、接地電位GNDに接続された接地線1115が接
続されている。また、Pチャネル型薄膜トランジスタ1
102のソース電極は、電源電位VDDに接続された電源
線1116が接続されている。
1103のドレインは、電極1117で接続されてい
る。また、Pチャネル型薄膜トランジスタ1102と1
104のドレインは、電極1113で接続されている。
バータ回路を構成する薄膜トランジスタのうち、クロッ
ク信号CLKが入力されるNチャネル型薄膜トランジスタ
1101、およびCLKbが入力されるPチャネル型薄膜ト
ランジスタ1102のみ、ゲイト−ドレイン間距離を、
ゲイト−ソース間距離dの2倍の2dとする。他の薄膜
トランジスタのゲイト−ドレイン間距離はすべてdとす
る。
型トランジスタ1005、1007、1008は、図1
2のPチャネル型薄膜トランジスタ1202、120
5、1206に対応する。また、図10(b)に示され
るNチャネル型トランジスタ1006、1009、10
10は、図12のNチャネル型薄膜トランジスタ120
1、1203、1204に対応する。
は、クロック信号CLK が入力される。また、ゲイト電極
1214には、クロック信号CLKbが入力される。また、
ゲイト電極1211には、入力信号Bが、電極1212
には、入力信号Aが入力される。また、電極1215に
は、出力信号Yが出力される。Nチャネル型薄膜トラン
ジスタ1201のソース電極は、接地電位GNDに接続
された接地線1217が接続されている。また、Pチャ
ネル型薄膜トランジスタ1202のソース電極は、電源
電位VDDに接続された電源線1218が接続されてい
る。
1203のドレインは、電極1216で接続されてい
る。また、Pチャネル型薄膜トランジスタ1202と1
205のドレインは、電極1213で接続されている。
・ナンド回路を構成する薄膜トランジスタのうち、クロ
ック信号CLK が入力されるNチャネル型薄膜トランジス
タ1201、およびCLKbが入力されるPチャネル型薄膜
トランジスタ1202のみ、ゲイト−ドレイン間距離
を、ゲイト−ソース間距離dの2倍の2dとする。他の
薄膜トランジスタのゲイト−ドレイン間距離はすべてd
とする。
ト−ソース間距離、ゲイト−ドレイン間距離は共にdで
ある。
ジスタに本発明の構成を適用してもよいが、その場合
は、各薄膜トランジスタの設置面積が大きくなり、回路
配置に必要な面積が増大して、集積度が低下する。
数が印加されて消費電力が大きくなることが見込まれる
薄膜トランジスタのみ本発明構成を適用し、ゲイト−ド
レイン間距離をゲイト−ソース間距離より大きくする。
このようにすることで、集積度の低下を最小限としなが
ら、消費電力を低減できる。
・ナンド回路を構成する薄膜トランジスタの全てにおい
て、ゲイト−ドレイン間距離とゲイト−ソース間距離と
をdとした場合と、本実施例で示した構成とで消費電力
を比較してみる。
〔F〕、電源電圧をC〔V〕、クロックの動作周波数を
f〔Hz〕とすると、3CV2f 〔W〕だけ、消費電力を削
減できる。
ロップ回路のうち、クロックド・インバータ回路と、ク
ロックド・ナンド回路においてのみ、ゲイト−ドレイン
間距離を大きくした構成とした。しかし、フリップフロ
ップ回路を構成する他の回路、すなわち、図9における
インバータ回路905、906、907や、ナンド回路
908において、本発明構成を適用し、消費電力の低減
を図ることが好ましいことは言うまでもない。
ーダ回路に適用し、消費電力の低減を図った例を示す。
される複数の回路において、入力される周波数の高さに
応じて、その周波数が入力される回路を構成する薄膜ト
ランジスタのゲイト−ドレイン間距離を大きくしたもの
である。
ビットを8ビットにデコードするデコーダを用いた回路
を示す。この回路の動作を図14を用いて説明する。図
14に、図13で示す回路のタイミングチャートを示
す。
信号が"L" レベルから"H" レベルになり、リセット状態
が解除される。
して、図13のカウンタの出力C0、C1、C2にはクロック
信号が2分周、4分周、8分周された波形が、C0b 、C1
b 、C2b にはそれぞれC0、C1、C2の逆極性の波形が出力
される。
出力は、2進値で0から7までカウントする動作を繰り
返す。
値に対応して、デコーダ出力D1〜D8のなかの1ビットの
みを"H" レベルにする動作を繰り返す。
負荷が大きくなるので、バッファ回路1301をカウン
タのクロック入力部に配置した。またカウンタの出力の
負荷も大きくなるので、バッファ回路1302、130
3、1304、1305、1306、1307をカウン
タとデコーダとの間に配置した。
の、バッファ回路1302〜1307を構成する薄膜ト
ランジスタの、ゲイト−ドレイン間隔を、動作させる周
波数に応じて広げる。
構成する薄膜トランジスタのゲイト−ドレイン間隔およ
びゲイト−ソース間隔をdとする。そして、その倍の周
波数で動作するバッファ回路1305、1304を構成
する薄膜トランジスタのゲイト−ドレイン間隔を2dと
する。
ァ回路1303、1302のゲート・ドレイン間隔は4
dとし、さらに最も高い周波数が入力されるクロックの
バッファ回路1301を構成する薄膜トランジスタのゲ
イト・ドレイン間の距離を8dとする。
ファ回路1301〜1307を構成する薄膜トランジス
タのゲイト−ドレイン間距離、ソース−ドレイン間距離
をdとした場合の従来の構成とにおいて、消費電力の大
きさを比較する。
−ドレイン間容量をC〔F〕、クロック周波数をf〔H
z〕、電源電圧をV〔V〕とすれば、本実施例で示し
た、入力される周波数に応じて、ゲイト−ドレイン間距
離をd、2d、4d、8dとした回路の、寄生容量によ
り生じる消費電力は、1/8CV2f +1/4CV21/2f+1/2CV21/
4f+CV21/8f =4/8CV2f である。
イン間隔をdとした場合は、CV2f+CV21/2f +CV21/4f
+CV21/8f =15/8CV2fとなる。すなわち、本実施例で示
した回路は、従来の回路に比較して、配線間容量による
消費電力をおよそ4/15に低減できる。
トランジスタを配設するための面積の増加を最小限とし
つつ、消費電力を効果的に低減することができる。
消費を低減し、かつ高い集積度で集積化可能な半導体装
置を提供することができた。
図。
す図。
構造を示す図。
図。
・ナンド回路の等価回路を示す図。
ビットにデコードするデコーダを用いた回路を示す図。
示す図。
Claims (3)
- 【請求項1】基板上に形成されたクロックド・インバー
タ回路およびクロックド・ナンド回路を有するフリップ
フロップ回路を有し、 前記クロックド・インバータ回路は2つのNチャネル型
の薄膜トランジスタおよび2つのPチャネル型の薄膜ト
ランジスタを有し、前記クロックド・ナンド回路は3つ
のNチャネル型の薄膜トランジスタおよび3つのPチャ
ネル型の薄膜トランジスタを有し、前記2つのNチャネ
ル型の薄膜トランジスタおよび前記2つのPチャネル型
の薄膜トランジスタ並びに前記3つのNチャネル型の薄
膜トランジスタおよび前記3つのPチャネル型の薄膜ト
ランジスタは、それぞれ、 ソース領域、ドレイン領域、および前記ソース領域と前
記ドレイン領域との間のチャネル形成領域を有する半導
体膜と、 前記チャネル形成領域上にゲイト絶縁膜を介して設けら
れたゲイト電極と、前 記ソース領域に接続されたソース電極と、 前記ドレイン領域に接続されたドレイン電極とを有し、 前記2つのNチャネル型の薄膜トランジスタの1つ、前
記2つのPチャネル型の薄膜トランジスタの1つ、前記
3つのNチャネル型の薄膜トランジスタの1つ、および
前記3つのPチャネル型の薄膜トランジスタの1つにお
いて、前記ゲイト電極はクロック信号が入力されるもの
であると共に、前記ドレイン電極と前記ゲイト電極との
間の距離は前記ソース電極と前記ゲイト電極との間の距
離の2倍であり、前記2つのNチャネル型の薄膜トランジスタの1つと直
列に接続された 前記2つのNチャネル型の薄膜トランジ
スタの他の1つ、前記2つのPチャネル型の薄膜トラン
ジスタの1つと直列に接続された前記2つのPチャネル
型の薄膜トランジスタの他の1つ、前記3つのNチャネ
ル型の薄膜トランジスタの1つと直列に接続された前記
3つのNチャネル型の薄膜トランジスタの互いに直列に
接続された残り2つ、および前記3つのPチャネル型の
薄膜トランジスタの1つと直列に接続された前記3つの
Pチャネル型の薄膜トランジスタの互いに並列に接続さ
れた残り2つにおいて、前記ドレイン電極と前記ゲイト
電極との間の距離は前記ソース電極と前記ゲイト電極と
の間の距離と等しいことを特徴とする半導体装置。 - 【請求項2】基板上に形成された、3ビットの2進カウ
ンタと3ビットを8ビットにデコードするデコーダとの
間に設けられた第1乃至第6のバッファ回路および前記
カウンタのクロック入力部に設けられた第7のバッファ
回路を有するデコーダ回路を有し、前記第1乃至第6の
バッファ回路および前記第7のバッファ回路はそれぞれ
薄膜トランジスタを有し、前記薄膜トランジスタは、 ソース領域、ドレイン領域、および前記ソース領域と前
記ドレイン領域との間のチャネル形成領域を有する半導
体膜と、 前記チャネル形成領域上にゲイト絶縁膜を介して設けら
れたゲイト電極と、 前記ソース領域に接続されたソース電極と、 前記ドレイン領域に接続されたドレイン電極とを有し、 前記第1乃至第6のバッファ回路のうち第1及び第2の
バッファ回路の前記薄膜トランジスタにおいて、前記ド
レイン電極と前記ゲイト電極との間の距離は前記ソース
電極と前記ゲイト電極との間の距離と等しく、 前記第1乃至第6のバッファ回路のうち第3及び第4の
バッファ回路は前記第1及び第2のバッファ回路の2倍
の周波数で動作すると共に、前記第3及び第4のバッフ
ァ回路の前記薄膜トランジスタにおいて、前記ドレイン
電極と前記ゲイト電極との間の距離は前記ソース電極と
前記ゲイト電極との間の距離の2倍であり、 前記第1乃至第6のバッファ回路のうち第5及び第6の
バッファ回路は前記第3及び第4のバッファ回路の2倍
の周波数で動作すると共に、前記第5及び第6のバッフ
ァ回路の前記薄膜トランジスタにおいて、前記ドレイン
電極と前記ゲイト電極との間の距離は前記ソース電極と
前記ゲイト電極との間の距離の4倍であり、 前記第7のバッファ回路は前記第1乃至第6のバッファ
回路を動作させる周波数よりも高い周波数が入力される
と共に、前記第7のバッファ回路の前記薄膜トランジス
タにおいて、前記ドレイン電極と前記ゲイト電極との間
の距離は前記ソース電極と前記ゲイト電極との間の距離
の8倍であることを特徴とする半導体装置。 - 【請求項3】請求項1又は2において、前記基板はガラ
ス基板であることを特徴とする半導体装置。
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