JP2513887B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01L27/095—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being Schottky barrier gate field-effect transistors
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は半導体集積回路装置に係わり、特にロード
としてのデプレッション型電界効果トランジスタと、ス
イッチングとしてのエンハンスメント型電界効果トラン
ジスタとが直列に接続されて構成されるスイッチング回
路に関する。
としてのデプレッション型電界効果トランジスタと、ス
イッチングとしてのエンハンスメント型電界効果トラン
ジスタとが直列に接続されて構成されるスイッチング回
路に関する。
（従来の技術） ロードとしてのデプレッション型電界効果トランジス
タ（以下Ｄ型FETと略す）と、スイッチングとしてのエ
ンハンスメント型電界効果トランジスタ（以下Ｅ型FET
と略す）とが直列に接続されて構成されるスイッチング
回路の例としては、E/D型インバータ回路が良く知られ
ている。
タ（以下Ｄ型FETと略す）と、スイッチングとしてのエ
ンハンスメント型電界効果トランジスタ（以下Ｅ型FET
と略す）とが直列に接続されて構成されるスイッチング
回路の例としては、E/D型インバータ回路が良く知られ
ている。
従来、E/D型インバータ回路等では、寄生容量の付加
という観点から、通常、ゲート長およびゲート幅が極力
小さいデメンジョンを用いる。このことは、特にスピー
ドを問題にするスイッチングとしてのＥ型FETでは必須
の条件である。一方、ロードとしてのＤ型FETにおいて
も、それらは守られている。
という観点から、通常、ゲート長およびゲート幅が極力
小さいデメンジョンを用いる。このことは、特にスピー
ドを問題にするスイッチングとしてのＥ型FETでは必須
の条件である。一方、ロードとしてのＤ型FETにおいて
も、それらは守られている。
このため、ロードとしてのＤ型FETおよびスイッチン
グとしてのＥ型FETの各ゲート長は、同一のデメンジョ
ンが用いられている。
グとしてのＥ型FETの各ゲート長は、同一のデメンジョ
ンが用いられている。
しかしながら、極力小さいデメンジョン、すなわち、
再先端プロセスが使用するゲート長の範囲では、しきい
値の変動が大きい。この様子を、第６図に示す。第６図
は、トランジスタのゲート長と、しきい値との関係を概
念的に捕らえた図である。つまり、最先端プロセスが使
用するゲート長の範囲ｒでは、僅かなプロセスのバラツ
キにより、大きなしきい値の変動を招く。
再先端プロセスが使用するゲート長の範囲では、しきい
値の変動が大きい。この様子を、第６図に示す。第６図
は、トランジスタのゲート長と、しきい値との関係を概
念的に捕らえた図である。つまり、最先端プロセスが使
用するゲート長の範囲ｒでは、僅かなプロセスのバラツ
キにより、大きなしきい値の変動を招く。
特に、上述のE/Dタイプのインバータ回路では、ロー
ドとしてのＤ型FETのしきい値が変動すると、これに直
列に接続されているスイッチングとしてのＥ型FETに供
給されるべき電流の値が変わってしまう。上記Ｅ型FET
に流れる定電流値が変わると、例えば出力電圧値の変動
等を招き、スイッチング回路としての機能が劣化する。
ドとしてのＤ型FETのしきい値が変動すると、これに直
列に接続されているスイッチングとしてのＥ型FETに供
給されるべき電流の値が変わってしまう。上記Ｅ型FET
に流れる定電流値が変わると、例えば出力電圧値の変動
等を招き、スイッチング回路としての機能が劣化する。
中でも、GaAsデジタルIC/LSIでは、プロセス技術が充
分に確立されていない。このため、プロセスのバラツキ
によるしきい値の変動は、シリコンデジタルIC/LSIより
も大きい。
分に確立されていない。このため、プロセスのバラツキ
によるしきい値の変動は、シリコンデジタルIC/LSIより
も大きい。
しかし、いずれにせよ、デジタルIC/LSIでは、プロセ
スのバラツキを吸収できる回路設計が望まれている。
スのバラツキを吸収できる回路設計が望まれている。
（発明が解決しようとする課題） この発明は、上記のような点に鑑み為されたもので、
その目的は、プロセスのバラツキを吸収でき、出力電圧
が安定している回路を実現し、かつこの回路の、エンハ
ンスメント型電界効果トランジスタの性能を最大限に引
き出せる半導体集積回路装置を提供することにある。
その目的は、プロセスのバラツキを吸収でき、出力電圧
が安定している回路を実現し、かつこの回路の、エンハ
ンスメント型電界効果トランジスタの性能を最大限に引
き出せる半導体集積回路装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明では、ロードと
してのデプレッション型電界効果トランジスタと、スイ
ッチングとしてのエンハンスメント型電界効果トランジ
スタとが直列に接続されて構成される半導体集積回路装
置において、前記デプレッション型電界効果トランジス
タのゲート長およびゲート幅それぞれを、前記エンハン
スメント型電界効果トランジスタのゲート長およびゲー
ト幅より長く設定し、かつ前記デプレッション型電界効
果トランジスタのゲート幅を、このデプレッション型電
界効果トランジスタが流し得る電流と、前記エンハンス
メント型電界効果トランジスタが流し得る電流とを略同
等に保てる幅に設定したことを特徴としている。
してのデプレッション型電界効果トランジスタと、スイ
ッチングとしてのエンハンスメント型電界効果トランジ
スタとが直列に接続されて構成される半導体集積回路装
置において、前記デプレッション型電界効果トランジス
タのゲート長およびゲート幅それぞれを、前記エンハン
スメント型電界効果トランジスタのゲート長およびゲー
ト幅より長く設定し、かつ前記デプレッション型電界効
果トランジスタのゲート幅を、このデプレッション型電
界効果トランジスタが流し得る電流と、前記エンハンス
メント型電界効果トランジスタが流し得る電流とを略同
等に保てる幅に設定したことを特徴としている。
（作用） 上記構成を有する半導体集積回路装置であると、ま
ず、ロードとしてのデプレッション型電界効果トランジ
スタのゲート長を、スイッチングとしてのエンハンスメ
ント型電界効果トランジスタのゲート長より長く設定す
ることで、プロセスのバラツキに起因するしきい値のバ
ラツキが解除され、ロードとしてのデプレッション型電
界効果トランジスタのしきい値が安定する。この結果、
プロセスのバラツキを吸収でき、出力電圧が安定してい
る、ロードとしてのデプレッション型電界効果トランジ
スタと、スイッチングとしてのエンハンスメント型電界
効果トランジスタとが直列に接続されて構成される半導
体集積回路装置を得ることができる。
ず、ロードとしてのデプレッション型電界効果トランジ
スタのゲート長を、スイッチングとしてのエンハンスメ
ント型電界効果トランジスタのゲート長より長く設定す
ることで、プロセスのバラツキに起因するしきい値のバ
ラツキが解除され、ロードとしてのデプレッション型電
界効果トランジスタのしきい値が安定する。この結果、
プロセスのバラツキを吸収でき、出力電圧が安定してい
る、ロードとしてのデプレッション型電界効果トランジ
スタと、スイッチングとしてのエンハンスメント型電界
効果トランジスタとが直列に接続されて構成される半導
体集積回路装置を得ることができる。
さらに、ロードとしてのデプレッション型電界効果ト
ランジスタのゲート幅を、スイッチングとしてのエンハ
ンスメント型電界効果トランジスタのゲート幅より長く
設定し、かつ前記デプレッション型電界効果トランジス
タのゲート幅を、このデプレッション型電界効果トラン
ジスタが流し得る電流と、前記エンハンスメント型電界
効果トランジスタが流し得る電流とを略同等に保てる幅
に設定することで、デプレッション型電界効果トランジ
スタのチャネル幅が長くなり、チャネルの抵抗値が減少
して、流し得る電流の量が増加する。そして、テプレッ
ション型電界効果トランジスタから、エンハンスメント
型電界効果トランジスタに向けて、このエンハンスメン
ト型電界効果トランジスタが流し得る電流が、最大限に
供給されるようになる。この結果、ロードとしてのデプ
レッション型電界効果トランジスタと、スイッチングと
してのエンハンスメント型電界効果トランジスタとが直
列に接続され、ロードとしてのデプレッション型電界効
果トランジスタのゲート長を、スイッチングとしてのエ
ンハンスメント型電界効果トランジスタのゲート長より
長く設定した装置において、上記エンハンスメント型電
界効果トランジスタの性能を最大限に引き出すことがで
きる。
ランジスタのゲート幅を、スイッチングとしてのエンハ
ンスメント型電界効果トランジスタのゲート幅より長く
設定し、かつ前記デプレッション型電界効果トランジス
タのゲート幅を、このデプレッション型電界効果トラン
ジスタが流し得る電流と、前記エンハンスメント型電界
効果トランジスタが流し得る電流とを略同等に保てる幅
に設定することで、デプレッション型電界効果トランジ
スタのチャネル幅が長くなり、チャネルの抵抗値が減少
して、流し得る電流の量が増加する。そして、テプレッ
ション型電界効果トランジスタから、エンハンスメント
型電界効果トランジスタに向けて、このエンハンスメン
ト型電界効果トランジスタが流し得る電流が、最大限に
供給されるようになる。この結果、ロードとしてのデプ
レッション型電界効果トランジスタと、スイッチングと
してのエンハンスメント型電界効果トランジスタとが直
列に接続され、ロードとしてのデプレッション型電界効
果トランジスタのゲート長を、スイッチングとしてのエ
ンハンスメント型電界効果トランジスタのゲート長より
長く設定した装置において、上記エンハンスメント型電
界効果トランジスタの性能を最大限に引き出すことがで
きる。
（実施例） 以下、図面を参照して本発明の実施例について説明す
る。
る。
第１図は、本発明の第１の実施例に係わる半導体集積
回路装置のパターン平面図であり、DCFL回路（Dircct C
oupled FET Logic）のうち、E/D型インバータ回路の平
面パターンを示す。第２図は、その等価回路図である。
回路装置のパターン平面図であり、DCFL回路（Dircct C
oupled FET Logic）のうち、E/D型インバータ回路の平
面パターンを示す。第２図は、その等価回路図である。
第１図において、１は素子領域であり、素子領域１上
には、デプレッション型MESFETQ1のゲート電極２、およ
びエンハンスメント型MESFETQ2のゲート電極３が形成さ
れている。以下、デプレッション型EESFETQ1をＤ型MESF
ETQ1、エンハンスメント型MESFETQ2をＥ型MESFETQ2と略
す。Ｄ型MESFETQ1のドレイン４は高電位電源VDDに接続
される。Ｄ型MESFETQ1のソース５は、Ｅ型MESFETQ2のド
レイン６と一体に形成される。Ｅ型MESFETQ2のソース７
は、低電位電源、例えばアースに接続される。
には、デプレッション型MESFETQ1のゲート電極２、およ
びエンハンスメント型MESFETQ2のゲート電極３が形成さ
れている。以下、デプレッション型EESFETQ1をＤ型MESF
ETQ1、エンハンスメント型MESFETQ2をＥ型MESFETQ2と略
す。Ｄ型MESFETQ1のドレイン４は高電位電源VDDに接続
される。Ｄ型MESFETQ1のソース５は、Ｅ型MESFETQ2のド
レイン６と一体に形成される。Ｅ型MESFETQ2のソース７
は、低電位電源、例えばアースに接続される。
入力端INは、スイッチングとしてのＥ型MESFETQ2のゲ
ート電極３に接続される。出力端OUTは、Ｄ型MESFETQ1
のソース領域５およびＥ型MESFETQ2のドレイン領域６に
接続され、Ｄ型MESFETQ1のゲート電極２に接続される。
ート電極３に接続される。出力端OUTは、Ｄ型MESFETQ1
のソース領域５およびＥ型MESFETQ2のドレイン領域６に
接続され、Ｄ型MESFETQ1のゲート電極２に接続される。
このようなDCFL回路は、インバータであることは周知
の通りである。
の通りである。
本発明は、ロードとしてのＤ型MESFETQ1のゲート長Lg
1を、スイッチングとしてのＥ型MESFETQ2のゲート長Lg2
より長く設定する。
1を、スイッチングとしてのＥ型MESFETQ2のゲート長Lg2
より長く設定する。
通常、上記のようなDCFL回路において、高速性能を最
大限に発揮するため、Ｄ型MESFETQ1のゲートおよびＥ型
MESFETQ2のゲート共、最先端のプロセスを用いて形成し
ている。最先端のプロセスを用いるということは、最小
寸法のゲート長に設定することを意味する。その際、電
界効果しきい値電圧（Vth）がゲート長に対してどのよ
うに影響されるかを概念的に捕らえたのが上述の第６図
である。最先端のプロセスによるゲート長は、第６図
中、丁度しき値電圧が一定値から落ち始める肩口のゲー
ト長近傍を指す。すなわち、同図中の範囲ｒの部分であ
る。
大限に発揮するため、Ｄ型MESFETQ1のゲートおよびＥ型
MESFETQ2のゲート共、最先端のプロセスを用いて形成し
ている。最先端のプロセスを用いるということは、最小
寸法のゲート長に設定することを意味する。その際、電
界効果しきい値電圧（Vth）がゲート長に対してどのよ
うに影響されるかを概念的に捕らえたのが上述の第６図
である。最先端のプロセスによるゲート長は、第６図
中、丁度しき値電圧が一定値から落ち始める肩口のゲー
ト長近傍を指す。すなわち、同図中の範囲ｒの部分であ
る。
個々のユニットプロセスや、基板材料が安定であるシ
リコンデバイスでは、この最先端プロセスでの肩口のゲ
ート長を、かなり再現性および精度良く制御することが
可能である。しかし、GaAsデバイスに代表される化合物
半導体デバイスでは、ユニットプロセスが技術的にシリ
コンデバイスに劣ること、あるいはシリコン等に比べ、
二元系以上の材料からなる基板が安定でないこと等によ
り、上述の肩口のゲート長の再現性および精度が良好で
ない。すなわち、化合物半導体デバイスでは、シリコン
デバイスに比較し、ユニットプロセスおよび基板の安定
性で劣る分だけ、最先端プロセスでの肩口のゲート長の
制御が困難である。
リコンデバイスでは、この最先端プロセスでの肩口のゲ
ート長を、かなり再現性および精度良く制御することが
可能である。しかし、GaAsデバイスに代表される化合物
半導体デバイスでは、ユニットプロセスが技術的にシリ
コンデバイスに劣ること、あるいはシリコン等に比べ、
二元系以上の材料からなる基板が安定でないこと等によ
り、上述の肩口のゲート長の再現性および精度が良好で
ない。すなわち、化合物半導体デバイスでは、シリコン
デバイスに比較し、ユニットプロセスおよび基板の安定
性で劣る分だけ、最先端プロセスでの肩口のゲート長の
制御が困難である。
第２図の等価回路図に示すE/D型インバータ回路で
は、スイッチングとしてのＥ型MESFETQ2のスピードを最
大限に確保したい。このため、Ｅ型MESFETQ2は、最先端
プロセスの最小寸法のゲート長、すなわち、第６図に示
す範囲ｒのゲート長を用いる必要がある。
は、スイッチングとしてのＥ型MESFETQ2のスピードを最
大限に確保したい。このため、Ｅ型MESFETQ2は、最先端
プロセスの最小寸法のゲート長、すなわち、第６図に示
す範囲ｒのゲート長を用いる必要がある。
しかし、ロードとしてのＤ型MESFETQ1は、上記Ｅ型ME
SFETQ2に電流ｉを供給するものである。
SFETQ2に電流ｉを供給するものである。
本発明の半導体集積回路装置は、この点に着目し、定
電流ｉの供給の安定性を考慮して第６図に示す範囲ｒで
得られる最小寸法のゲート長より、長めのゲート長を、
ロードとしてのＤ型MESFETQ1に採用する。つまり。第６
図に示す範囲ｒ外で、しきい値が安定する、長めのゲー
ト長を採用する。こうすることで、Ｄ型MESFETQ1のしき
い値は、プロセスにバラツキが生じても安定し、常に一
定の電流ｉをスイッチングとしてのＥ型MESFETQ2に供給
できることとなる。
電流ｉの供給の安定性を考慮して第６図に示す範囲ｒで
得られる最小寸法のゲート長より、長めのゲート長を、
ロードとしてのＤ型MESFETQ1に採用する。つまり。第６
図に示す範囲ｒ外で、しきい値が安定する、長めのゲー
ト長を採用する。こうすることで、Ｄ型MESFETQ1のしき
い値は、プロセスにバラツキが生じても安定し、常に一
定の電流ｉをスイッチングとしてのＥ型MESFETQ2に供給
できることとなる。
現状のGaAsデジタルIC/LSIでは、スイッチングとして
のＥ型MESFETQ2のゲート長（第１図中Lg2）を最先端プ
ロセスで得られる最小寸法で形成した場合、ロードとし
てのＤ型MESFETQ1のゲート長（第１図中Lg1）を、以下
の関係に設定することが望ましい。
のＥ型MESFETQ2のゲート長（第１図中Lg2）を最先端プ
ロセスで得られる最小寸法で形成した場合、ロードとし
てのＤ型MESFETQ1のゲート長（第１図中Lg1）を、以下
の関係に設定することが望ましい。
Lg1≧1.5Lg2 このように、ロードとしてのＤ型MESFETQ1のゲート長
Lg1は、スイッチングとしてのＥ型MESFETQ2のゲート長L
g2の、大体1.5倍以上に設定する。このように、Ｄ型MES
FETQ1のゲート長Lg1を、最小寸法のゲート長の大体1.5
倍以上とすれば、しきい値は、プロセスにバラツキが生
じても充分に安定する。
Lg1は、スイッチングとしてのＥ型MESFETQ2のゲート長L
g2の、大体1.5倍以上に設定する。このように、Ｄ型MES
FETQ1のゲート長Lg1を、最小寸法のゲート長の大体1.5
倍以上とすれば、しきい値は、プロセスにバラツキが生
じても充分に安定する。
ところで、ゲート長が長いFETでは、ドレイン電流が
減少する傾向がある。本発明の半導体集積回路装置で
は、Ｄ型MESFETQ1に、その傾向がみられる。そこで、最
小寸法のゲート長としたＥ型MESFETQ2が流し得る電流
と、ロードとしてのＤ型MESFETQ1が流し得る電流を略同
等の値に保つため、Ｄ型MESFEQ1のゲート幅を増やして
も良い。
減少する傾向がある。本発明の半導体集積回路装置で
は、Ｄ型MESFETQ1に、その傾向がみられる。そこで、最
小寸法のゲート長としたＥ型MESFETQ2が流し得る電流
と、ロードとしてのＤ型MESFETQ1が流し得る電流を略同
等の値に保つため、Ｄ型MESFEQ1のゲート幅を増やして
も良い。
第３図は、この考えに基づき設計したインバータ回路
のパターン平面図である。尚、第３図において、第１図
と同一の箇所には同一の参照符号を付し、異なる部分に
ついてのみ説明する。
のパターン平面図である。尚、第３図において、第１図
と同一の箇所には同一の参照符号を付し、異なる部分に
ついてのみ説明する。
すなわち、同図に示すように、Ｄ型MESFETQ1のゲート
幅Wg1を、Ｅ型MESFETQ2のゲート幅Wg2より広く設定す
る。このような構成とすることにより、ロードとしての
Ｄ型MESFETQ1は、ゲート長Lg1の増大にともなう電流の
減少を補うことができる。結果として、このようなゲー
ト幅Wg1が大きいＤ型MESFETQ1は、スイッチングとして
のＥ型MESFETQ2の性能を最大限に引き出すことができ
る。
幅Wg1を、Ｅ型MESFETQ2のゲート幅Wg2より広く設定す
る。このような構成とすることにより、ロードとしての
Ｄ型MESFETQ1は、ゲート長Lg1の増大にともなう電流の
減少を補うことができる。結果として、このようなゲー
ト幅Wg1が大きいＤ型MESFETQ1は、スイッチングとして
のＥ型MESFETQ2の性能を最大限に引き出すことができ
る。
ゲート幅Wg1と、ゲート幅Wg2は、回路設計時、それぞ
れ最適な値を持つように設定すれば良い。回路設計で
は、様々な設計要因が考慮されるので、必ずしも、第３
図に示すような関係、すなわち Wg1＞Wg2 に、なるとは限らない。
れ最適な値を持つように設定すれば良い。回路設計で
は、様々な設計要因が考慮されるので、必ずしも、第３
図に示すような関係、すなわち Wg1＞Wg2 に、なるとは限らない。
以上のように、第１の実施例に係わるE/D型インバー
タ回路によれば、ロードとしてのＤ型MESFETQ1のゲート
長を、プロセスにバラツキが生じてもしきい値が安定す
る長さとしている。したがって、電流の安定性を確保す
ることが可能であり、出力端OUTから出力される電圧を
安定できる。
タ回路によれば、ロードとしてのＤ型MESFETQ1のゲート
長を、プロセスにバラツキが生じてもしきい値が安定す
る長さとしている。したがって、電流の安定性を確保す
ることが可能であり、出力端OUTから出力される電圧を
安定できる。
また、スイッチングとしてのＥ型MESFETQ2のゲート形
成には、最先端のプロセスを適用し、これにより最小寸
法のゲート長を達成する。これにより、スイッチングス
ピードを高速化することが可能である。
成には、最先端のプロセスを適用し、これにより最小寸
法のゲート長を達成する。これにより、スイッチングス
ピードを高速化することが可能である。
第４図は、第２の実施例とし、DCFL回路のうち、E/D
型NAND回路に本発明を適用した例である。
型NAND回路に本発明を適用した例である。
同図において、ロードとしてのＤ型FETQ3のドレイン
は、高電位電源VDDに接続され、ソースはゲートに接続
されるとともに、出力端OUTに接続されている。このＤ
型FETQ3のソースと、低電位電源、例えばアースとの間
には、スイッチングとしてのＥ型FETQ4およびQ5が直列
に接続されている。Ｅ型FETQ4およびQ5のゲートには、
それぞれ入力端IN1、入力端IN2が接続される。
は、高電位電源VDDに接続され、ソースはゲートに接続
されるとともに、出力端OUTに接続されている。このＤ
型FETQ3のソースと、低電位電源、例えばアースとの間
には、スイッチングとしてのＥ型FETQ4およびQ5が直列
に接続されている。Ｅ型FETQ4およびQ5のゲートには、
それぞれ入力端IN1、入力端IN2が接続される。
このようなE/D型NAND回路においても、第１の実施例
のように、ロードとしてのＤ型FETQ3のゲート長には、
プロセスにバラツキが生じてもしきい値が安定するゲー
ト長を用いることにより、電流を安定化できる。
のように、ロードとしてのＤ型FETQ3のゲート長には、
プロセスにバラツキが生じてもしきい値が安定するゲー
ト長を用いることにより、電流を安定化できる。
また、スイッチングとしてのＥ型MASFETQ4およびQ5
の、それぞれのゲートを、最先端プロセスで得られる最
小寸法のゲート長とすることにより、スイッチングスピ
ードを高速化できる。
の、それぞれのゲートを、最先端プロセスで得られる最
小寸法のゲート長とすることにより、スイッチングスピ
ードを高速化できる。
第５図は、この発明の第３の実施例を示すものであ
り、DCFL回路のうち、E/D型NOR回路に本発明を適用した
例を示している。
り、DCFL回路のうち、E/D型NOR回路に本発明を適用した
例を示している。
同図に示すように、ロードとしてのＤ型FETQ6のアド
レスは、高電位電源VDDに接続され、ソースは、ゲート
に接続されるとともに、出力端OUTに接続される。この
Ｄ型FETQ6のソースと、低電位電源、例えばアースとの
間には、スイッチングとしてのＥ型FETQ7およびQ8が並
列に接続される。Ｅ型FETQ7およびQ8のゲートには、そ
れぞれ入力端IN1、入力端IN2が接続される。
レスは、高電位電源VDDに接続され、ソースは、ゲート
に接続されるとともに、出力端OUTに接続される。この
Ｄ型FETQ6のソースと、低電位電源、例えばアースとの
間には、スイッチングとしてのＥ型FETQ7およびQ8が並
列に接続される。Ｅ型FETQ7およびQ8のゲートには、そ
れぞれ入力端IN1、入力端IN2が接続される。
上記構成のE/D型NOR回路において、ロードとしてのＤ
型FETQ6のゲートは、プロセスにバラツキが生じてもし
きい値が安定するゲート長とする。
型FETQ6のゲートは、プロセスにバラツキが生じてもし
きい値が安定するゲート長とする。
また、スイッチングとしてのＥ型MESFETQ7およびQ8
の、それぞれのゲートは、最先端プロセスで得られる最
小寸法のゲート長とする。
の、それぞれのゲートは、最先端プロセスで得られる最
小寸法のゲート長とする。
このような構成のE/D型NOR回路は、出力電圧の変動が
少なく、かつ高速動作が可能である。
少なく、かつ高速動作が可能である。
尚、本発明を、第１ないし第３の実施例のようなDCFL
回路で構成した際、ロードとしてのＤ型FETのゲート長
およびゲート幅増加による寄生容量の増加は、ほとんど
スイッチングスピードに影響しない。なぜなら、ゲート
と、ソースが接続された構造のDCFL回路のロードとして
のＤ型FETは、既に電流飽和領域までの電流を流してい
るためである。
回路で構成した際、ロードとしてのＤ型FETのゲート長
およびゲート幅増加による寄生容量の増加は、ほとんど
スイッチングスピードに影響しない。なぜなら、ゲート
と、ソースが接続された構造のDCFL回路のロードとして
のＤ型FETは、既に電流飽和領域までの電流を流してい
るためである。
また、本発明は、MOSFETより、プロセス技術が困難な
MESFET、例えばプロセス技術が未熟であるGaAsデバイス
に代表される化合物半導体デバイス（化合物半導体デジ
タルIC/LSI）に適用されることが望ましい。
MESFET、例えばプロセス技術が未熟であるGaAsデバイス
に代表される化合物半導体デバイス（化合物半導体デジ
タルIC/LSI）に適用されることが望ましい。
しかし、本発明は、MESFET、例えば化合物半導体デバ
イスに限ってその効果が発揮されるものではなく、MOSF
ET、例えばシリコンデバイス等、一元系半導体デバイス
に適用しても、上述した効果が得られることは勿論であ
る。
イスに限ってその効果が発揮されるものではなく、MOSF
ET、例えばシリコンデバイス等、一元系半導体デバイス
に適用しても、上述した効果が得られることは勿論であ
る。
［発明の効果］ 以上説明したように、この発明によれば、プロセスの
バラツキを吸収でき、出力電圧が安定している回路を実
現し、かつこの回路の、エンハンスメント型電界効果ト
ランジスタの性能を最大限に引き出せる半導体集積回路
装置を提供できる。
バラツキを吸収でき、出力電圧が安定している回路を実
現し、かつこの回路の、エンハンスメント型電界効果ト
ランジスタの性能を最大限に引き出せる半導体集積回路
装置を提供できる。
第１図は本発明の第１の実施例に係わる装置のパターン
平面図、第２図は第１図に示す装置の等価回路図、第３
図は第１実施例の変形例に係わる装置のパターン平面
図、第４図は第２の実施例に係わる装置の等価回路図、
第５図は第３の実施例に係わる装置の等価回路図、第６
図はゲート長としいき値との関係を概念的に捕らえた図
である。 １……素子領域、２……Ｄ型MESFETのゲート電極、３…
…Ｅ型MESFETのゲート電極。 Q1……ロードしてのＤ型MESFET、 Q2……スイッチングとしてのＥ型MESFET、 Q3、Q6……ロードとしてのＤ型FET、 Q4、Q5、Q7、Q8……スイッチングとしてのＥ型FET。
平面図、第２図は第１図に示す装置の等価回路図、第３
図は第１実施例の変形例に係わる装置のパターン平面
図、第４図は第２の実施例に係わる装置の等価回路図、
第５図は第３の実施例に係わる装置の等価回路図、第６
図はゲート長としいき値との関係を概念的に捕らえた図
である。 １……素子領域、２……Ｄ型MESFETのゲート電極、３…
…Ｅ型MESFETのゲート電極。 Q1……ロードしてのＤ型MESFET、 Q2……スイッチングとしてのＥ型MESFET、 Q3、Q6……ロードとしてのＤ型FET、 Q4、Q5、Q7、Q8……スイッチングとしてのＥ型FET。
Claims (4)
- 【請求項１】ロードとしてのデプレッション型電界効果
トランジスタと、スイッチングとしてのエンハンスメン
ト型電界効果トランジスタとが直列に接続されて構成さ
れる半導体集積回路装置において、 前記デプレッション型電界効果トランジスタのゲート長
およびゲート幅それぞれを、前記エンハンスメント型電
界効果トランジスタのゲート長およびゲート幅より長く
設定し、かつ前記デプレッション型電界効果トランジス
タのゲート幅を、このデプレッション型電界効果トラン
ジスタが流し得る電流と、前記エンハンスメント型電界
効果トランジスタが流し得る電流とを略同等に保てる幅
に設定したことを特徴とする半導体集積回路装置。 - 【請求項２】前記デプレッション型電界効果トランジス
タのゲート長を、前記エンハンスメント型電界効果トラ
ンジスタのゲート長の1.5倍以上に設定したことを特徴
とする請求項（１）に記載の半導体集積回路装置。 - 【請求項３】前記デプレッション型電界効果トランジス
タおよび前記エンハンスメント型電界効果トランジスタ
は、共にMESFETであることを特徴とする請求項（１）お
よび（２）いずれかに記載の半導体集積回路装置。 - 【請求項４】前記デプレッション型電界効果トランジス
タおよび前記エンハンスメント型電界効果トランジスタ
は、共に化合物半導体基板上に形成されるMESFETである
ことを特徴とする請求項（１）ないし（３）いずれか一
項に記載の半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032698A JP2513887B2 (ja) | 1990-02-14 | 1990-02-14 | 半導体集積回路装置 |
| KR1019910002227A KR940009363B1 (ko) | 1990-02-14 | 1991-02-09 | 반도체 집적회로장치 |
| DE69132263T DE69132263T2 (de) | 1990-02-14 | 1991-02-11 | In einem Verbundhalbleitersubstrat gefertigter integrierter E/D Schaltkreis |
| US07/653,294 US5148244A (en) | 1990-02-14 | 1991-02-11 | Enhancement-fet and depletion-fet with different gate length formed in compound semiconductor substrate |
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| Publication Number | Publication Date |
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| JP2513887B2 true JP2513887B2 (ja) | 1996-07-03 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (5)
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| EP (1) | EP0442413B1 (ja) |
| JP (1) | JP2513887B2 (ja) |
| KR (1) | KR940009363B1 (ja) |
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| JP3527034B2 (ja) * | 1996-09-20 | 2004-05-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JPH11214528A (ja) * | 1998-01-29 | 1999-08-06 | Mitsubishi Electric Corp | 半導体装置 |
| EP1003222A1 (en) * | 1998-11-19 | 2000-05-24 | STMicroelectronics S.r.l. | Improved field-effect transistor and corresponding manufacturing method |
| US6864131B2 (en) * | 1999-06-02 | 2005-03-08 | Arizona State University | Complementary Schottky junction transistors and methods of forming the same |
| US7589007B2 (en) * | 1999-06-02 | 2009-09-15 | Arizona Board Of Regents For And On Behalf Of Arizona State University | MESFETs integrated with MOSFETs on common substrate and methods of forming the same |
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| KR100654053B1 (ko) * | 2005-12-29 | 2006-12-05 | 동부일렉트로닉스 주식회사 | 부가 게이트 도체 패턴을 갖는 협채널 금속 산화물 반도체트랜지스터 |
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| JPS60183764A (ja) * | 1984-03-02 | 1985-09-19 | Oki Electric Ind Co Ltd | ＧａＡｓ論理回路装置 |
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| JPS6411363A (en) * | 1987-07-03 | 1989-01-13 | Matsushita Electric Ind Co Ltd | Read storage element |
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-
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- 1990-02-14 JP JP2032698A patent/JP2513887B2/ja not_active Expired - Lifetime
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1991
- 1991-02-09 KR KR1019910002227A patent/KR940009363B1/ko not_active IP Right Cessation
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- 1991-02-11 DE DE69132263T patent/DE69132263T2/de not_active Expired - Fee Related
- 1991-02-11 US US07/653,294 patent/US5148244A/en not_active Expired - Lifetime
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| EP0442413A3 (ja) | 1994-02-02 |
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