JP5322169B2 - 炭化珪素絶縁ゲート電界効果トランジスタを用いたインバータ回路および論理ゲート回路 - Google Patents
炭化珪素絶縁ゲート電界効果トランジスタを用いたインバータ回路および論理ゲート回路 Download PDFInfo
- Publication number
- JP5322169B2 JP5322169B2 JP2009197626A JP2009197626A JP5322169B2 JP 5322169 B2 JP5322169 B2 JP 5322169B2 JP 2009197626 A JP2009197626 A JP 2009197626A JP 2009197626 A JP2009197626 A JP 2009197626A JP 5322169 B2 JP5322169 B2 JP 5322169B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- field effect
- effect transistor
- region
- insulated gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
また、本発明は、オン抵抗の低いSiC MISFETを用いて構成した論理回路を提供することを目的とする。
さらに、本発明は、寄生容量の低減を図ったSiC MISFETを用いて構成した論理回路を提供することを目的とするものである。
前記一主面を有する一導電型の炭化珪素半導体領域(2)を含む基板(1)と、前記一導電型炭化珪素半導体領域(2)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型の第2のソース、ドレイン領域(4D、3D)と、前記離間して形成された第2のソース、ドレイン領域(4D、3D)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(2)の一主面側に形成され、前記第2のソース領域(4D)に接する第3の側面と、前記第2のドレイン領域(3D)に接する第4の側面と、前記一主面から所定の深さに位置し前記第3および第4の側面に連続し前記離間形成された第2のソース、ドレイン領域(4D、3D)を接続する第2の底面とからなる第2の凹部(5D)と、前記第2のソース、ドレイン領域(4D、3D)が接する前記一主面の一部を覆い、前記第2の凹部(5D)の前記第3および第4の側面上および前記第2の底面上に形成された第2の絶縁膜(6D)と、前記第2の絶縁膜(6D)上に形成された第2のゲート電極(7D)と、前記第2のドレイン領域(3D)に電気的に接続された第2のドレイン電極(9)とを有し、前記第2のソース、ドレイン領域(4D、3D)を接続する前記第2の底面に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなるリセスゲート構造を有するデプリーション型炭化珪素絶縁ゲート電界効果トランジスタとを有し、
前記エンハンスメント型炭化珪素絶縁ゲート電界効果トランジスタの前記第1のゲート電極および前記第1のソース電極はそれぞれ入力信号および第1の電源電位に接続され、前記デプリーション型炭化珪素電界効果トランジスタの前記第2のドレイン電極は第2の電源電位に接続され、前記デプリーション型炭化珪素絶縁ゲート電界効果トランジスタの前記第2のゲート電極と前記第2のソース領域とは電気的に接続され、前記エンハンスメント型炭化珪素絶縁ゲート電界効果トランジスタの前記第1のドレイン領域と前記デプリーション型炭化珪素絶縁ゲート電界効果トランジスタの前記第2のソース領域とは電気的に接続され、その接続点(11)から出力信号が取り出されるように構成されてなることを特徴とするリセス構造を有する炭化珪素絶縁ゲート電界効果トランジスタインバータ回路である。
、前記デプリーション型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜上に形成されたゲート電極直下のドレイン領域に前記一導電型の容量緩和領域を形成してなることを特徴とする請求項22記載のNOR論理ゲート回路である。
すなわち、nチャネルSiC MISFETのみを用いて論理回路を構成したので、オン抵抗と寄生容量を小さくでき、CMOS構成の論理回路より高速動作を実現することができる。
また、リセスゲート構造を有するSiC MISFETの採用によりゲート電極に隣接するソース、ドレイン領域の厚さを選択的に薄く、もしくは実質ゼロにできることから短チャネル効果を抑制でき、短ゲート長(チャネル長)によるオン抵抗の低いSiC MISFETを得ることができるので論理回路の動作速度がさらに向上する。加えて、ゲート電極隣接部から離れたソース、ドレイン領域は厚さは薄くしなくてすむので、ソース、ドレイン領域のシート抵抗上昇の恐れもなくなるため、この点でもデバイスのオン抵抗を低減でき、高速動作に寄与する。
さらに、容量緩和領域の形成によりゲート電極に寄生する静電容量を低減できるので、論理回路の動作をより一層高速化できる。
[実施の形態1]
図1および図2は、実施の形態1にかかるSiC MISFETを用いて構成したインバータ回路デバイスの構造を示すもので、図1が拡大断面図、図2がその平面図である(図1は図2の一点鎖線に沿った断面図)。SiC基板1上にp型のSiC半導体領域2を形成した基体を準備し、SiC半導体領域2内にnチャネルエンハンスメント型SiC MISFET22とデプリーション型SiC MISFET21とを形成する。それぞれのSiC MISFETはSiC半導体領域2内にその一主面に隣接し、離間・対向するn+型のソース、ドレイン領域4D、3D(デプリーション型SiC MISFET形成用)および4E,3E(エンハンスメント型SiC MISFET形成用)を選択的に設ける。エンハンスメント型SiC MISFETのドレイン領域3Eとデプリーション型SiC MISFETのソース領域4Dは電気的に接続されるので一体の領域として形成してあるが、別個に形成してもよい。デプリーション型SiC MISFETのチャネル形成予定領域(ソース、ドレイン領域で挟まれた半導体領域2の表面領域)には予めn型の不純物がドーピングされている。この結果、エンハンスメント型SiC MISFETはノーマリーオフで動作し、デプリーションSiC MISFETはノーマリーオンで動作する。ここで、SiC基板1は、p型、n型あるいは半絶縁性のいずれかであって、結晶面は、(0001)Si面、または(000−1)C面とするか、あるいはその他の面方位であってもよい。また、p型半導体領域2は、デバイスを構成する領域が形成される活性層であり、例えば不純物濃度が5×1015/cm3程度でドーピングされた10μmの厚さをもつエピタキシャル成長層からなる。ソース、ドレイン領域4D、3D、4E、3Eの不純物濃度は約1×1020/cm3で、厚さは250nmである。ソース、ドレイン領域4D、3D、4E、3Eの離間距離(対向間隔)は1μmであり、この距離が、すなわちゲート長Lg(チャネル長)を規定する。
ゲート絶縁膜6D、6Eは、シリコン酸化膜を用いることができ、その厚さは例えば、13nmである。図1では、ゲート絶縁膜6D、6Eとして凹部(リセス)の底面と両側面上ならびにソース、ドレイン領域3D、4Dまたは3E,4Eの一部表面上にかけて一様な厚さのものを用いているが、これに限ることなく、例えば、ソース、ドレイン領域4D、3Dまたは4E、3Eの一部表面上のゲート絶縁膜を凹部内のそれより厚くしてもよい。これにより、ゲート電極とソース、ドレイン領域とのオーバラップによる容量の増加を抑制できる。
ゲート電極7D、7Eは、ポリシリコン材料を用いることができ、n型の不純物を1×1020/cm3程度ドーピングしたものを利用する。
図1の構造では、凹部5D、5Eの両端部近傍直下のソース、ドレイン領域4D、3Dまたは4E、3Eの一部が薄い領域3a、3aとして存在している(図1では、薄い領域3aが各SiC MISFETにつき一箇所で符号表示してあるが、実際にはソース領域、ドレイン領域それぞれに同じ構造が存在する。図6、図15でも同様である。)。また、ソース、ドレイン電極9、10、11直下のソース、ドレイン領域4D、3Dまたは4E、3Eの部分は比較的厚く維持されている。この結果、かかるSiC MISFETでは、ゲート長(チャネル長)を短くしていっても短チャネル効果を抑制でき、オン抵抗の低減を可能とするという特徴をもつ。
ソース、ドレイン電極9、10、11が絶縁膜8に形成したコンタクト開口を通してソース、ドレイン領域4D、3Dまたは4E、3Eに電気的に接続される。コンタクト開口は、図2に示すように四角形状でそのサイズは2μm角である。また、図2におけるコンタクト開口のピッチは4μmである。ゲート電極7D、7Eは、ソース、ドレイン電極9、10、11とは別個の層で構成されているが、実際には、ゲート電極7D、7Eは図2の平面図の上方に延伸し、そこで絶縁膜8に設けた別のコンタクト開口を通してソース、ドレイン電極と同じ材料のゲート引出し電極が形成される。
図4は図3で示したEDインバータ回路にデバイスの構造上付加される寄生容量を書き加えたもので、27はデプリーション型SiC MOSFET21のゲート重なり(オーバラップ)容量、28はエンハンスメント型SiC MOSFET22のゲート重なり容量を示す。図5はSiCで構成したCMOSインバータ回路を示し、nチャネルエンハンメント型MOSFET(以下、nMOSFET)22Cとpチャネルエンハンスメント型MOSFET(以下、pMOSFET)21Cのゲート同士、ドレイン同士が電気的に接続され、前者の接続点は入力信号が供給される入力ノード23に接続され、後者の接続点は出力ノード26に接続され、nMOSFET22Cのソースは第1の電源電位25に接続され、pMOSFET21Cのソースは第2の電源電位24に接続されてなる。
ここで、27Cは、pMOSFET21Cのゲート重なり容量、28Cは、nMOSFET22Cのゲート重なり容量を示す。
τpdC = R×C (1)
R= ( Rp + Rn ) / 2 (2)
C=CGp+CGn+CGpo+CGno+CDp+CDn (3)
ここで、
Rp ‥‥ pMOSFETのオン抵抗
Rn ‥‥ nMOSFETのオン抵抗
CGp ‥‥ pMOSFETのゲート容量
CGn ‥‥ nMOSFETのゲート容量
CGpo ‥‥pMOSFETのゲート重なり容量(27C)
CGno ‥‥nMOSFETのゲート重なり容量(28C)
CDp ‥‥ pMOSFETのドレイン寄生容量
CDp‥‥ nMOSFETのドレイン寄生容量
ただし、CGp、CGn、CDp、およびCDpは図示していない。
一方、EDインバータの固有遅延時間τpdED を決めるRおよびCは 、上記(2),(3)式でpMOSFETに関わる変数がnMOSFETのそれと同じ値になり、かつ、pMOSFETのゲート重なり容量(27C)に対応する部分の容量が半分になる(図4の回路においては、デプリーション型MOSFETのゲート重なり容量はゲートとドレイン間の27のみである)。
SiCを用いたMOSFETでは、非特許文献1に記載されているように正孔の移動度が電子のそれに比べて大変小さいために、Rp>>Rn である。また、SiCではソース、ドレイン領域をゲート電極に自己整合的に形成することが出来ないために、ゲート重なり容量の影響が甚大である。したがって、τpdC と τpdED の差が大きくなる。すなわち、SiCでは、CMOSインバータのほうがこれらの因子の影響を顕著に受けやすいので、τpdED< τpdCとなり、EDインバータの方がはるかに高速で動作する。
図6は、実施の形態2にかかるインバータ(EDインバータ)回路デバイスを示す。このデバイスでは、図1に示したデバイス構造に加えて、エンハンスメント型SiC MISFET22において、半導体領域2の一主面上でゲート電極7Eと重なるソース、ドレイン領域4E、3Eの表面部分にp型のゲート容量緩和領域12E、12Eをソース、ドレイン領域の端縁に沿って形成している。これらの領域12E、12Eはそれぞれ、凹部(リセス)端から1μm程度横方向(半導体領域2の一主面と平行方向)に延在し、深さは約100nmである。不純物濃度は、1×1018/cm3程度である。この場合のゲート電極とソース、ドレイン領域との重なりによるゲート・ソース間およびゲート・ドレイン間の静電容量は、ゲートゲート絶縁膜の容量とpn接合のビルトイン容量とが直列接続された合成容量で表わされるが、後者のほうが小さいので、合成容量は主として後者で決まり、ゲート電極重なり容量を低減でき、このような構造をもつSiC MISFETは、高速ロジック回路の構成素子として有益に機能するという特徴をもつ。
また、デプリーション型SiC MISFET21においては、ゲート電極直下のドレイン領域3Dの表面部分にp型のゲート容量緩和領域12Dをドレイン領域の端縁に沿って形成している。ゲート電極7Dとソース領域4Dとが電気的に直結されているので、ソース領域4Dの表面部分に容量緩和領域を形成する必要はない。ゲート容量緩和領域12Dを設ける狙いは上記と同様である。このSiC MISFETは図1の構造の利点に加え、ゲート電極の重なり容量の低減も実現できるので論理回路動作の一層の高速化が図れるので、最良の実施の形態である。
ゲート電極とソースまたはドレイン電極間の容量CGS(ゲート・ソース間)、CGD(ゲート・ドレイン間)は下式(1)で表わされる(CGS、CGDいずれも同じなので、ここではCGSについて言及する)。
次いで、デプリーション型SiC MISFET部の凹部(リセス) 5Dの底部に選択的にn型不純物として例えばP(リン)イオンを注入してしきい電圧を所定の値に制御する(図示せず)。デプリーション型SiC MISFETを作製するには、このほかにも、例えば、エピタキシャル層で構成されるp型SiC半導体領域2の不純物濃度を通常の5×1015/cm3に代えて1×1015/cm3に下げ、これによりp型SiC半導体領域2表面をデプリーション化させてもよい。この場合には、エンハンスメント型SiC MISFETを形成する部分(凹部(12E))に、4×1015/cm3程度の濃度で不純物を追加注入する。
デプリーション型SiC MISFET部も、ソース領域4D表面部分に容量緩和領域が形成されていない点を除き、エンハンスメント型SiC MISFET部と同様である
この後で、基体を、例えば、1600℃で30分間アニール処理することで、注入されたn型不純物およびp型不純物を活性化させる。
図17は、実施の形態3にかかるSiC MISFETを用いたEDインバータ回路デバイスを示す。このデバイスでは、SiC半導体領域2の一主面を基準にして、凹部(リセス)14D,14Eの底面が位置する深さがソース、ドレイン領域4D、3D、4E、3Eの厚さとほぼ等しく選定されている。理想的には両者の深さ(厚さ)が同一であることが望ましいが、製造プロセス的には同一に合わせこむことが難しいので、凹部底面14D、14Eの深さをソース、ドレイン領域13、14の厚さよりごくわずかに小さくするように制御する。逆の関係になると、チャネル長が目標値より長くなってしまうからである。
この構造によれば、図1の3a、3aに相当するソース、ドレイン領域の一部の厚さをさらに薄く、ほぼゼロにできるので、短チャネル効果の抑制効果がさらに高くなるという特徴をもつ。
このデバイスではさらに、エンハンスメント型SiC MISFET部においては、SiC半導体領域2の一主面上でゲート電極7Eと重なるソース、ドレイン領域4E、3Eの表面部分に、デプリーション型SiC MISFET部においては、ゲート電極7Dと重なるドレイン両機3Dの表面部分に、p型の領域12E、12Dをそれぞれソース、ドレイン領域の端縁に沿って形成している。この場合も、実施の形態2と同様に、ゲート電極重なり容量を低減できる。
図14および図15は、実施の形態4にかかる単チャネル(nチャネル)SiC MISFETを用いて構成されるNAND論理ゲート回路デバイスを示す。図14に示される回路構成図のように、このデバイスは、二つのエンハンスメント型SIC MISFET22、22bと、デプリーション型SiC MISFET21とからなり、図3に示すインバータ回路におけるエンハンスメント型SiC MISFET22に直列に同種のSiC MISFET22bを接続したものである。これらのSiC MISFET22、22bはゲーティングトランジスタと呼ばれ、入力ノード23、23bに入力される信号の相互関係に基づいて出力ノードに所定の論理出力信号を出力する(このデバイスの論理回路動作の詳細は本発明の主題ではないので説明を省略する)。
図15に示すデバイス構造は、エンハンスメント型SiC MISFET22b(ソース領域4bE、ドレイン領域3bE、凹部5bE、ゲート絶縁膜6bE、ゲート電局7bEおよび容量緩和領域12bE,12bEとから構成される)が追加されたことを除き、基本的には図6のEDインバータ回路デバイスと同様である。もちろん、p型の容量緩和領域12D、12E、12bEは、図1に示すデバイス構造のように、必要に応じ省略してもよい。
また、凹部を図17のように、ソース、ドレイン領域の深さと同程度の位置に形成するようにしてもよく、その場合にも容量緩和領域は省略してもよい。
図16は、実施の形態5にかかる単チャネル(nチャネル)SiC MISFETを用いて構成されるNOR論理ゲート回路構成を示す。この回路構成の具体的なデバイス構造は、図1、図6、図15で説明したことと同様に得ることができる。
2 SiC半導体領域
4D、4E、4bE ソース領域
3a ソース、ドレイン領域の薄い領域
3D、3E、3bE ドレイン領域
5D、5E、5bE 凹部(リセス)
6D、6E、6bE ゲート絶縁膜
7D、7E、7bE ゲート電極
8 絶縁膜
9、10、11、13 ソース、ドレイン電極
12D、12E、12bE 容量緩和領域
Claims (16)
- 一主面を有する一導電型の炭化珪素半導体領域(2)を含む基板(1)と、前記一導電型炭化珪素半導体領域(2)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型の第1のソース、ドレイン領域(4E、3E)と、前記離間して形成された第1のソース、ドレイン領域(4E、3E)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(2)の一主面側に形成され、前記第1のソース領域(4E)に接する第1の側面と、前記第1のドレイン領域(3E)に接する第2の側面と、前記一主面から所定の深さに位置し前記第1および第2の側面に連続し前記離間形成された第1のソース、ドレイン領域(4E、3E)を接続する第1の底面とからなる第1の凹部(5E)と、前記第1のソース、ドレイン領域(4E、3E)が接する前記一主面の一部を覆い、前記第1の凹部(5E)の前記第1および第2の側面上および前記第1の底面上に形成された第1の絶縁膜(6E)と、前記第1の絶縁膜(6E)上に形成された第1のゲート電極(7E)と、前記第1のソース、(4E)に電気的に接続された第1のソース電極(10)とを有し、前記第1のソース、ドレイン領域(4E、3E)を接続する前記第1の底面に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなるリセスゲート構造を有するエンハンスメント型絶縁ゲート炭化珪素電界効果トランジスタ(22)と、
前記一主面を有する一導電型の炭化珪素半導体領域(2)を含む基板(1)と、前記一導電型炭化珪素半導体領域(2)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型の第2のソース、ドレイン領域(4D、3D)と、前記離間して形成された第2のソース、ドレイン領域(4D、3D)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(2)の一主面側に形成され、前記第2のソース領域(4D)に接する第3の側面と、前記第2のドレイン領域(3D)に接する第4の側面と、前記一主面から所定の深さに位置し前記第3および第4の側面に連続し前記離間形成された第2のソース、ドレイン領域(4D、3D)を接続する第2の底面とからなる第2の凹部(5D)と、前記第2のソース、ドレイン領域(4D、3D)が接する前記一主面の一部を覆い、前記第2の凹部(5D)の前記第3および第4の側面上および前記第2の底面上に形成された第2の絶縁膜(6D)と、前記第2の絶縁膜(6D)上に形成された第2のゲート電極(7D)と、前記第2のドレイン領域(3D)に電気的に接続された第2のドレイン電極(9)とを有し、前記第2のソース、ドレイン領域(4D、3D)を接続する前記第2の底面に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなるリセスゲート構造を有するデプリーション型炭化珪素絶縁ゲート電界効果トランジスタ(21)とを有し、
前記エンハンスメント型炭化珪素絶縁ゲート電界効果トランジスタの前記第1のゲート電極および前記第1のソース電極はそれぞれ入力信号および第1の電源電位に接続され、前記デプリーション型炭化珪素電界効果トランジスタの前記第2のドレイン電極は第2の電源電位に接続され、前記デプリーション型炭化珪素絶縁ゲート電界効果トランジスタの前記第2のゲート電極と前記第2のソース領域とは電気的に接続され、前記エンハンスメント型炭化珪素絶縁ゲート電界効果トランジスタの前記第1のドレイン領域と前記デプリーション型炭化珪素絶縁ゲート電界効果トランジスタの前記第2のソース領域とは電気的に接続され、その接続点(11)から出力信号が取り出されるように構成されて、
前記第1と第2の凹部はそれぞれ前記チャネル形成領域とn+型ドレイン領域およびソース領域に接するリセス構造を有する炭化珪素絶縁ゲート電界効果トランジスタインバータ回路1において、
前記エンハンスメント型炭化珪素絶縁ゲート電界効果トランジスタおよび前記デプリーション型炭化珪素絶縁ゲート電界効果トランジスタの少なくとも一方の凹部(5E,5D)は予め形成された前記第1または第2のソース、ドレイン領域(4E、3E、4D,3D)に跨る様に形成され、該凹部の底面の両端近傍の跨った部分は前記第1または第2のソース、ドレイン領域(4E、3E、4D,3D)の薄い領域(3a、3a)に接してなることを特徴とするリセス構造を有する炭化珪素絶縁ゲート電界効果トランジスタインバータ回路。 - 前記炭化珪素絶縁ゲート電界効果トランジスタインバータ回路において、
前記第1のソース、ドレイン領域(4E、3E)または第2のソース、ドレイン領域(4D、3D)は前記一主面から第1の所定の深さで形成され、前記第1または第2の底面は前記一主面から第2の所定の深さに位置するように形成され、前記エンハンスメント型炭化珪素電界効果トランジスタおよび前記デプリーション型炭化珪素電界効果トランジスタの少なくとも一方は、前記第2の所定の深さが前記第1の所定の深さと等しく選定され、前記第1または第2の底面の全長にわたり隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなることを特徴とするリセス構造を有する請求項1に記載の炭化珪素絶縁ゲート電界効果トランジスタインバータ回路。 - 前記エンハンスメント型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜(6E)上に形成されたゲート電極(7E)直下のソース、ドレイン領域(3E、4E)に前記一導電型の容量緩和領域(12E、12E)を形成してなることを特徴とする請求項1乃至請求項2のいずれか1項に記載のリセス構造を有する炭化珪素絶縁ゲート電界効果トランジスタインバータ回路。
- 前記デプリーション型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜(6D)上に形成されたゲート電極(7D)直下のドレイン領域(3D)に前記一導電型の容量緩和領域(12D)を形成してなることを特徴とする請求項1乃至請求項2のいずれか1項に記載のリセス構造を有する炭化珪素絶縁ゲート電界効果トランジスタインバータ回路。
- ソース、ドレイン、ゲートを有する第1のnチャネルエンハンスメント型絶縁ゲート電界効果トランジスタ(22b)と、ソース、ドレイン、ゲートを有する第2のnチャネルエンハンスメント型絶縁ゲート電界効果トランジスタ(22)と、ソース、ドレイン、ゲートを有するnチャネルデプリーション型絶縁ゲート電界効果トランジスタ(21)とを備え、
前記第1のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ドレインと前記第2のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ソースとが電気的に接続され、前記デプリーション型絶縁ゲート電界効果トランジスタの前記ゲートと前記デプリーション型絶縁ゲート電界効果トランジスタの前記ソースとが電気的に接続され、前記第1のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ソースは第1の電源電位(25)に接続され、前記デプリーション型絶縁ゲート電界効果トランジスタの前記ドレインは第2の電源電位(24)に接続され、前記第1および第2のエンハンスメント型絶縁ゲート電界効果トランジスタのそれぞれの前記ゲートは第1および第2の入力信号(23b、23)に接続され、前記第2のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ドレインと前記デプリーション型絶縁ゲート電界効果トランジスタの前記ソースとが電気的に接続され、その接続点から出力信号(26)が取り出されるように構成され、前記エンハンスメント型絶縁ゲート電界効果トランジスタと前記デプリーション型絶縁ゲート電界効果トランジスタは炭化珪素材料を用いて構成されるNAND論理ゲート回路において、
前記第1および第2のエンハンスメント型絶縁ゲート電界効果トランジスタおよび前記デプリーション型絶縁ゲート電界効果トランジスタの少なくともひとつは、一主面を有する一導電型の炭化珪素半導体領域(2)を含む基板(1)と、前記一導電型炭化珪素半導体領域(2)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース、ドレイン領域(4D、3D、4E、3E、4bE、3bE)と、前記離間して形成されたソース、ドレイン領域(4D、3D、4E、3E、4bE、3bE)の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域(2)の一主面側に形成され、前記ソース領域(4D、4E、4bE)に接する第1の側面と、前記ドレイン領域(3D、3E、3bE)に接する第2の側面と、前記一主面から所定の深さに位置し前記第1および第2の側面に連続し前記離間形成されたソース、ドレイン領域(4D、3D、4E、3E、4bE、3bE)を接続する底面とからなる凹部(5D、5E、5bE)と、前記ソース、ドレイン領域(4D、3D、4E、3E、4bE、3bE)が接する前記一主面の一部を覆い、前記凹部(5D、5E、5bE)の前記第1および第2の側面上および前記底面上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極(7D、7E、7bE)と、前記ソース、ドレイン領域(4D、3D、4E、3E、4bE、3bE)の少なくとも一方に電気的に接続されたソースまたはドレイン電極(9、または10)とを有し、前記ソース、ドレイン領域(4D、3D、4E、3E、4bE、3bE)を接続する前記底面に隣接する前記炭化珪素半導体領域部分でチャネル形成領域が構成されて、
前記凹部は前記チャネル形成領域とn+型ドレイン領域およびソース領域に接するリセスゲート構造を有する炭化珪素電界効果トランジスタからなるNAND論理ゲート回路2において、
前記第1および第2のエンハンスメント型絶縁ゲート電界効果トランジスタおよび前記デプリーション型絶縁ゲート電界効果トランジスタの少なくともひとつの凹部(5E,5D、5bE)は予め形成された前記第1または第2のソース、ドレイン領域(4E、3E、4D,3D、4bE、3bE)に跨る様に形成され、該凹部の底面の両端近傍の跨った部分が前記ソース、ドレイン領域(3D,4D、3E、4E、3bE、4bE)の薄い領域(3a、3a)に接してなることを特徴とするNAND論理ゲート回路。 - 前記NAND論理ゲート回路において、
前記第ソース、ドレイン領域(3D,4D、3E、4E、3bE、4bE)は前記一主面から第1の所定の深さで形成され、前記底面は前記一主面から第2の所定の深さに位置するように形成され、前記第1および第2のエンハンスメント型炭化珪素絶縁ゲート電界効果トランジスタおよび前記デプリーション型炭化珪素絶縁ゲート電界効果トランジスタの少なくともひとつは、前記第2の所定の深さが前記第1の所定の深さと等しく選定され、前記底面の全長にわたり隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなることを特徴とする請求項5に記載のNAND論理ゲート回路。 - 前記第1または第2のエンハンスメント型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜上に形成されたゲート電極(7E、7bE)直下のソース、ドレイン領域(3E、4E、3bE、4bE)に前記一導電型の容量緩和領域(12E、12E、12bE,12bE)を形成してなることを特徴とする請求項5乃至請求項6のいずれか1項に記載のNAND論理ゲート回路。
- 前記デプリーション型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜上に形成されたゲート電極(7D)直下のドレイン領域(3D)に前記一導電型の容量緩和領域(12D)を形成してなることを特徴とする請求項5乃至請求項6のいずれか1項に記載のNAND論理ゲート回路。
- 前記NAND論理ゲート回路が同一の基板上に形成されてなることを特徴とする請求項5乃至請求項6のいずれか1項に記載のNAND論理ゲート回路。
- 前記NAND論理ゲート回路が炭化珪素を主成分とする半導体領域を含む基板上に形成されてなることを特徴とする請求項5乃至請求項6のいずれか1項に記載のNAND論理ゲート回路。
- ソース、ドレイン、ゲートを有する第1のnチャネルエンハンスメント型絶縁ゲート電界効果トランジスタ(22b)と、ソース、ドレイン、ゲートを有する第2のnチャネルエンハンスメント型絶縁ゲート電界効果トランジスタ(22)と、ソース、ドレイン、ゲートを有するnチャネルデプリーション型絶縁ゲート電界効果トランジスタ(21)とを備え、
前記第1のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ソースと前記第2のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ソースとが電気的に接続され、その接続点は第1の電源電位(25)に接続され、前記第1のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ドレインと前記第2のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ドレインとが電気的に接続されるとともに前記デプリーション型絶縁ゲート電界効果トランジスタの前記ゲートおよびソースに電気的に接続され、それらの接続点から出力信号(26)が取り出されるように構成され、前記デプリーション型絶縁ゲート電界効果トランジスタの前記ドレインは第2の電源電位(24)に接続され、前記第1および第2のエンハンスメント型絶縁ゲート電界効果トランジスタの前記ゲートはそれぞれ第1および第2の入力信号(23b、23)に接続され、前記エンハンスメント型絶縁ゲート電界効果トランジスタと前記デプリーション型絶縁ゲート電界効果トランジスタは炭化珪素材料を用いて構成されるNOR論理ゲート回路において、
前記第1および第2のエンハンスメント型絶縁ゲート電界効果トランジスタおよび前記デプリーション型絶縁ゲート電界効果トランジスタの少なくともひとつは、一主面を有する一導電型の炭化珪素半導体領域を含む基板と、前記一導電型炭化珪素半導体領域内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型のソース、ドレイン領域と、前記離間して形成されたソース、ドレイン領域の対向する端縁で挟まれた前記一導電型炭化珪素半導体領域の一主面側に形成され、前記ソース領域に接する第1の側面と、前記ドレイン領域に接する第2の側面と、前記一主面から所定の深さに位置し前記第1および第2の側面に連続し前記離間形成されたソース、ドレイン領域を接続する底面とからなる凹部と、前記ソース、ドレイン領域が接する前記一主面の一部を覆い、前記凹部の前記第1および第2の側面上および前記底面上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、前記ソース、ドレイン領域の少なくとも一方に電気的に接続されたソースまたはドレイン電極とを有し、前記ソース、ドレイン領域を接続する前記底面に隣接する前記炭化珪素半導体領域部分でチャネル形成領域が構成されて、
前記凹部は前記チャネル形成領域とn+型ドレイン領域およびソース領域に接するリセスゲート構造を有する炭化珪素電界効果トランジスタからなるNOR論理ゲート回路3において、
前記第1および第2のエンハンスメント型絶縁ゲート電界効果トランジスタおよび前記デプリーション型絶縁ゲート電界効果トランジスタの少なくともひとつの凹部は予め形成された前記ソース、ドレイン領域に跨る様に形成され、該凹部の底面の両端近傍の跨った部分が前記ソース、ドレイン領域の薄い領域に接してなることを特徴とするNOR論理ゲート回路。 - 前記NOR論理ゲート回路において、
前記第ソース、ドレイン領域は前記一主面から第1の所定の深さで形成され、前記底面は前記一主面から第2の所定の深さに位置するように形成され、前記第1および第2のエンハンスメント型炭化珪素絶縁ゲート電界効果トランジスタおよび前記デプリーション型炭化珪素絶縁ゲート電界効果トランジスタの少なくともひとつは、前記第2の所定の深さが前記第1の所定の深さと等しく選定され、前記底面の全長にわたり隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成してなることを特徴とする請求項11に記載のNOR論理ゲート回路。 - 前記第1または第2のエンハンスメント型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜上に形成されたゲート電極直下のソース、ドレイン領域に前記一導電型の容量緩和領域を形成してなることを特徴とする請求項11乃至請求項12のいずれか1項に記載のNOR論理ゲート回路。
- 前記デプリーション型絶縁ゲート電界効果トランジスタにおいて、前記一主面の一部を覆う絶縁膜上に形成されたゲート電極直下のドレイン領域に前記一導電型の容量緩和領域を形成してなることを特徴とする請求項11乃至請求項12のいずれか1項に記載のNOR論理ゲート回路。
- 前記NOR論理ゲート回路が同一の基板上に形成されてなることを特徴とする請求項11乃至請求項12のいずれか1項に記載のNOR論理ゲート回路。
- 前記NOR論理ゲート回路が炭化珪素を主成分とする半導体領域を含む基板上に形成されてなることを特徴とする請求項11乃至請求項12のいずれか1項に記載のNOR論理ゲート回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009197626A JP5322169B2 (ja) | 2009-08-28 | 2009-08-28 | 炭化珪素絶縁ゲート電界効果トランジスタを用いたインバータ回路および論理ゲート回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009197626A JP5322169B2 (ja) | 2009-08-28 | 2009-08-28 | 炭化珪素絶縁ゲート電界効果トランジスタを用いたインバータ回路および論理ゲート回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011049410A JP2011049410A (ja) | 2011-03-10 |
JP5322169B2 true JP5322169B2 (ja) | 2013-10-23 |
Family
ID=43835448
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009197626A Expired - Fee Related JP5322169B2 (ja) | 2009-08-28 | 2009-08-28 | 炭化珪素絶縁ゲート電界効果トランジスタを用いたインバータ回路および論理ゲート回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5322169B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FI20150334A (fi) | 2015-01-14 | 2016-07-15 | Artto Mikael Aurola | Paranneltu puolijohdekokoonpano |
JP6713647B2 (ja) * | 2016-05-10 | 2020-06-24 | 国立大学法人広島大学 | 炭化珪素半導体装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6014471A (ja) * | 1983-07-05 | 1985-01-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH01179361A (ja) * | 1988-01-05 | 1989-07-17 | Nec Corp | 半導体素子製造方法 |
JPH02220474A (ja) * | 1989-02-22 | 1990-09-03 | Toshiba Corp | 半導体装置 |
JP2513887B2 (ja) * | 1990-02-14 | 1996-07-03 | 株式会社東芝 | 半導体集積回路装置 |
JP3044814B2 (ja) * | 1991-04-03 | 2000-05-22 | 日本電気株式会社 | 半導体装置およびその製造方法 |
JPH08181306A (ja) * | 1994-12-21 | 1996-07-12 | Sumitomo Metal Ind Ltd | Mos型半導体装置 |
JP2002124669A (ja) * | 2000-10-18 | 2002-04-26 | Nissan Motor Co Ltd | 炭化珪素半導体の製造方法および炭化珪素半導体装置 |
KR100499159B1 (ko) * | 2003-02-28 | 2005-07-01 | 삼성전자주식회사 | 리세스 채널을 갖는 반도체장치 및 그 제조방법 |
DE102005047058B4 (de) * | 2005-09-30 | 2009-09-24 | Qimonda Ag | Herstellungsverfahren für einen Graben-Transistor und entsprechender Graben-Transistor |
JP2007294680A (ja) * | 2006-04-25 | 2007-11-08 | Toshiba Corp | 半導体素子、半導体装置及びそれらの製造方法 |
JP2008244456A (ja) * | 2007-02-28 | 2008-10-09 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
-
2009
- 2009-08-28 JP JP2009197626A patent/JP5322169B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2011049410A (ja) | 2011-03-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8354715B2 (en) | Semiconductor device and method of fabricating the same | |
US11721738B2 (en) | Laterally diffused metal oxide semiconductor with gate poly contact within source window | |
JP4986408B2 (ja) | 半導体装置およびその製造方法 | |
TW200845393A (en) | Short channel LV, MV, and HV CMOS devices | |
KR20110100021A (ko) | 반도체 장치 | |
JP2009182271A (ja) | 炭化珪素半導体装置 | |
TW201023363A (en) | Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate | |
KR102056037B1 (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
JP2018133528A (ja) | スイッチング素子とその製造方法 | |
JP2015523723A5 (ja) | ||
JP2016519428A (ja) | 安全動作領域を拡大したSiCパワー縦型DMOS | |
JP2006303323A (ja) | 半導体装置およびその製造方法 | |
KR101371495B1 (ko) | 반도체 소자 및 그 제조 방법 | |
US10243035B2 (en) | Method of manufacturing switching element | |
JP2003318397A (ja) | 電界効果トランジスタとその製造方法 | |
CN111785774B (zh) | Bcd工艺中cmos器件及其制造方法 | |
JP5322169B2 (ja) | 炭化珪素絶縁ゲート電界効果トランジスタを用いたインバータ回路および論理ゲート回路 | |
KR20040054479A (ko) | 반도체 장치 | |
JP5684304B2 (ja) | 炭化珪素半導体装置 | |
JP5464579B2 (ja) | リセスゲート型炭化珪素電界効果トランジスタおよびその製造方法 | |
JP5916792B2 (ja) | 半導体装置およびその製造方法 | |
JP5344477B2 (ja) | リセスゲート構造を有する絶縁ゲート型炭化珪素ラテラル電界効果トランジスタ | |
JP5697115B2 (ja) | リセスゲート型炭化珪素電界効果トランジスタ | |
JP7526808B2 (ja) | 半導体装置及びその製造方法 | |
JP2019165166A (ja) | 炭化珪素半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110224 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130108 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130306 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130416 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130613 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130709 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130710 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5322169 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |