JP2007294680A - 半導体素子、半導体装置及びそれらの製造方法 - Google Patents

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Abstract

【課題】チャネル領域の電位に対するゲート電極の制御性を向上させ、且つ電流駆動力が高くすることを可能にする。
【解決手段】半導体基板１に形成された、特定の導電型の不純物を含む半導体領域３と、半導体領域中に相互に向かい合う様に形成され、金属または金属と半導体領域をなす半導体との化合物を含むソースおよびドレイン領域４ａ、４ｂと、ソースおよびドレイン領域と、ソース領域とドレイン領域との間の半導体領域を覆うとともにソースおよびドレイン領域のそれぞれの一部を覆うように形成された絶縁膜５と、絶縁膜上に形成されたゲート電極６と、を有し、ソースおよびドレイン領域間の半導体領域の少なくとも一部の領域上に於ける絶縁膜とゲート電極との界面は、ソースおよびドレイン領域と半導体領域との接合部の上に於ける絶縁膜とゲート電極との界面よりも半導体領域側に存在する。
【選択図】図１

Description

本発明は半導体素子、半導体装置及びそれらの製造方法に関する。
従来の半導体装置に於いては短チャネル効果抑制の観点からソース・ドレイン領域の浅い事が要求され、また寄生抵抗低減の観点からソース・ドレイン領域の抵抗が低い事が要求されると言う二律背反があり、その解決の為にソース・ドレイン領域を金属または金属珪化物（シリサイドとも言う）等の材料で形成するいわゆるショットキー型電界効果トランジスタが考案されている。
また、短チャネル効果抑制のためにリセスゲート構造が提案されている（例えば、特許文献１、２参照）。
その一方で、チャネル領域の電位に対するゲート電極の制御性を高めると言う観点からゲート絶縁膜の酸化膜換算膜厚（そのゲート絶縁膜の実際の厚さと酸化シリコンの誘電率との積をそのゲート絶縁膜の誘電率で割った値）を薄くする事が求められ、同時にゲート絶縁膜を貫いてゲート電極へと流れる漏れ電流を減らすと言う観点からゲート絶縁膜の厚さを厚くする事が求められており、その解決の為に従来の酸化シリコンよりも誘電率の高い材料（いわゆる高誘電率材料）をゲート絶縁膜に用いる事が検討されている。この様にソース・ドレイン領域を金属で形成し、ゲート絶縁膜を高誘電率材料で形成する事が検討されている（例えば、非特許文献１参照）。
米国特許第６，９５６，２６３号明細書 米国特許出願公開第２００４／０２１２０２４号明細書 Shiyang Zhu et al., "Low temperature MOSFET technology with Schottky barrier source/drain, high-K gate dielectric and metal gate electrode," Solid-State Electronics vol. 48 (2004) pp.1987-1992
上記特許文献１に記載の半導体素子は、リセス構造がソース・ドレイン領域に掛かった構造を有しており、本発明の実施形態で詳細に説明するように、本発明者によって初めて得られた知見から、電流駆動力が低くなるという問題がある。
また、上記特許文献２に記載の半導体素子は、ゲート電極の側面がソース・ドレイン領域端と一致している構造を有しており、本発明の実施形態で詳細に説明するように、本発明者によって初めて得られた知見から、チャネル領域の電位に対するゲート電極の制御性が弱くなるという問題がある。
また、ショットキー型電界効果トランジスタに於いては、ソース・ドレイン領域とチャネル領域との接合部に形成されるショットキー障壁の抵抗が電流駆動力に多大な影響を及ぼし、十分に高い電流駆動力を実現する事は困難であると言う問題が存在する。特にゲート絶縁膜に高誘電体材料を用いた素子に於いては、ゲート絶縁膜を貫く電気力線に依るソース領域とチャネル領域との容量結合に依り、チャネル領域の電位がソース領域の電位に近づけられる為に、ソース・ドレイン領域とチャネル領域との接合部に形成されるショットキー障壁が厚くなり、その抵抗が増して電流駆動力が低下すると言う問題が在る。この事は素子の高速動作の大きな妨げとなっていた。
本発明は、上記事情を考慮してなされたものであって、チャネル領域の電位に対するゲート電極の制御性が向上し、且つ電流駆動力の高い半導体素子、半導体装置、およびこれらの製造方法を提供することを目的とする。
本発明の第１の態様に依る半導体素子は、半導体基板に形成された、特定の導電型の不純物を含む半導体領域と、前記半導体領域中に相互に向かい合う様に形成され、金属または金属と前記半導体領域をなす半導体との化合物を含むソースおよびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体領域を覆うとともに前記ソースおよびドレイン領域のそれぞれの一部を覆うように形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、を有し、前記ソースおよびドレイン領域間の前記半導体領域の少なくとも一部の領域上に於ける前記絶縁膜と前記ゲート電極との界面は、前記ソースおよびドレイン領域と前記半導体領域との接合部の上に於ける前記絶縁膜と前記ゲート電極との界面よりも前記半導体領域側に存在する事を特徴とする。
なお、前記半導体領域の多数キャリアが正孔であり、且つ前記ソース・ドレイン領域に含まれる金属または金属と半導体との化合物の仕事関数が、前記半導体領域をなす半導体の禁制帯の中央と電子の真空準位との差以下であってもよい。
なお、前記半導体領域の多数キャリアが電子であり、且つ前記ソース・ドレイン領域をなす金属または金属と半導体との化合物の仕事関数が、前記半導体領域をなす半導体の禁制帯の中央と電子の真空準位との差以上であってもよい。
なお、前記半導体領域の前記少なくとも一部の領域と、前記ソースおよびドレイン領域との距離が、前記絶縁膜の酸化膜換算膜厚の１倍以上且つ３倍以下であってもよい。
なお、前記半導体領域の前記少なくとも一部の領域に於ける前記絶縁膜と前記ゲート電極との界面と、前記ソースおよびドレイン領域と前記半導体領域との接合部の上に於ける前記絶縁膜と前記ゲート電極との界面との最大距離が、前記絶縁膜の酸化膜換算膜厚の２倍以上であってもよい。
なお、前記半導体領域が単結晶半導体よりなっていてもよい。
なお、前記半導体領域の前記少なくとも一部の領域は、前記ソースおよびドレイン領域と前記半導体領域との接合部上に於ける前記ソースおよびドレイン領域と前記絶縁膜との界面に対して傾斜する第１の面と、前記ソースおよびドレイン領域と前記絶縁膜との界面に対して平行な第２の面とを有し、前記第１の面｛１１１｝面であり、前記第２の面は｛１００｝面であってもよい。
なお、前記半導体領域が前記半導体基板上に板状に形成されており、且つ前記絶縁膜及び前記ゲート電極が、前記半導体領域を上方及び側方より取り囲む様に形成されていてもよい。
また、本発明の第２の態様に依る半導体装置は、半導体領域の多数キャリアが正孔である上記のいずれかに記載の半導体素子と、半導体領域の多数キャリアが電子である上記のいずれかに記載の半導体素子と、を共に含み且つ前記ソース・ドレイン領域をなす金属または金属と半導体との化合物が、Ｎｉ（ニッケル）またはＣｏ（コバルト）を含んでいてもよい。
また、本発明の第３の態様に依る半導体素子の製造方法は、半導体基板に第１導電型の不純物を導入する工程と、前記半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の少なくとも一部を選択的に除去する工程と、前記半導体基板に前記第１の絶縁膜を覆うように第２の絶縁膜を形成する工程と、前記第２の絶縁膜の少なくとも一部を除去して前記第１の絶縁膜の少なくとも上部を露出させる工程と、前記第１の絶縁膜を除去し、底面に前記半導体基板が露出し、側面が前記第２の絶縁膜の側面となる開口を形成する工程と、前記第２の絶縁膜と前記開口の底面および側面を覆うように第３の絶縁膜を形成する工程と、前記第３の絶縁膜に異方性エッチングを施して少なくとも一部を除去し且つ前記開口の側面に前記第３の絶縁膜を残存させる工程と、前記第２の絶縁膜および残存した前記第３の絶縁膜をマスクとして前記半導体基板の一部を除去して前記半導体基板に溝を形成する工程と、前記第３の絶縁膜を除去し、前記第２の絶縁膜の側面を露出する工程と、少なくとも前記第２の絶縁膜の側面および前記開口の底面を覆うように第４の絶縁膜を形成する工程と、前記開口を覆うように前記第４の絶縁膜上にゲート電極膜を形成する工程と、前記第４の絶縁膜および前記ゲート電極膜の少なくとも一部を除去して前記第２の絶縁膜の少なくとも上部を露出させる工程と、前記第２の絶縁膜を除去する工程と、前記半導体基板にソース・ドレイン領域を形成する工程と、を備えた事を特徴とする。
本発明に依れば、チャネル領域の電位に対するゲート電極の制御性が向上し、且つ電流駆動力の高い半導体素子、半導体装置、およびこれらの製造方法を提供することができる。
以下に図面を用いて本発明の実施形態を詳細に説明する。また本発明は以下の実施形態に限定されるものではなく、種々変更して用いる事ができる。
（第１実施形態）
本発明の第１実施形態による半導体素子の断面を図１に示す。本実施形態の半導体素子はショットキー型電界効果トランジスタであって、半導体基板１上に形成されている。そして、この半導体基板１の素子分離領域２の内に特定の導電型の不純物を含みチャネル領域を成す半導体領域３が形成され、その半導体領域３内に向かい合う様にソース領域４ａとドレイン領域４ｂとが形成されている。そしてソース領域４ａとドレイン領域４ｂとの間の半導体領域３の上に、ゲート絶縁膜５を介してゲート電極６が形成されている。ソース領域４ａとドレイン領域４ｂとの間の半導体領域３のほぼ中央部に於けるゲート電極６とゲート絶縁膜５との界面は、ソース領域４ａおよびドレイン領域４ｂと、チャネルを成す半導体領域３との接合部に於けるゲート電極６とゲート絶縁膜５との界面よりも、半導体基板１側に形成されている。すなわち、図１に示す寸法Ａが零ではないことを意味し、さらにゲート電極６は、ソース領域４ａおよびドレイン領域４ｂの、それぞれが向かい合う側の端部を上方と側方とから取り囲む様に形成されていることを意味している。また、ゲート絶縁膜５と半導体領域３との界面は、ソース領域４ａおよびドレイン領域４ｂ上と、このソース領域４ａおよびドレイン領域４ｂとチャネルを成す半導体領域３との接合部からチャネルの中央方向に所定距離（図１に示す寸法Ｂ）の位置までの間の半導体領域３上では平坦であるが、上記所定距離の位置からチャネルの中央に進むにつれて半導体領域３側に傾斜し、チャネルの中央付近では平坦となっている。なお、図１に於いては層間絶縁膜、配線金属、ゲート電極と配線金属との接合領域等は省略してある。また、各部分の縮尺は正確ではない。
本実施形態の半導体素子は、ゲート電極とゲート絶縁膜との界面が平坦に形成されている従来の構造の素子と比較して極めて高い電流駆動力が得られる。
この事を以下に説明する。シミュレーションに依り本実施形態の半導体素子の電流駆動力を計算した結果を図２のグラフｇ１に示す。シミュレーションに用いた本実施形態の半導体素子はｎ型のショットキー型電界効果トランジスタであって、その構造は、ソース領域４ａとドレイン領域４ｂとの間隔が３５ｎｍ、ゲート絶縁膜５の酸化膜換算膜厚が１ｎｍ、ゲート絶縁膜５の比誘電率が２０、ソース領域４ａおよびドレイン領域４ｂが金属であってチャネル領域を成す半導体領域３との間に形成されるショットキーバリアの高さが０．２ｅＶ、ソース領域４ａおよびドレイン領域４ｂの接合深さが１０ｎｍである。そして、ソース領域４ａとドレイン領域４ｂとの間の半導体領域３のほぼ中央部に於けるゲート電極６とゲート絶縁膜５との界面と、ソース領域４ａおよびドレイン領域４ｂと、チャネルを成す半導体領域３との接合部に於けるゲート電極６とゲート絶縁膜５との界面との間の距離（図１にＡで示す寸法）５ｎｍである。また、ソース領域４ａおよびドレイン領域４ｂとチャネルをなす半導体領域３との接合部から、ゲート絶縁膜５と半導体領域３との界面が半導体基板１側に傾斜し始める位置までの距離、すなわちソースおよびドレイン領域４ａ、４ｂと半導体領域３との接合部の上に於けるゲート絶縁膜５とゲート電極６との界面よりも、ゲート絶縁膜５とゲート電極６との界面が半導体基板１側に存在する領域と、ソースおよびドレイン領域４ａ、４ｂとの距離（図１にＢで示す寸法）が１ｎｍである。また、ソース領域４ａと半導体基板１との電位は０、ドレイン電圧は０．７Ｖである。ドレイン電圧＝ゲート電圧＝０．７Ｖに於けるドレイン電流の値は１９８．７μＡ／μｍである。
比較例１として、ゲート電極とゲート絶縁膜との界面がソース領域およびドレイン領域上と、ソース領域とドレイン領域との間の半導体領域上も平坦である従来構造の半導体素子のシミュレーションを行った。この比較例１の半導体素子は、ゲート電極とゲート絶縁膜との界面が平坦である以外は本実施形態と同じ構成となっている。この比較例１の場合、すなわち図１にＡで示す寸法が「０」である場合のドレイン電流のゲート電圧依存性を図２のグラフｇ２で示す。この比較例１の素子の場合のドレイン電圧＝ゲート電圧＝０．７Ｖに於けるドレイン電流の値は８０．１μＡ／μｍである。
それ故、図２のグラフｇ１に示す本実施形態の半導体素子の場合には、比較例１の素子の場合と比較して約２４７％の高い電流駆動力が得られている。この事は今回の検討に依り新たに得られた知見である。
また、従来技術に於いて説明した様に、ショットキー型電界効果トランジスタに於いてゲート絶縁膜を誘電率の高い材料で形成すると電流駆動力は低下する。そこで、比較例２として、比較例１の半導体素子に於いてゲート絶縁膜を比誘電率が３．９（酸化シリコンの比誘電率の値）に換えた構造の半導体素子のシミュレーションを行った。この比較例２の半導体素子のシミュレーション結果を図２のグラフｇ３に示す。上述の「ゲート絶縁膜を誘電率の高い材料で形成すると電流駆動力が低下する」ことは、図２のグラフｇ２とグラフｇ３との比較からもわかる。
この比較例２の半導体素子の場合のドレイン電圧＝ゲート電圧＝０．７Ｖに於けるドレイン電流の値は１３７．２μＡ／μｍである。それ故、図２のグラフｇ１に示す本実施形態の半導体素子の場合には、比較例２の半導体素子の場合と比較して約１４５％の高い電流駆動力が得られている。この事もまた今回の検討に依り新たに得られた知見である。
この様に本実施形態の半導体素子に於いては極めて高い電流駆動力が得られる。
本実施形態の半導体素子に於いて高い電流駆動力が得られる理由を考える為に、ドレイン電圧＝ゲート電圧＝０．７Ｖに於ける、本実施形態、比較例１、および比較例２の半導体素子内のそれぞれの電位分布を調べた。本実施形態、比較例１、および比較例２の半導体素子のそれぞれのソース領域近傍の基板表面に於ける電位分布を図３に示す。図３において、横軸は基板表面に沿った位置を示し、ソース領域４ａとドレイン領域４ｂとの間の領域（長さが３５ｎｍ）の中央を０としてある。横軸の値が−１７．５ｎｍ以下の領域はソース領域に、−１７．５ｎｍより大きい領域はソース領域４ａとドレイン領域４ｂとの間の領域に各々対応する。縦軸は電位を表しており、今回の検討で調べたのはｎ型の素子である為にキャリアの感ずるポテンシャルは電位と逆符号になるので、縦軸の目盛りは下にいくほど大きな値となる様に取ってある。また、ここに示す電位にはソース領域を形成する金属とソース・ドレイン領域の間の領域を形成する半導体との内蔵電位も含まれている。グラフｋ１、ｋ２、ｋ３は、本実施形態、比較例１、比較例２にそれぞれ対応している。
図３からわかるように、ソース領域４ａとドレイン領域４ｂとの間の領域の電位は、本実施形態の半導体素子に於いて最も高く、すなわちショットキーバリアが最も薄く、比較例１の半導体素子（ゲート絶縁膜の比誘電率が２０の素子）に於いて最も低く、すなわちショットキーバリアが最も厚く、比較例２の半導体素子（ゲート絶縁膜の比誘電率が３．９の素子）に於いては前二者の中間にある事が判る。この事もまた今回の検討で新たに得られた知見である。
この様に本実施形態の半導体素子に於いてはソース領域とチャネル領域との接合部に形成されるショットキー障壁が薄くなる為に、ショットキー障壁の抵抗が低減され、その結果として高い電流駆動力が得られている事が判る。この事もまた今回の検討で新たに得られた知見である。
次に本実施形態の半導体素子に於いて、ソース領域とチャネル領域との接合部に形成されるショットキー障壁が薄くなる理由を考える。例えば、特許文献２に記載された従来構造の素子に於いては、ソースおよびドレイン領域近傍のチャネル領域の上方にのみゲート電極が形成されているのに対し、本発明の構造の素子に於いては、図１に示した様にソースおよびドレイン領域近傍のチャネル領域を上方と側方とより取り囲む様にゲート電極が形成されている。それ故、ソース領域近傍のチャネル領域の電位に対するゲート電極の制御性が強まる。その結果として、ソース領域近傍のチャネル領域の電位はソース領域の電位よりもゲート電極の電位に近づけられ、本実施形態の半導体素子に於いては従来構造の素子と比較してソース領域近傍のチャネル領域の電位が高く、すなわちショットキー障壁が薄くなる事が判る。この事もまた今回の検討で新たに得られた知見である。
この様に、本実施形態の半導体素子のように高い電流駆動力が得られるためには、ゲート電極がソースおよびドレイン領域近傍のチャネル領域を上方及び側方より取り囲む様に形成されている事が本質的である。ソースおよびドレイン領域とチャネル領域との接合部に於けるゲート電極とゲート絶縁膜との界面よりも、ゲート電極とゲート絶縁膜との界面が半導体基板側に形成されている領域が、素子を流れる電流の主方向に垂直な方向（素子の幅方向、すなわち紙面に垂直な方向）の一部のみにしか形成されていないと、素子を流れる電流の主方向に垂直な方向に見てゲート電極とゲート絶縁膜との界面が半導体基板側に形成されていない領域は、ショットキー障壁の抵抗が高く、その結果として高い電流駆動力は実現されない。それ故、ゲート電極とゲート絶縁膜との界面が、ソース・ドレイン領域とチャネル領域との接合部に於けるゲート電極とゲート絶縁膜との界面よりも半導体基板側に形成されている領域は素子を流れる電流の主方向に垂直な方向全体に渡って形成されている事が好ましい。また例えば図４に示す様にゲート電極６がソースおよびドレイン領域４ａ、４ｂ近傍のチャネル領域の側方にのみ形成されている構造も好ましくない。ゲート電極６はソースおよびドレイン領域４ａ、４ｂ近傍のチャネル領域の上方と側方との双方に存在する様に形成されている事が高い電流駆動力の実現に本質的である。
次に、ゲート電極６とゲート絶縁膜５との界面が、チャネル領域の中央近傍に於いてチャネル領域に近く形成されている領域の深さ（図１にＡで示す寸法）と、ソース領域４ａおよびドレイン領域４ｂと半導体領域３との接合部から、ゲート絶縁膜５と半導体領域３との界面が半導体領域３側に傾斜し始める位置までの距離（図１にＢで示す寸法）との好ましい範囲を考える。両者を系統的に変えてシミュレーションを行って得られたドレイン電圧＝ゲート電圧＝０．７Ｖに於けるドレイン電流の値の、縦軸に寸法Ａを横軸に寸法Ｂを取った平面内に於ける等高線を図５に示す。まずゲート電極とゲート絶縁膜との界面が、チャネル領域の中央近傍に於いてチャネル領域に近く形成されている領域の深さ（図１にＡで示す寸法）の好ましい範囲を考える。図５に於いて電流駆動力が、比較例２の半導体素子の電流駆動力（１３７．２μＡ／μｍ）よりも高い事を要請すると、図１に示す寸法Ａは２ｎｍ程度以上であると好ましい事が判る。なお寸法Ａは、ゲート電極６とゲート絶縁膜５との界面がチャネル領域に近く形成された領域に於けるゲート電極６とゲート絶縁膜５との界面と、ソースおよびドレイン領域４ａ、４ｂとチャネル領域との接合部上に於けるゲート電極６とゲート絶縁膜５との界面との最大距離を表している。また、寸法Ｂは、ゲート電極６とゲート絶縁膜５との界面がチャネル領域に近く形成された領域と、ソースおよびドレイン領域４ａ、４ｂとの距離を表している。
上述した様に本実施形態の半導体素子に於いて高い電流駆動力が得られる事の本質はソース領域とチャネル領域との接合部に形成されるショットキー障壁が薄くなる事であり、その事の本質はソース領域とチャネル領域との接合部近傍に於ける電位分布である。電位分布は系の相似変形でほぼ相似に変化するので、寸法Ａはゲート絶縁膜の酸化膜換算膜厚の２倍程度以上であると好ましいと言い換えられる事が判る。この事もまた今回の検討で新たに得られた知見である。
次に、ソース領域４ａおよびドレイン領域４ｂと半導体領域３との接合部から、ゲート絶縁膜５と半導体領域３との界面が半導体領域３側に傾斜し始める位置までの距離（図１にＢで示す寸法）の好ましい範囲を考える。図５に於いて電流駆動力が、比較例２の半導体素子の電流駆動力（１３７．２μＡ／μｍ）よりも高い事を要請すると、図１に示す寸法Ｂは３ｎｍ程度以下であると好ましい事が判る。そしてこの事は、寸法Ｂはゲート絶縁膜の酸化膜換算膜厚の３倍程度以下であると好ましいと言い換えられる事が判る。この事もまた今回の検討で新たに得られた知見である。
次に、ドレイン電圧＝ゲート電圧＝０．７Ｖに於けるドレイン電流の値の、図１に示す寸法Ａに対する依存性を図６に示す。この図６に於いては、図１に示す寸法Ｂをパラメーターとして表現しており、この寸法Ｂは０．０ｎｍ、０．５ｎｍ、１．０ｎｍ、１．５ｎｍ、２．０ｎｍ、３．０ｎｍ、４．０ｎｍ、５．０ｎｍと変化させてある。横軸の値が０ｎｍである半導体素子はゲート電極とゲート絶縁膜との界面が平坦に形成されている半導体素子、すなわち比較例１の半導体素子である。図６を見ると、図１に示す寸法Ｂが０．０ｎｍである半導体素子と、０．５ｎｍである半導体素子とは、図１に示す寸法Ａの如何に依って、比較例１の半導体素子よりも電流駆動力が低くなる場合が在り、それ以外の素子の場合は常に、比較例１の半導体素子よりも電流駆動力が高い事が判る。それ故、図１に示す寸法Ｂは１ｎｍ程度以上であると好ましい事が判る。そしてこの事は、寸法Ｂはゲート絶縁膜の酸化膜換算膜厚の１倍程度以上であると好ましいと言い換えられる事が判る。この事もまた今回の検討で新たに得られた知見である。従来技術で述べた特許文献１に記載の半導体素子はリセスゲート構造を有しているが、寸法Ｂが「０」であるため、本実施形態に比べて高い電流駆動力を得ることができない。
以上説明したように、本実施形態に依れば、ソース・ドレイン領域の接合深さが浅くて且つ抵抗が低く、ゲート電流が抑制されると同時にチャネル領域の電位に対するゲート電極の制御性が向上し、且つ電流駆動力の高い半導体素子を提供することができる。
（製造方法）
次に、本実施形態に依る半導体素子の製造方法について以下に説明する。
先ず図７に示す様に、｛１００｝面を有する半導体基板１に例えばトレンチ素子分離法に依り素子分離領域２を形成する。続いてＰウエル形成領域に例えばＢ（ホウ素）イオンを加速電圧１００ｋｅＶ、ドーズ量２．０×１０１２ｃｍ−２で注入し、その後に例えば１０５０℃、３０秒の熱工程を施す事に依りＰ型の不純物を含む半導体領域３を形成する。なお、｛１００｝面とは、（１００）面、またはそれと結晶学的に等価な面を指す。具体的には、（１００）面と結晶学的に等価な面は、（０１０）面、（００１）面、（−１００）面、（０−１０）面、（００−１）面である。
次に図８に示す様に、例えば厚さ１００ｎｍの例えば窒化シリコン膜７を例えば化学的気相成長法（以下ではＣＶＤ(Chemical Vapor Deposition)法と記す）等の方法で形成し、続いて前記窒化シリコン膜７に例えば反応性イオンエッチング法（以下ではＲＩＥ(Reactive Ion Etching)法と記す）等の異方性エッチングを施す事に依り、底面に半導体領域３が露出する開口７ａを形成する。
次に図９に示す様に、例えばＫＯＨ（水酸化カリウム）等のアルカリ性溶液に浸漬する等の方法に依り、露出した半導体領域３にエッチングを施し、半導体体領域３に溝８を形成する。このとき、半導体基板１と同じ｛１００｝面よりも、｛１１１｝面のエッチング速度が遅いので、溝８は、｛１００｝面を有するエッチング速度の速い底面８ａと、｛１１１｝面を有するエッチング速度の遅い傾斜した側面８ｂとから構成される。なお、｛１１１｝面とは、（１１１）面、またはそれと結晶学的に等価な面を指す。具体的には、（１１１）面と結晶学的に等価な面は（−１１１）面、（１−１１）面、（１１−１）面、（−１−１−１）面、（−１−１１）面、（−１１−１）面、（１−１−１）面である。
次に図１０に示す様に、例えば熱燐酸処理等の処理を施す事に依り、窒化シリコン膜７を除去する。続いて例えばＣＶＤ法等の方法に依り例えば厚さ５ｎｍの例えばＨｆＯ２（二酸化ハフニウム）膜９を形成する。続いて例えばＣＶＤ法等の方法に依り例えば厚さ１００ｎｍの例えばＷ（タングステン）膜１０を形成する。続いて例えば化学的機械的研磨法（以下ではＣＭＰ(Chemical Mechanical Polishing)法と記す）等の方法を用いて表面を平坦化する。
次に図１１に示す様に、例えばＲＩＥ法等の異方性エッチングを施す事に依り、Ｗ膜１０及びＨｆＯ２膜９を加工し、ゲート電極６及びゲート絶縁膜５を形成する。
次に、例えばＥｒ（エルビウム）を半導体基板１表面に堆積し、その後、熱工程を施す事に依り、図１に示すように半導体基板１の表面にエルビウム・シリサイドよりなるソース領域４ａおよびドレイン領域４ｂを形成する。以後は周知の技術を用いて層間絶縁膜形成工程や配線形成工程等を経て本実施形態の半導体素子を形成する。
本実施形態に於いてはｎ型のショットキー型電界効果トランジスタの場合を例に取って示したが、不純物の導電型を逆にすればｐ型のショットキー型電界効果トランジスタの場合にも、そして光蝕刻法等の方法を用いて基板内の特定の領域にのみ不純物を導入すれば相補型のショットキー型電界効果トランジスタの場合に対しても同様に形成することができ、本実施形態と同様の効果を得ることができる。また、ショットキー型電界効果トランジスタに限らず不純物を含む半導体よりなるソース・ドレインを持つ電界効果トランジスタの場合も同様の効果を得ることができる。また、それらを一部として含む半導体装置にも用いる事ができる。
また、本実施形態に於いてはショットキー型電界効果トランジスタのみの形成工程を示したが、ショットキー型電界効果トランジスタの他に、不純物を含む半導体よりなるソース・ドレインを持つ電界効果トランジスタやバイポーラー型トランジスタや単一電子トランジスタ等の能動素子、または抵抗体やダイオードやインダクターやキャパシター等の受動素子、または例えば強誘電体を用いた素子や磁性体を用いた素子をも含む半導体装置の一部としてショットキー型電界効果トランジスタを形成する場合にも用いる事ができる。ＯＥＩＣ（オプト・エレクトリカル・インテグレーテッド・サーキット）やＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）の一部としてショットキー型電界効果トランジスタを形成する場合もまた同様である。
また、本実施形態では、ｐ型半導体領域を形成する為の不純物としてはＢ（ボロン）を用いたが、ｐ型半導体領域を形成する為の不純物として他のＩＩＩ族不純物を用いてもよい。また、本実施形態では言及していないがｎ型半導体領域を形成するには不純物としてＶ族不純物を用いる事ができる。また、ＩＩＩ族やＶ族の不純物の導入はそれらを含む化合物の形で行ってもよい。化合物半導体を用いる場合には他の族の不純物を用いてもよい。
また、本実施形態では、不純物の導入はイオン注入を用いて行ったが、イオン注入以外の例えば固相拡散や気相拡散等の方法を用いて行ってもよい。また、不純物を含有する半導体を堆積するないしは成長させる等の方法を用いてもよい。
また、本実施形態では、ソースおよびドレイン領域を形成する為のシリサイド層の形成にはＥｒを用いたが他の金属を用いてもよい。また、ソースおよびドレイン領域はシリサイドではなく金属を用いて形成してもよい。金属を用いるとソースおよびドレイン領域の抵抗が更に低減されると言う利点がある。但し、本実施形態に示した様にソースおよびドレイン領域をシリサイドで形成すればソースおよびドレイン領域をゲート電極および素子分離領域に対して自己整合的に形成する事が容易であるので工程が簡略になると言う利点がある。ｎ型素子のソースおよびドレイン領域のフェルミレベルは基板に用いる半導体の伝導帯の下端に近い値である事が好ましいので、ソースおよびドレイン領域を形成する金属ないし金属と半導体との化合物の仕事関数はチャネル領域を成す半導体の禁制帯中央と電子の真空準位との差以下である事が好ましい。この観点に鑑みるとシリコン基板を用いる場合にはＥｒあるいは希土類元素あるいはＴｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）、Ｔａ（タンタル）、Ｎｂ（ニオブ）またはＡｌ（アルミニウム）等の金属を用いるのが好ましい。また、ｐ型素子のソースおよびドレイン領域のフェルミレベルは基板に用いる半導体の価電子帯の上端に近い値である事が好ましいので、ソースおよびドレイン領域を形成する金属ないし金属と半導体との化合物の仕事関数はチャネル領域を成す半導体の禁制帯中央と電子の真空準位との差以上である事が好ましい。この観点に鑑みるとシリコン基板を用いる場合にはＰｔ（白金）あるいはＰｄ（パラジウム）、Ｉｒ（イリジウム）、Ｒｅ（レニウム）、Ｒｕ（ルテニウム）、Ｗ（タングステン）等の金属を用いるのが好ましい。但し、ｎ型とｐ型との双方の素子を含む相補型半導体装置を形成する場合には、基板に用いる半導体の禁制帯中央近傍にフェルミレベルが在る材料をｎ型とｐ型との双方に用いると、工程が簡略になると言う利点がある。この観点に鑑みると基板にシリコンを用いた相補型半導体装置を形成する場合にはＮｉ（ニッケル）またはＣｏ（コバルト）等の金属を用いるのが好ましい。ソース・ドレイン領域をシリサイド層で形成する場合も金属に依り形成する場合も、好ましい金属の種類は同様である。
また、本実施形態では、ソースおよびドレイン形成領域への不純物導入には言及していないが、ソースおよびドレイン形成領域に不純物を導入してもよい。特に、ソースおよびドレイン形成領域にチャネル領域とは逆の導電型の不純物を高濃度に導入する事は、ソースおよびドレイン領域とチャネル領域との接合部に形成されるショットキー障壁を薄くすることができ抵抗を低下させるので好ましい。
また、本実施形態では通常の基板、いわゆるバルク基板上に素子を形成したが、ＳＯＩ(Silicon On Insulator)基板上にＳＯＩ素子を形成してもよい。ＳＯＩ素子を形成する場合のチャネル領域の不純物濃度は完全空乏型素子となる様に設定しても部分空乏型素子となる様に設定しても良い。完全空乏型素子となる様に設定するとチャネル領域の不純物濃度が低く抑えられるのでキャリアの移動度が向上し、電流駆動能力が更に向上すると言う利点が得られるし、寄生バイポーラー効果が抑制されると言う別の利点も得られるので好ましい。
また、本実施形態ではバルク基板上に、すなわち単結晶半導体上に素子を形成したが、多結晶半導体ないし非晶質半導体の上に素子を形成してもよい。その場合には例えばガラス基板等の上に素子を形成する事が可能となると言う利点がある。また本実施形態に示した様に単結晶半導体上に素子を形成すると、チャネル領域が単結晶半導体で形成されるので、チャネルを走行するキャリアの散乱が抑制されて高い電流駆動力が得られると言う利点が在る。
また、本実施形態では明記しなかったが、基板を形成する半導体は例えばシリコンやゲルマニウム等のＩＶ族の半導体でもよいし、例えばＧａＡｓ（ガリウム・砒素）やＩｎＰ（インジウム・リン）やＩｎＡｓ（インジウム・砒素）やＩｎＳｂ（インジウム・アンチモン）等の化合物半導体でもよい。三種類以上の元素よりなる化合物半導体でもよい。
また、本実施形態では、ゲート電極はＷを用いたが、多結晶シリコンや単結晶シリコンや非晶質シリコン等の半導体、高融点金属または必ずしも高融点とは限らない金属、金属を含む化合物等、またはそれらの積層等で形成してもよい。金属または金属を含む化合物でゲート電極を形成するとゲート抵抗が抑制されるので素子の高速動作が得られ、好ましい。また金属でゲートを形成すると酸化反応が進みにくいので、ゲート絶縁膜とゲート電極との界面の制御性が良いと言う利点も有る。また、ゲート電極の少なくとも一部に多結晶シリコン等の半導体を用いると仕事関数の制御が容易であるので素子のしきい値電圧の調節が容易になると言う別の利点がある。また、ゲート電極に不純物を含む半導体を用いる場合には不純物を含有する半導体を堆積しても良いし、不純物の導入は例えばイオン注入や固相拡散や気相拡散等の方法を用いてもよい。不純物を含有する半導体を堆積すれば、不純物を高濃度に投入する事が可能になりその結果として抵抗が低減されると言う利点が在る。またイオン注入の方法を用いればｎ型素子とｐ型素子とを持つ相補型半導体装置を形成する場合に工程が簡略になると言う利点がある。
また、本実施形態では、ゲート電極の上部は電極が露出する構造であるが、上部に例えば酸化シリコンや窒化シリコンや酸化窒化シリコン等の絶縁物を設けてもよい。特に例えばゲート電極が金属を含む材料で形成されている場合等、製造工程の途中でゲート電極を保護する必要が在る場合等はゲート電極の上部に酸化シリコンや窒化シリコンや酸化窒化シリコン等の保護材料を設ける事は大切である。
また、本実施形態では、ゲート電極の形成はゲート電極材料を堆積した後に異方性エッチングを施すと言う方法で形成しているが、例えばダマシンプロセス等のような埋め込み等の方法を用いてゲート電極を形成してもよい。
また、本実施形態では、素子を流れる電流の主方向に測ったゲート電極の長さは、ゲート電極の上部も下部も等しいが、この事は本質的ではない。例えばゲート電極の上部を測った長さの方が下部を測った長さより長いアルファベットの「Ｔ」の字の様な形であってもよい。この場合にはゲート抵抗を低減する事ができると言う他の利点も得られる。
また、本実施形態では、ゲート絶縁膜としてＣＶＤ法に依り形成したＨｆＯ２膜を用いたが、Ｈｆ（ハフニウム）の異なる価数の酸化物または、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｔａ（タンタル）、Ａｌ（アルミニウム）、Ｌａ（ランタン）、Ｃｅ（セリウム）、Ｐｒ（プラセオジム）、またはランタノイド系列の元素等の他の金属等の酸化物等またはこれらの元素を初めとする様々な元素に加えてシリコンをも含むシリケート材料等、またはそれらに窒素をも含有させた絶縁膜等、他の高誘電体膜またはそれらの積層等の他の絶縁膜を用いてもよい。これらの様に誘電率の高い材料を用いると、所望の酸化膜換算膜厚を実現する為に必要な、幾何学的な意味の膜厚を厚く設定する事が可能となるので、チャネル領域の電位に対するゲート電極の制御性を保ちつつゲート電流が抑制されると言う利点が得られる。それ故、誘電率の高い膜は従来、ゲート絶縁膜に用いられていた酸化シリコンと比較して、十分に誘電率の高い例えば金属酸化物等の材料を用いる場合に特にその効果が著しい。
更に、絶縁膜中に窒素が存在すると、絶縁膜中の特定の元素のみが結晶化して析出する事が抑制されるので好ましい。また、絶縁膜中に窒素が存在すると、ゲート電極として不純物を含有する半導体を用いる場合に不純物が基板中に拡散する事を抑制すると言う別の利点もあるので好ましい。
また、絶縁膜の形成方法はＣＶＤ法に限るものではなく、蒸着法またはスパッタ法またはエピタキシャル成長法等の他の方法を用いてもよい。また、絶縁膜として或る物質の酸化物を用いる等の場合には、まずその物質の膜を形成しておいてそれを酸化する等の方法を用いてもよい。
また、ゲート絶縁膜は誘電率の高い材料と低い材料との積層としてもよい。その場合には、チャネル領域の電位に対するゲート電極の制御性を保ちつつゲート電流が抑制されると言う利点が得られると同時に、ゲート絶縁膜を通じてのソース領域とチャネル領域との容量結合を抑制し、それに依る電流駆動力の低下が抑制されると言う利点もまた得られる。更に誘電率の高い材料のみでゲート絶縁膜を形成した場合に比べてゲート絶縁膜の幾何学的な意味の膜厚が薄く形成されるので、ゲートから出た電気力線がゲート絶縁膜の側面から外へ漏れる事に依る、チャネル領域の電位に対するゲート電極の制御性の低下を抑制している。その場合に積層ゲート絶縁膜の内で半導体層に近い方の膜は酸化シリコンないし窒化シリコンないし酸化窒化シリコン等としても良い。但し、ゲート絶縁膜を貫く電気力線に依りソース領域とチャネル領域との間に形成される容量結合を抑制する事は電流駆動力の向上につながるので、この膜の誘電率は低い事が好ましい。それ故、酸化シリコンを用いる事が好ましい。また、この膜を酸化シリコンで形成するとキャリアの移動度が向上するので電流駆動能力が更に向上すると言う利点がある。また、絶縁膜中や半導体層との界面に存在する電荷や準位等が少ない事が望ましいので、この事に鑑みると半導体層と接する膜には酸化シリコンを用いる事が好ましい。
一方、ゲート電極に不純物を含有する半導体を用いた場合に於いてゲート電極中の不純物がチャネル領域に拡散する事を防ぐと言う観点から考えると、窒素の存在に依り不純物の拡散が抑制される事が知られているので窒化シリコンまたは酸化窒化シリコンを用いる事が好ましい。またこれらの膜の形成方法は例えば堆積に依り可能であるし、半導体層としてシリコンを用いる場合には、昇温状態の酸素あるいは窒素気体に曝す等の方法を用いる事に依り可能であるし、必ずしも昇温を伴わない励起状態の酸素あるいは窒素気体に曝してもよい。昇温を伴わない励起状態の酸素あるいは窒素気体に曝すと言う方法で形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。
更に酸化窒化シリコンを用いる場合には、先ず酸化シリコン膜を形成し、その後に昇温状態または励起状態の窒素を含む気体に曝す事に依り絶縁膜中に窒素を導入してもよい。この場合に於いて昇温を伴わない励起状態の窒素気体に曝すと言う方法で形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。
また、酸化窒化シリコンを用いる場合には、先ず窒化シリコン膜を形成し、その後に昇温状態または励起状態の酸素を含む気体に曝す事に依り絶縁膜中に酸素を導入してもよい。この場合に於いて昇温を伴わない励起状態の酸素気体に曝すと言う方法で形成すれば、チャネル領域中の不純物が拡散に依り濃度分布を変える事が抑制されるので好ましい。また、ゲート絶縁膜は二層の積層に限らず、三層以上の積層となる様に形成してもよい。
また、ゲート絶縁膜を形成する絶縁膜等の厚さは本実施形態の値に限るものではない。更に、ゲート絶縁膜は一様な厚さを持つとしたが、この事は本質的ではない。
また、本実施形態では、ソースおよびドレイン領域はゲート電極ないしゲート絶縁膜の形成後に形成したがこの事は本質ではなく、ゲート電極ないしゲート絶縁膜の形成に先立ってソースおよびドレイン領域を形成してもよい。ゲート絶縁膜ないしゲート電極の形成に先立ってソースおよびドレイン領域を形成すると、ゲート絶縁膜ないしゲート電極は、金属と半導体との化合物形成の為の熱工程に曝されない。それ故、ゲート電極ないしゲート絶縁膜が昇温する事の好ましくない材料で形成されている場合に有利である。また本実施形態の様に、ゲート電極ないしゲート絶縁膜の形成の後にソースおよびドレイン領域を形成すると、ソースおよびドレイン領域を形成する金属ないし金属と半導体との化合物は、ゲート電極ないしゲート絶縁膜形成の為の熱工程に曝されない。それ故、ソースおよびドレイン領域が昇温する事の好ましくない材料で形成されている場合に有利である。
また、本実施形態では、ゲート電極の側壁には言及していないが、ゲート電極に側壁を形成してもよい。側壁を設けると、ソースおよびドレイン領域形成時にソースおよびドレイン領域とゲート電極とが電気的に短絡される事が防止されると言う利点が在る。
また、本実施形態に示した様に側壁を設けずにソースおよびドレイン領域を形成すれば、ソースおよびドレイン領域のゲート電極下への回りこみの長さ、すなわちソースおよびドレイン領域とゲート電極との重なり長、に対する制御性が良くなると言う利点が得られるし、製造工程が簡略になると言う他の利点も得られる。
また、本実施形態では、（１００）面の半導体基板１を用いたので、チャネル領域に溝を形成する為の方法としてアルカリ溶液に浸漬すると言う方法を用いたが、例えばＲＩＥ法等の方法を用いてもよいし、例えば化学的気相エッチング（以下ではＣＤＥ(Chemical Dry Etching)法と記す）等の他の方法を用いても良い。ＲＩＥ法ないしＣＤＥ法等の方法は従来の半導体装置製造工程で頻繁に使用されている為に性質のよく知られている方法なので工程の制御が容易であると言う利点があるとともに、（１００）以外の半導体基板にも用いることができる。また、アルカリ溶液、特にＫＯＨ（水酸化カリウム）またはＴＭＡＨ(Tetra Methyl Ammonium Hydroxide)等に浸漬すると言う方法は、側壁の傾斜角度は半導体の結晶学的な面方位で決まるので、その制御が容易であると言う利点が在る。
また、本実施形態では、素子分離はトレンチ素子分離法を用いて行ったが、例えば局所酸化法やメサ型素子分離法等の他の方法を用いて素子分離を行ってもよい。
また、本実施形態では、ゲート電極形成後の後酸化には言及していないが、ゲート電極やゲート絶縁膜等の材料等に鑑みて可能であれば、後酸化工程を行ってもよい。また、必ずしも後酸化に限らず例えば薬液処理または反応性の気体に曝す等の方法でゲート電極下端の角を丸める処理を行ってもよい。これらの工程が可能な場合にはそれに依りゲート電極下端角部の電場が緩和されるので好ましい。
また、本実施形態では、層間絶縁膜には言及していないが、例えば低誘電率材料等の酸化シリコン以外の物質を層間絶縁膜に用いてもよい。層間絶縁膜の誘電率を低くすると素子の寄生容量が低減されるので素子の高速動作が得られると言う利点がある。
また、コンタクト孔に関しては言及していないが、自己整合コンタクトを形成する事も可能である。自己整合コンタクトを用いると素子の面積を低減する事ができるので、集積度の向上が図られ、好ましい。
また、本実施形態では明記していないが、配線の為の金属層の形成は例えばスパッタ法等を用いて行ってもよいし堆積法等の方法を用いて行ってもよい。また、金属の選択成長等の方法を用いてもよいしダマシン法等の方法を用いてもよい。また、配線金属の材料は例えばシリコンを含有するＡｌ（アルミニウム）等を用いても、例えばＣｕ（銅）等の金属を用いてもよい。特にＣｕは抵抗率が低いので好ましい。
なお、本実施形態に於いては単一の素子のみの構造を示したが、ここに示した実施形態は単一の素子の場合に限定されるものではなく、かつ同様の効果が得られる事は無論である。
（第２実施形態）
次に、本発明の第２実施形態による半導体素子の断面を図１２に示す。本実施形態の半導体素子は、図１に示す第１実施形態の半導体素子において、ゲート電極６の側面にもゲート絶縁膜５を形成した構成となっている。なお、ここでは層間絶縁膜ないし配線の為の金属ないしゲート電極と配線金属との接合領域等は省略されている。また、各部分の縮尺は正確ではない。
次に本実施形態の半導体素子の製造方法について以下に説明する。
第１実施形態で説明した図７に示される工程に引き続いて図１３に示す様に、例えばＣＶＤ法等の方法に依り例えば厚さ５０ｎｍの窒化シリコン膜を堆積し、続いて例えばＲＩＥ法等の異方性エッチングを施す事に依り上記窒化シリコン膜を加工してダミーゲート電極１１を形成する。
次に図１４に示す様に、ダミーゲート電極１１を含む半導体基板１の上に例えばＣＶＤ法等の方法に依り、例えば厚さ１００ｎｍの例えば酸化シリコン膜１２を形成する。続いて例えばＣＭＰ法等の方法に依り前記酸化シリコン膜１２の表面を平坦化し、ダミーゲート電極１１の上部を露出させる。
次に図１５に示す様に、例えば熱燐酸処理等の方法に依りダミーゲート電極１１を除去することにより、底面に半導体領域３が露出した開口が形成される。続いて例えばＣＶＤ法等の方法を用いる事に依り例えば厚さ１０ｎｍの例えば窒化シリコン膜を形成し、この窒化シリコン膜に例えばＲＩＥ法等の異方性エッチングを施す事に依り、上記開口の側部に窒化シリコンからなる側壁１３を形成する。
次に図１６に示す様に、例えばＫＯＨ等のアルカリ溶液に浸漬する等の方法に依り、露出している半導体領域３をエッチングして溝１４を形成する。この溝１４は、図９に示す第１実施形態の製造方法の場合と同様に、（１００）面の底面１４ａと、（１１１）面の傾斜した側面１４ｂから構成される。
次に図１７に示す様に例えば熱燐酸処理等の方法に依り側壁１３を除去する。続いて例えばＣＶＤ法等の方法に依り例えば厚さ５ｎｍの例えばＨｆＯ２膜１５を形成する。
次に図１８に示す様に、例えばＣＶＤ法等の方法を用いる事に依り、ゲート電極となる例えば厚さ１００ｎｍの例えばＷ膜を形成する。続いて例えばＣＭＰ法等の方法を用いる事に依りＷ膜及びＨｆＯ２膜１５の表面を平坦化して酸化シリコン膜１２の表面を露出させる事に依り、ゲート電極６及びゲート絶縁膜５を形成する。
次に図１９に示す様に例えばＲＩＥ法等の方法を用いる事に依り酸化シリコン膜１２を除去する。
以後は第１実施形態と同様にソースおよびドレイン領域の形成工程や層間絶縁膜の形成工程や配線工程等を経て図１２に示す本実施形態の半導体素子を形成する。
本実施形態に示した様にして素子を形成すると、チャネル領域中央の、ゲート電極とゲート絶縁膜との界面がチャネル領域に近く形成されている領域と、ゲート電極ないしソースおよびドレイン領域とが自己整合的に形成されると言う利点が在る。
一方、第１実施形態で説明した製造方法を用いて素子を形成すると、工程が簡略になると言う利点が得られる。また第１実施形態で説明した製造方法を用いて素子を形成すると、ゲート電極材料とゲート側壁を形成する場合のゲート側壁材料とを独立に選択する事が可能になるので、例えばチャネル領域の電位に対するゲート電極の制御性を高める為にゲート絶縁膜材料には誘電率の高い材料を用い、ゲート電極の側面とソースおよびドレイン領域との間に形成される寄生容量を抑制する為にゲート側壁材料は誘電率の低い材料を用いる等の事が可能となる。
一方、本実施形態に示した様にして素子を形成すると、ゲート絶縁膜とゲート側壁とが同時に形成されるので工程が簡略になると言う利点が在る。
また、ゲート電極ないしゲート絶縁膜の形成に先立ってソースおよびドレイン領域を形成する場合には、ゲート電極形成領域を取り囲む様に形成した酸化シリコン膜を層間絶縁膜として用いる、ないしは層間絶縁膜の一部として用いる事が可能である。この様にすると工程が簡略化されると言う利点が在る。
以上説明したように、本実施形態に依れば、ソース・ドレイン領域の接合深さが浅くて且つ抵抗が低く、ゲート電流が抑制されると同時にチャネル領域の電位に対するゲート電極の制御性が向上し、且つ電流駆動力の高い半導体素子、およびその製造方法を提供することができる。
本実施形態に於いても第１実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
（第３実施形態）
次に、本発明の第３実施形態による半導体素子の斜視図を図２０に示す。また、図２０の切断面Ｃに依る断面図を図２１に示し、図２０の切断面Ｄに依る断面図を図２２に示す。この半導体装置は支持基板１６の上に埋め込み絶縁膜１７を介して半導体層の形成されたいわゆるＳＯＩ基板上に形成されており、半導体層が加工されてチャネル領域３及びソースおよびドレイン領域４ａ、４ｂが形成されている。なお、図２０に於いてドレイン領域４ｂはゲート電極６の奥に在るが、ゲート電極６の陰になっているので図２０には記されていない。また、ここでは層間絶縁膜ないし配線の為の金属ないしゲート電極と配線金属との接合領域等は省略されている。また、各部分の縮尺は正確ではない。
本実施形態の半導体素子も図１に示す第１実施形態の半導体素子と同様に、ゲート電極６とゲート絶縁膜５との界面がチャネル領域に近く形成された領域を有している。そして、ゲート電極６とゲート絶縁膜５との界面がチャネル領域に近く形成された領域に於けるゲート電極６とゲート絶縁膜５との界面と、ソースおよびドレイン領域４ａ、４ｂとチャネル領域との接合部上に於けるゲート電極６とゲート絶縁膜５との界面との最大距離Ａ（図２１、２２参照）は、第１実施形態と同様に、ゲート絶縁膜５の酸化膜換算膜厚の２倍以上であることが好ましい。また、ゲート電極６とゲート絶縁膜５との界面がチャネル領域に近く形成された領域と、ソースおよびドレイン領域４ａ、４ｂとの距離Ｂ（図２１、図２２参照）は、第１実施形態と同様に、ゲート絶縁膜５の酸化膜換算膜厚の１倍以上且つ３倍以下であることが好ましい。
本実施形態の素子はソースおよびドレイン領域４ａ、４ｂとチャネル領域３との境界近傍のチャネル領域が、チャネル領域３とソースおよびドレイン領域４ａ、４ｂを成す半導体層の稜の近傍に於いては、ゲート電極６に依り半導体層の上方及び側方とチャネル領域３の中央側との合計で三方向より、ゲート絶縁膜５を介して囲まれている。それ故、第１および第２実施形態に記した効果が更に顕著に現れると言う利点がある。
なお、本実施形態に於いては板状の半導体層の上面と両側面との三面に於いて、チャネル領域３およびソース・ドレイン領域４ａ、４ｂの形成される半導体層と、ゲート絶縁膜とが接しているが、この事は本質ではない。例えば半導体層の上面には厚い絶縁膜を設ける事で、半導体層とゲート絶縁膜５とは半導体層の両側面の二面のみで接する様にしてもよい。
また、チャネル領域３およびソース・ドレイン領域４ａ、４ｂの形成される半導体層と、ゲート絶縁膜とが二面でのみ接する場合には、本実施形態に示した様に半導体層の側面で接する事に必然性はなく、例えば半導体層の、半導体基板表面に垂直方向に測った長さが、半導体基板表面に平行方向に測った長さよりも極めて短くなる様に半導体層を形成し、半導体層の上下の二面で半導体層とゲート絶縁膜とが接する様にしてもよい。また、半導体層を棒状に加工し、それを取り囲む様にゲート電極を設けてもよい。また、ゲート絶縁膜とチャネル及びソース・ドレイン領域を成す半導体層とが複数の面で接する素子に於いて、幾つかの面に於いては本実施形態、第１および第２実施形態に示した様に、ある面ではゲート電極の底部が平面ではなく、他の面に於いてはゲート電極の底部が平面であってもよい。
本実施形態も第１実施形態と同様に、ソース・ドレイン領域の接合深さが浅くて且つ抵抗が低く、ゲート電流が抑制されると同時にチャネル領域の電位に対するゲート電極の制御性が向上し、且つ電流駆動力の高い半導体素子を提供することができる。
本実施形態に於いても上記実施形態に記した様な種々の変形が可能であり、同様の効果が得られる。
本発明の第１実施形態による半導体素子の断面図。 第１実施形態および比較例１、２の半導体素子の電流駆動力を示す特性図。 第１実施形態および比較例１、２の半導体素子の電位分布を示す特性図。 ゲート電極がソース・ドレイン領域近傍のチャネル領域の側方にのみ形成されている構造を説明する為の断面図。 第１実施形態による半導体素子の電流駆動力の、図１に示す寸法Ａと寸法Ｂとに対する依存性を示す図。 第１実施形態による半導体素子の電流駆動力の、図１に示す寸法Ａに対する依存性を示す図。 第１実施形態による半導体素子の製造工程を示す断面図。 第１実施形態による半導体素子の製造工程を示す断面図。 第１実施形態による半導体素子の製造工程を示す断面図。 第１実施形態による半導体素子の製造工程を示す断面図。 第１実施形態に示す半導体素子の製造工程を示す断面図。 本発明の第２実施形態による半導体素子の断面図。 第２実施形態による半導体素子の製造工程を示す断面図。 第２実施形態による半導体素子の製造工程を示す断面図。 第２実施形態による半導体素子の製造工程を示す断面図。 第２実施形態による半導体素子の製造工程を示す断面図。 第２実施形態による半導体素子の製造工程を示す断面図。 第２実施形態による半導体素子の製造工程を示す断面図。 第２実施形態による半導体素子の製造工程を示す断面図。 本発明の第３実施形態による半導体素子の斜視図。 第３実施形態による半導体素子を図２０に示す切断面Ｃで切断したときの断面図。 第３実施形態に示す半導体素子を図２０に示す切断面Ｄで切断したときの断面図。
符号の説明
１ 半導体基板
２ 素子分離領域
３ チャネルを成す半導体領域
４ａ ソース領域
４ｂ ドレイン領域
５ ゲート絶縁膜
６ ゲート電極
７ 窒化シリコン膜
８ 溝
８ａ 溝の底面
８ｂ 溝の側面
９ 二酸化ハフニウム膜
１０ タングステン膜
１１ ダミーゲート電極
１２ 酸化シリコン膜
１３ 側壁
１４ 溝
１４ａ 溝の底面
１４ｂ 溝の側面
１５ 二酸化ハフニウム膜
１６ 支持基板
１７ 埋め込み絶縁膜

Claims (10)

  1. 半導体基板に形成された、特定の導電型の不純物を含む半導体領域と、
    前記半導体領域中に相互に向かい合う様に形成され、金属または金属と前記半導体領域をなす半導体との化合物を含むソースおよびドレイン領域と、
    前記ソース領域と前記ドレイン領域との間の前記半導体領域を覆うとともに前記ソースおよびドレイン領域のそれぞれの一部を覆うように形成された絶縁膜と、
    前記絶縁膜上に形成されたゲート電極と、
    を有し、
    前記ソースおよびドレイン領域間の前記半導体領域の少なくとも一部の領域上に於ける前記絶縁膜と前記ゲート電極との界面は、前記ソースおよびドレイン領域と前記半導体領域との接合部の上に於ける前記絶縁膜と前記ゲート電極との界面よりも前記半導体領域側に存在する事を特徴とする半導体素子。
  2. 前記半導体領域の多数キャリアが正孔であり、且つ前記ソース・ドレイン領域に含まれる金属または金属と半導体との化合物の仕事関数が、前記半導体領域をなす半導体の禁制帯の中央と電子の真空準位との差以下である事を特徴とする請求項１記載の半導体素子。
  3. 前記半導体領域の多数キャリアが電子であり、且つ前記ソース・ドレイン領域をなす金属または金属と半導体との化合物の仕事関数が、前記半導体領域をなす半導体の禁制帯の中央と電子の真空準位との差以上である事を特徴とする請求項１記載の半導体素子。
  4. 前記半導体領域の前記少なくとも一部の領域と、前記ソースおよびドレイン領域との距離が、前記絶縁膜の酸化膜換算膜厚の１倍以上且つ３倍以下である事を特徴とする請求項１乃至３のいずれかに記載の半導体素子。
  5. 前記半導体領域の前記少なくとも一部の領域に於ける前記絶縁膜と前記ゲート電極との界面と、前記ソースおよびドレイン領域と前記半導体領域との接合部上に於ける前記絶縁膜と前記ゲート電極との界面との最大距離が、前記絶縁膜の酸化膜換算膜厚の２倍以上である事を特徴とする請求項１乃至４のいずれかに記載の半導体素子。
  6. 前記半導体領域が単結晶半導体よりなる事を特徴とする請求項１乃至５のいずれかに記載の半導体素子。
  7. 前記半導体領域の前記少なくとも一部の領域は、前記ソースおよびドレイン領域と前記半導体領域との接合部上に於ける前記ソースおよびドレイン領域と前記絶縁膜との界面に対して傾斜する第１の面と、前記ソースおよびドレイン領域と前記絶縁膜との界面に対して平行な第２の面とを有し、前記第１の面｛１１１｝面であり、前記第２の面は｛１００｝面であることを特徴とする請求項６記載の半導体素子。
  8. 前記半導体領域が前記半導体基板上に板状に形成されており、且つ前記絶縁膜及び前記ゲート電極が、前記半導体領域を上方及び側方より取り囲む様に形成されている事を特徴とする請求項１乃至７のいずれかに記載の半導体素子。
  9. 前記半導体領域の多数キャリアが正孔である請求項１乃至８のいずれかに記載の半導体素子と、前記半導体領域の多数キャリアが電子である請求項１乃至８のいずれかに記載の半導体素子と、を共に含み且つ前記ソース・ドレイン領域をなす金属または金属と半導体との化合物が、Ｎｉ（ニッケル）またはＣｏ（コバルト）を含む事を特徴とする半導体装置。
  10. 半導体基板に第１導電型の不純物を導入する工程と、
    前記半導体基板上に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜の少なくとも一部を選択的に除去する工程と、
    前記半導体基板に前記第１の絶縁膜を覆うように第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜の少なくとも一部を除去して前記第１の絶縁膜の少なくとも上部を露出させる工程と、
    前記第１の絶縁膜を除去し、底面に前記半導体基板が露出し、側面が前記第２の絶縁膜の側面となる開口を形成する工程と、
    前記第２の絶縁膜と前記開口の底面および側面を覆うように第３の絶縁膜を形成する工程と、
    前記第３の絶縁膜に異方性エッチングを施して少なくとも一部を除去し且つ前記開口の側面に前記第３の絶縁膜を残存させる工程と、
    前記第２の絶縁膜および残存した前記第３の絶縁膜をマスクとして前記半導体基板の一部を除去して前記半導体基板に溝を形成する工程と、
    前記第３の絶縁膜を除去し、前記第２の絶縁膜の側面を露出する工程と、
    少なくとも前記第２の絶縁膜の側面および前記開口の底面を覆うように第４の絶縁膜を形成する工程と、
    前記開口を覆うように前記第４の絶縁膜上にゲート電極膜を形成する工程と、
    前記第４の絶縁膜および前記ゲート電極膜の少なくとも一部を除去して前記第２の絶縁膜の少なくとも上部を露出させる工程と、
    前記第２の絶縁膜を除去する工程と、
    前記半導体基板にソース・ドレイン領域を形成する工程と、
    を備えた事を特徴とする半導体素子の製造方法。
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