JP4875115B2 - 半導体素子及び半導体装置 - Google Patents
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Description
図1は、第1の実施形態に係る半導体素子の摸式的な平面図である。なお、層間絶縁膜、配線金属等は図示が省略されている。この半導体素子は、シリコンとゲルマニウムとの混晶の、1.2<N<10を満たすNを用いて(11N)面と表される面、ないしはそれと結晶学的に等価な面方位を持つ面上に形成されている。
次に、本実施形態に依る半導体素子の製造方法について以下に説明する。先ず図3に示す様に、例えば(311)面ないしそれと結晶学的に等価な面方位のシリコン基板5の上に、例えばSiH4ガスとGeH4 ガスとHClガスとを用いて、例えばシリコンとゲルマニウムとの組成比が各々0.5と0.5とである様な、シリコンとゲルマニウムとの混晶(以下ではSiGeと記す)層6を、例えばエピタキシャル成長の方法を用いて形成する。
図6は、第2の実施形態に係る半導体素子の模式的な斜視図である。層間絶縁膜、配線金属等は図示が省略されている。本実施形態の半導体素子は、(100)面ないしそれと結晶学的に等価な面方位を持つシリコン基板5の上に形成されている。
図12は、本発明の第3の実施形態に係る半導体素子の模式的な斜視図である。層間絶縁膜、配線金属等は省略されており、示されていない。本実施形態の半導体素子は、(100)面ないしそれと結晶学的に等価な面方位を持つシリコン基板5の上に形成されている。シリコン基板5内に形成された素子分離領域4に依り隔てられた素子領域1は、シリコン基板5の表面に台形状の領域12を持ち、その上に酸化シリコン膜11が形成され、その側面にはSiGe層6が形成されている。なお、SiGe層6を表す引き出し線は台形状の領域12の手前側のSiGe層6のみ示してあるが、台形状の領域12の陰になる側の同形状の層もまたSiGe層6である。
図17は第4の実施形態に係る半導体装置の斜視図である。また、層間絶縁膜、配線金属等は省略されており、示されていない。本実施形態の半導体装置は、(100)面ないしそれと結晶学的に等価な面方位を持つシリコン基板5の上に形成されており、n型半導体素子15とp型半導体素子16とを含んでいる。
次に、図26に示す様に、台形状の領域12の側面上ないし直方体状の領域14の側面上に、例えばSiH4ガスとGeH4ガスとHClガスとを用いて、例えばシリコンとゲルマニウムとの組成比が各々0.5と0.5とである様なSiGe層6を、例えばエピタキシャル成長の方法を用いて形成する。
図28は、第5の実施形態に係る半導体装置の模式的な斜視図である。層間絶縁膜、配線金属等は省略されており、示されていない。本実施形態の半導体装置は、(110)面ないしそれと結晶学的に等価な面方位を持つシリコン基板5の上に形成されており、n型半導体素子15とp型半導体素子16とを含んでいる。n型半導体素子15ないしp型半導体素子16は、シリコン基板5内に形成された素子分離領域4に依り隔てられた素子領域1内に直方体状の領域14を持ち、その側面にはSiGe層6が形成されている。直方体状の領域14は二種類の側面の内で広い方の側面として、n型半導体素子に於いては(113)面ないしそれと結晶学的に等価な面方位の面を持ち、p型半導体素子に於いては(110)面ないしそれと結晶学的に等価な面方位の面を持つ。
図33は、第6の実施形態に係る半導体装置の模式的な断面図である。層間絶縁膜、配線金属等は省略されており、示されていない。シリコンよりなる支持半導体基板18は、(110)面ないしそれと結晶学的に等価な面方位を持つ。この半導体基板18の上面には、埋め込み絶縁膜19を介して、例えば(311)面ないしそれと結晶学的に等価な面方位を持つ、シリコンよりなる半導体層20が選択的に形成されており、この部分はSOI基板21となっている。この半導体層20は素子分離領域4により囲まれてウェルを形成しており、このウェルの上面にはn型半導体素子15が形成されている。素子分離領域4を介して隣接する半導体基板18上には、素子分離領域4により囲まれた半導体領域1が形成されており、この半導体領域1上にp型半導体素子16が形成されている。
図39は第7の実施形態に係る半導体装置の断面図である。層間絶縁膜、配線金属等は省略されており、示されていない。本実施形態の半導体装置は、(311)面ないしそれと結晶学的に等価な面方位を持つシリコン基板5の上に形成されており、n型半導体素子15とp型半導体素子16とを含んでいる。
Claims (8)
- 第1の主面を有し、III族の不純物を含み、1.2<N<10を満たすNを用いて(11N)面と表される、ないしはそれと結晶学的に等価な第1の面方位のみを前記第1の主面に有する、シリコンとゲルマニウムとの混晶層と、
前記第1の主面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記混晶層の[110]方向ないしそれと結晶学的に等価な方向に、前記ゲート電極を挟む様に形成され、V族の不純物を含む半導体よりなるソース・ドレイン領域と、
前記第1の面方位を有する第2の主面を備えたシリコンとゲルマニウムとの混晶体と、
を有し、
前記混晶層は前記混晶体の前記第2の主面にエピタキシャル成長により形成され、面内方向に圧縮歪みが印加され、
前記混晶層は、前記第1の主面を複数個備え、前記ゲート絶縁膜が、隣り合う前記第1の主面の間の前記混晶体の何れかの部分の上に延在して形成されており、前記何れかの部分の、少なくとも一箇所に於ける前記ゲート絶縁膜の酸化膜換算膜厚が、前記第1の主面上の、少なくとも一箇所に於ける前記ゲート絶縁膜の酸化膜換算膜厚よりも厚く、
前記混晶体は、(100)面ないしそれと結晶学的に等価な第2の面方位を有する第3の主面を備える第1の部分と、前記第3の主面上にエピタキシャル成長され前記第2の主面を備える第2の部分とを有することを特徴とする半導体素子。 - 前記混晶層に於けるゲルマニウムに対するシリコンの組成比が、0<x≦1を満たすxを用いて(1−x)/xと表され、前記混晶体におけるシリコンに対するゲルマニウムの組成比が、前記xに対して0≦y<xの関係を満たすyを用いてy/(1−y)と表されることを特徴とする請求項1に記載の半導体素子。
- 第1の主面を有し、III族の不純物を含み、1.2<N<10を満たすNを用いて(11N)面と表される、ないしはそれと結晶学的に等価な第1の面方位のみを前記第1の主面に有する、シリコンとゲルマニウムとの第1の混晶層と、
前記第1の主面上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された第1のゲート電極と、
前記第1の混晶層の[110]方向ないしそれと結晶学的に等価な方向に、前記第1のゲート電極を挟む様に形成され、V族の不純物を含む第1のソース・ドレイン領域と、
を有し、前記第1の混晶層は、前記第1の主面の面内方向に圧縮歪みが印加されている第1の半導体素子と、
V族の不純物を含み、シリコンとゲルマニウムとの(110)面ないしそれと結晶学的に等価な第2の面方位を持つ第2の主面を有する、シリコンとゲルマニウムとの第2の混晶層と、
前記第2の主面上に形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成された第2のゲート電極と、
前記第2の混晶層の[110]方向ないしそれと結晶学的に等価な方向に、前記第2のゲート電極を挟む様に形成され、III族の不純物を含む第2のソース・ドレイン領域と、を有し、前記第2の混晶層は、前記第2の主面の面内方向に圧縮歪みを有する第2の半導体素子と、
を含むことを特徴とする半導体装置。 - シリコンとゲルマニウムとの混晶体を更に具備し、
前記第1の混晶層と前記第2の混晶層は、前記混晶体の上にエピタキシャル成長され、
前記第1の混晶層に於けるゲルマニウムに対するシリコンの組成比は0<x1≦1を満たすx1を用いて(1−x1)/x1と表され、前記第2の混晶層に於けるゲルマニウムに対するシリコンの組成比は、0<x2≦1を満たすx2を用いて(1−x2)/x2と表され、前記混晶体におけるシリコンに対するゲルマニウムの組成比が、0≦y<x1且つ0≦y<x2の関係を満たすyを用いて、y/(1−y)と表されることを特徴とする請求項3に記載の半導体装置。 - 前記混晶体は、(100)面ないしそれと結晶学的に等価な第3の面方位を有する第3の主面を備える第1の部分と、前記第3の主面上に形成され、前記第1の面方位の第4の主面を有する第2の部分を備え、前記第1の混晶層は、前記第4の主面上に、エピタキシャル成長に依り形成されており、
前記混晶体は、前記第1の部分において、(110)面ないしそれと結晶学的に等価な第4の面方位を有する第5の主面をさらに備え、前記第2の混晶層は、前記第5の主面上に、エピタキシャル成長されていることを特徴とする請求項4に記載の半導体装置。 - 前記混晶体は、前記第1の面方位を有する第3の主面を備えた第1の領域と、(110)面ないしそれと結晶学的に等価な第3の面方位を有する第4の主面を備えた第2の領域を有し、
前記第1の混晶層は、前記第3の主面上にエピタキシャル成長され、
前記第2の混晶層は、前記第4の主面上にエピタキシャル成長されていることを特徴とする請求項4に記載の半導体装置。 - 前記第1の面方位を有する第3の主面を備えるシリコンとゲルマニウムとの第3の混晶層と、前記第2の面方位の第4の主面を備えるシリコンとゲルマニウムとの第4の混晶層をさらに有し、
前記第1の混晶層が前記第3の主面上に形成され、
前記第2の混晶層が前記第4の主面上に形成され、
前記第1の混晶層に於けるゲルマニウムに対するシリコンの組成比は0<x1≦1を満たすx1を用いて(1−x1)/x1と表され、前記第2のシリコンとゲルマニウムとの混晶層に於けるゲルマニウムに対するシリコンの組成比は0<x2≦1を満たすx2を用いて(1−x2)/x2と表され、
前記第3の混晶層は、0≦y1<x1の関係を満たすy1を用いてシリコンに対するゲルマニウムの組成比がy1/(1−y1)と表され、
前記第4の混晶層は、0≦y2<x2の関係を満たすy2を用いてシリコンに対するゲルマニウムの組成比がy2/(1−y2)と表され、
前記第3の混晶層と前記第4の混晶層とは第3の絶縁膜を介して接していることを特徴とする請求項3に記載の半導体装置。 - 互いに絶縁分離された第1の半導体素子と第2の半導体素子を具備し、
前記第1の半導体素子は、1.2<N<10を満たすNを用いて(11N)面と表される面ないしそれと結晶学的に等価な第1の面方位を有する第1の主面を備え、前記第1の主面の面内方向に圧縮歪みが印加されている、シリコンとゲルマニウムとの第1の混晶層と、
前記第1の混晶層に形成された、III族の不純物を含む第1の半導体領域と、
前記第1の半導体領域上に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された第1のゲート電極と、
前記第1のゲート電極を挟み、前記第1の混晶層の[110]方向ないしそれと結晶学的に等価な方向に隔てて形成され、V族の不純物を含む第1のソース・ドレイン領域と、
を有し、
前記第2の半導体素子は、前記第1の面方位を持つシリコンとゲルマニウムとの第2の混晶層と、
前記第2の混晶層に形成された、V族の不純物を含む第2の半導体領域と、
前記第2の半導体領域上に形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成された第2のゲート電極と、
前記第2のゲート電極を挟み、前記第2の混晶層の[110]方向ないしそれと結晶学的に等価な方向に隔てて形成され、III族の不純物を含む第2のソース・ドレイン領域とを有することを特徴とする半導体装置。
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