TW201729263A - 半導體裝置 - Google Patents

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賴德全
潘正聖
沈育誠
李敏鴻
劉致為
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台灣積體電路製造股份有限公司
國立臺灣大學
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Abstract

本揭露之一實施例為一種半導體裝置。半導體裝置包括基板、閘極堆疊，及源極與汲極特徵。閘極堆疊位於基板上。閘極堆疊包括鐵電層、第一介電層，以及第一導電層。第一介電層與鐵電層之其中一者經充電以形成具有固定電荷的帶電層。源極與汲極特徵位於基板上及位於閘極堆疊之側面。

Description

半導體裝置
本揭露是關於一種半導體裝置。
在半導體技術中，可使用光微影製程在基板上定義體積電路圖案。採用雙金屬鑲嵌製程來形成多層銅互連接結構，包括垂直互連導孔/接接觸點與水平互連金屬線。在雙重金屬鑲嵌製程期間，採用栓塞(plug)填充材料來填充導孔(或接觸點)且隨後回研磨此材料。然而，藉由不同微影製程界定此導孔(或接觸點)，可能導致下方金屬線與導孔間之對準不良。特定言之，當半導體技術進展至具有較小特徵尺寸，諸如20nm、16nm或更小的進階技術節點時，對準不良具的容錯率較低，並可能導致短路、開口、或其他問題。
半導體元件用於各種電子應用中，舉例言之，諸如私人電腦、手機、數位攝影機、及其他電子設備。通常按順序在半導體基板上沉積絕緣或介電層、導電層、及半導體層材料，並使用微影法圖案化各材料層以在其上形成電路組件與元件來製造半導體元件。
電晶體係通常在半導體裝置上形成的電路組件或元件。取決於電路設計，除電容器、電感器、電阻器、二極體、 導線、或其他元件外，可在半導體裝置上形成眾多電晶體。場效電晶體(field effect transistor；FET)即為一種電晶體。一般而言，電晶體包括在源極與汲極區域間形成之閘極堆疊。源極與汲極區域可包括基板之摻雜區域並根據特定需求進行適當的摻雜。閘極堆疊置於通道區域上並可包括在此基板中插入閘電極與通道區域間之閘極介電層。在一些結構中，可對閘極堆疊應用其他的材料。然而，此等材料一方面提供元件效能之優點，另一方面則產生新的問題，諸如遲滯現象。
由此，本案提供一種半導體裝置及製造此半導體裝置之方法以解決上述問題。
本揭露之一實施例為一種半導體裝置。半導體裝置包括基板、閘極堆疊，及源極與汲極特徵。閘極堆疊位於基板上。閘極堆疊包括鐵電層、第一介電層，以及第一導電層。第一介電層與鐵電層之其中一者經充電以形成具有固定電荷的帶電層。源極與汲極特徵位於基板上及位於閘極堆疊之側面。
本揭露之另一實施例為一種半導體裝置，包含第一閘極堆疊、通道區域、第二閘極堆疊、源極及汲極特徵。第一閘極堆疊位於基板上。通道區域位於第一閘極堆疊上方。第二閘極堆疊位於通道區域上方。源極及汲極特徵配置於通道區域之側面。其中第一閘極堆疊與第二閘極堆疊分別包含鐵電 層、第一介電材料層、第一導電層。其中第一介電材料層與鐵電層之其中一者經充電而形成帶電層。
本揭露之又一實施例為一種半導體裝置之製造方法，包含形成閘極堆疊於基板上，其中形成閘極堆疊包含形成鐵電層、形成第一介電材料層，及形成導電層。對第一介電材料層與鐵電層之其中一者充電以形成帶電層。形成源極及汲極特徵於閘極堆疊之兩側。
100‧‧‧半導體裝置
102‧‧‧基板
104‧‧‧閘極堆疊
106‧‧‧源極與汲極特徵
106A‧‧‧輕摻雜汲極特徵
106B‧‧‧高摻雜源極與汲極特徵
108‧‧‧通道區域
110‧‧‧介電層
112‧‧‧鐵電層
114‧‧‧導電層
116‧‧‧閘極間隔
118‧‧‧淺溝槽隔離特徵
120‧‧‧介電層
122‧‧‧導電層
124‧‧‧介電層
150‧‧‧方法
152‧‧‧操作
154‧‧‧操作
156‧‧‧操作
158‧‧‧操作
200‧‧‧半導體裝置
202‧‧‧半導體特徵
204‧‧‧閘極堆疊
206‧‧‧通道區域
208‧‧‧源極與汲極特徵
210‧‧‧閘極堆疊
300‧‧‧半導體裝置
302‧‧‧介電層
304‧‧‧閘極間隔
306‧‧‧半導體材料層
當結合隨附圖式閱讀時，本揭露之態樣將自以下詳細描述將最佳地理解。應注意，根據工業中的標準實務，各特徵並非按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。
圖1為本揭露之部分實施例之半導體裝置的截面圖。
圖2為本揭露之部分實施例之半導體裝置的截面圖。
圖3至11為本揭露之部分實施例所製造之半導體裝置的截面圖。
圖12為本揭露之部分實施例之製造半導體裝置的方法之流程圖。
圖13為本揭露之部分實施例之半導體裝置的截面圖。
圖14至16為圖13之半導體裝置在不同製造階段的截面圖。
圖17為本揭露之部分其他實施例之半導體裝置的截面圖。
應瞭解以下揭示內容提供許多不同實施例或實例，以便實施所提供標的之不同特徵。下文描述組件及排列之特定實例以簡化本揭露。當然，此些僅為實例且並不意欲為限制性。另外，本揭露可在各實例中重複元件符號及/或字母。此重複係出於簡明性及清晰之目的，且本身並不指示所論述之各實施例及/或配置之間的關係。另外，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。
進一步地，為了便於描述，本文可使用空間相對性術語，諸如「在......之下(beneath)」、「在......下方(below)」、「下部(lower)」、「在......上方(above)」、「上部(upper)」及類似術語，來描述諸圖中所圖示之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含在使用或操作中之裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且因此可類似地相應解讀本文所使用之空間相對性描述詞。
本揭露之實施例為一種場效電晶體及其製造方法。描述了場效電晶體之製造的各個階段。亦討論了實施例的不同變化。在圖式及說明性實施例中，相似元件使用相似的符號表示。
諸如本文描述之彼等的實施例提供具有負電容閘極堆疊的負電容場效電晶體(negative capacitance FET；NCFET)，此負電容閘極堆疊具有堆疊在一起之介電層、導電層及鐵電層(ferroelectric layer)。特定言之，在製造期間介電層與鐵電層之一經充電，可形成帶電層(charged layer)。帶電層具有於特定程度之電荷密度使得此元件無遲滯現象。在各實施例中，半導體元件具有單閘極堆疊、雙閘極堆疊、或多閘極堆疊。諸如鰭式場效電晶體(FinFET)。在其他實施例中，鐵電層亦可由反鐵電層(anti-ferroelectric layer)取代。
使用帶電層及鐵電層允許形成具有較低次臨限擺幅(subthreshold swing；SS)的場效電晶體元件同時消除遲滯行為。次臨限擺幅代表此電晶體斷電與通電切換的難易程度，且係決定場效電晶體裝置切換速度的因素。具有較低之次臨限擺幅的場效電晶體元件，相較於習知場效電晶體元件具有較高切換速度。為改良此次臨限擺幅，鐵電材料層越厚越好。然而，較厚之鐵電層可能導致Id-Vg特性出現遲滯現象，而這並非吾所樂見。因此，本揭露之場效電晶體結構具有較佳次臨限擺幅且不具有遲滯現象。
圖1為本揭露之部分實施例之半導體裝置100的截面圖。於本實施例中，半導體裝置100包括基板102、位於基板上之閘極堆疊104、置於閘極堆疊104兩側之源極與汲極特徵106、及置於源極與汲極特徵106間之通道區域108。
在一些實施例中，基板102包括矽。或者，依照一些實施例基板102可包括其他元素半導體諸如鍺。在一些實 施例中，基板102額外或替代地包括化合物半導體諸如碳化矽、砷化鎵、砷化銦、及磷化銦。在一些實施例中，基板102包括合金半導體諸如矽鍺、碳化矽鍺、磷化鎵砷、及磷化鎵銦。基板102亦可係絕緣體上矽(silicon on insulator；SOI)形式。一般而言，絕緣體上矽基板包含在絕緣體層上形成之半導體材料(例如，矽、鍺、及/或類似者)層。例如，絕緣體層可係埋入氧化物(buried oxide；BOX)層或氧化矽層。此外，其他可使用之基板包括多層基板、梯度基板、混合定向基板、任何其組合及/或類似者。在各實施例中，基板102包括藉由諸如離子植入及/或擴散製程形成的各p型摻雜區域及/或n型摻雜區域，諸如p型阱、n型阱、p型源極/汲極特徵及/或n型源極/汲極特徵。基板102可包括其他功能特徵諸如電阻器、電容器、二極管、電晶體，諸如場效電晶體。基板102可包括橫向分布的隔離特徵，橫向隔離特徵經配置以分離在基板102上形成之不同元件。
藉由包括沉積及圖案化之過程在基板102上形成閘極堆疊104。閘極堆疊104包括第一介電層110、鐵電層112、及導電層114。第一介電層110與鐵電層112之至少一者經充電以形成具有固定電荷的帶電層。
在一些實施例中，第一介電層110置於基板102上並充當閘極介電層。第一介電層110可包括一或多個具有經設計之適當厚度的介電膜及為較佳元件效能而配置。在一些實例中，第一介電層110包括在基板102上形成之高介電常數(high-k)介電層。高介電常數介電層係具有高於熱氧化矽介電常數(約3.9)的介電材料。藉由適宜製程諸如原子層沉積 (atomic layer deposition；ALD)形成高介電常數介電層。形成高介電常數材料層之其他方法包括金屬有機化學氣相沉積(metal-organic chemical vapor deposition；MOCVD)、物理氣相沉積(physical vapor deposition；PVD)、UZ-臭氧氧化或分子束磊晶(molecular beam epitaxy；MBE)。在一實施例中，高介電常數材料包括HfO2。或者，高介電常數材料層包括金屬氮化物、金屬矽化物或其他金屬氧化物。
在一些實例中，第一介電層110可進一步包括插入基板102與高介電常數材料層間之介面層(interfacial layer；IL)。在本實例中，在形成高介電常數材料層之前在基板102上形成介面層。介面層可包括藉由適當技術，諸如原子層沉積、熱氧化或紫外光臭氧氧化(UV-Ozone oxidation)所形成的氧化矽。介面層可具有小於10埃之厚度。在各實例中，介面層可包括半導體氧化物。例如，當基板102包含矽時可為氧化矽，而當基板102包括鍺時可為氧化鍺。
閘極堆疊104包括鄰近第一介電層110放置之鐵電層112。鐵電層112包括電偶極。在一些實施例中，鐵電層112具有介於0.1微米(μm)與1微米間之厚度。鐵電層112之例示性材料包括二氧化鉿(HfO2)、氧化矽鉿(HfSiOx)、氧化鋯鉿(HfZrOx)、氧化鋁(Al2O3)、二氧化鈦(TiO2)、氧化鑭(LaOx)、鈦酸鍶鋇(BaSrTiOx；BST)、鋯鈦酸鉛(PbZrxTiyOz；PZT)、或類似者。可使用濺鍍、物理氣相沉積、化學氣相沉積、或類似者形成第一鐵電層112。在一些實施例中，可對鐵電層112進一步執行退火製程。
應瞭解儘管鐵電層112之部分材料(諸如氧化矽鉿(HfSiOx)、氧化鋯鉿(HfZrOx)、氧化鋁(Al2O3)、二氧化鈦(TiO2)，及氧化鑭(LaOx))與一些高介電常數材料具有相同之元素，然鐵電層112與高介電常數材料具有不同之性質。例如，當鐵電層112與高介電常數材料具有相同元素時，鐵電層112具有較低之電阻率。鐵電層112仍然可作為介電層。但若鐵電層112作為閘極介電質，則可能會產生較高之漏電流。因此，即使鐵電層112與一些習知高介電常數材料具有相同之元素，鐵電層112仍不適合作為閘極介電層。例如，氧化鉿鐵電層112包括摻雜有矽或鋯之氧化鉿。
此外，當鐵電層112與高介電常數材料具有相同元素時，鐵電層112之原子百分比(atomic percentage)可不同於高介電常數材料。或者說，即使鐵電層112與高介電常數材料具有相同元素，但鐵電層112之組成可與高介電常數材料不同。例如，氧化矽鉿作為高介電常數材料時，具有可小於約10之相對低的原子百分比PHf/PSi，其中PHf為鉿之原子百分比，而PSi為矽之原子百分比。然而，當氧化矽鉿做為第一鐵電層112時，氧化矽鉿具有較高成分之鉿且具有較少成分之矽。例如，在相應鐵電氧化矽鉿中原子百分比PHf/PSi可增加至大於約10，且可在介於約10與約100之範圍內。
此外，鐵電層112是否具有鐵電性質取決於以下幾種因素，這些因素包括，且不限於，所含元素、元素的百分比、及所得結晶結構之相態(phase)。相態的形成亦取決於鐵電層112之沉積製程條件及後處理條件。由此，即使材料具有 與第一鐵電層112相同之元素及相同之此元素百分比，此材料並非一定為鐵電材料。例如，形成條件及後續之退火製程可影響是否具有鐵電性質。
在一些實施例中，鐵電層112具有結晶結構，而第一介電層110具有非晶結構。在此等實施例中，鐵電層112及第一介電層110可具有相同組成(包括相同類型元素及相同的元素原子百分比)或不同組成。
第一介電層110與鐵電層112之一經充電以形成具有固定電荷之帶電層。應注意不論半導體裝置100處於偏壓狀態或無偏壓之閒置狀態，此固定電荷通常存在於帶電層中。電荷在製造期間轉移至帶電層，而非應用期間。在一些實施例中，第一介電層110經充電層。在一些其他實施例中，鐵電層112經充電層。
在製造期間藉由適宜技術諸如氧處理形成帶電層。在一些實施例中，第一介電層110之充電是藉由將第一介電層110暴露於氧環境中，諸如一氧化碳(CO)與二氧化碳(CO2)之混合物。在此實施例之進展中，第一介電層110之充電是藉由將第一介電層110暴露於具有一氧化碳(CO)與二氧化碳(CO2)之混合物中，此混合物具有實質上低且穩定之氧分壓，此分壓在10-17至10-19大氣壓(atm)間變化。在一些實例中，於高處理溫度諸如大於900℃之溫度將第一介電層110暴露於氧環境中。例如，曝光時間可持續約1小時至數小時。可藉由調整充電製程之各因素，諸如處理溫度、分壓、處理持續時間或其組合來調整此帶電層之電荷密度。其他技術可用於充 電此介電層110以形成具有固定電荷之帶電層。例如，可將氧離子植入製程應用至第一介電層110以形成帶電層。
根據半導體裝置100之效能，諸如遲滯及次臨限擺幅決定在帶電層中所要之電荷密度。在本實施例中，帶電層之電荷密度為5×1013cm-2，且變異在10%以內。術語10%變異意指此參數為標準值±10%。在此情況下，電荷密度從(1-10%)5×1013cm-2至(1+10%)5×1013cm-2變化。
閘極堆疊104包括第一導電層114。在一些實施例中，第一導電層114包括金屬材料諸如銀、鋁、銅、鎢、鎳、其合金(諸如鋁銅合金)、或金屬化合物(諸如氮化鈦或氮化鉭)。可使用物理氣相沉積、濺鍍、其組合、或其他適宜技術來形成第一導電層114。第一導電層114可包括金屬矽化物、摻雜矽或根據部分實施例之其他適宜導電材料。第一導電層114可包括經適當設計之其他多層導電材料薄膜，諸如分別針對n型場效電晶體及p型場效電晶體所設計。
半導體裝置100可具有各實施例、替代或延伸。在一些實施例中，鐵電層112替代為反鐵電層，諸如鋯酸鉛(PbZrO3；PZ)基之反鐵電材料取代。
形成半導體裝置100包括藉由沉積及圖案化形成閘極堆疊104、形成源極與汲極特徵106，以及形成其他特徵，諸如互連結構以將半導體裝置100與其他裝置耦合至體積電路。此外，形成閘極堆疊104包括沉積各閘極材料層，諸如第一閘極介電層110、鐵電層112及第一導電層114。以及隨後圖案化此閘極材料層以形成閘極堆疊104。在沉積期間，第一介 電層110與鐵電層之一經充電以形成具有固定電荷之帶電層。例如，當第一介電層110帶電時，藉由充電製程充電第一介電層110並隨後沉積後續材料層(諸如鐵電層112)。圖案化進一步包括微影製程及蝕刻。硬光罩層可進一步用於圖案化閘極堆疊104。
在半導體裝置100中，閘極堆疊104、源極與汲極特徵106及通道區域108經配置以形成具有帶電層之負電容場效電晶體，因此具有降低之次臨限擺幅並消除遲滯現象。在一些實施例中，半導體裝置100可包括額外特徵，諸如在圖2中圖示之閘極間隔/隔離特徵，或閘極堆疊104包括如在圖3至11中圖示之額外材料層，其分別在下文描述。
圖2為本揭露之部分實施例之半導體裝置100的截面圖。在一些實施例中，半導體裝置100可包括在閘極堆疊104之側壁上形成的閘極間隔116。閘極間隔116包括一個或多個介電材料並可藉由沉積及各向異性蝕刻諸如乾蝕刻形成。在一些實施例中，源極與汲極特徵106可進一步包括具有第一摻雜濃度的輕摻雜汲極(lightly doped drain；LDD)特徵106A及具有大於第一摻雜濃度之第二摻雜濃度的高摻雜源極與汲極特徵106B。兩個輕摻雜汲極特徵106A其間之區域定義為通道區域108。高摻雜源極與汲極特徵106B降低源極與汲極接觸電阻。可藉由對應離子植入形成輕摻雜汲極特徵106A及高摻雜源極與汲極特徵106B。在一些實施例中，藉由包括藉由第一離子植入形成輕摻雜汲極特徵106A、形成閘極間隔116，以 及藉由第二離子植入形成高摻雜源極與汲極特徵106B的過程形成閘極間隔116及源極與汲極特徵106。
在一些實施例中，半導體裝置100包括各隔離特徵，諸如在基板中形成之淺溝槽隔離(shallow trench isolation；STI)特徵以界定主動區域並使各裝置彼此分離。形成淺溝槽隔離可包括在基板中蝕刻溝槽並藉由絕緣材料諸如氧化矽、氮化矽、或氮氧化矽填充此溝槽。經填充之溝槽可具有多層結構諸如具有氮化矽填充此溝槽之熱氧化物內襯層。在一實施例中，可使用製程序列產生淺溝槽隔離結構，此製程順序諸如：生長襯墊氧化物、形成低壓化學氣相沉積(low pressure CVD；LPCVD)氮化物層、使用光阻及光罩圖案化淺溝槽隔離開口、在基板中蝕刻溝槽、選擇性地生長熱氧化物溝槽內襯以改良溝槽交界面、使用化學氣相沉積氧化物填充此溝槽、並使用化學機械研磨(chemical mechanical polishing；CMP)來拋光及平坦化。
如上文提及，閘極堆疊104可包括額外材料層，諸如第二介電層、第二導電層或上述二者。此介電層與鐵電層之一經充電以形成具有固定電荷的帶電層。半導體裝置100根據不同實施例可具有不同之構造。
圖3為本揭露之部分實施例之半導體裝置100的截面圖。在圖3中，半導體裝置100與圖1之半導體裝置100相似。然而，在圖3中，閘極堆疊104進一步包括插入第一介電層110與鐵電層112間之第二介電層120。此實施例進一步而言，第二介電層120經充電以形成帶電層。第二介電層120可 作為擴散阻障層以消除在鐵電層112與第一介電層110間之擴散及反應，這些擴散及反應可能降低元件的效能。第二介電層120可包括適當介電材料。例如，第二介電層120可包括氧化矽、氮化矽、氮氧化矽、碳化矽、高介電常數材料或其組合。就針對各功能及優化元件效能調整之組成而言，第二介電層120可與第一介電層110不同。可藉由化學氣相沉積、原子層沉積、旋塗式塗覆法或其他適宜技術形成第二介電層120。
圖4為本揭露之部分實施例之半導體裝置100的截面圖。圖4之半導體裝置100與圖3之半導體裝置100相似。例如，第二介電層120經充電以形成帶電層。然而，在圖4中，閘極堆疊104進一步包括插入第一介電層110與第二介電層120間之第二導電層122。就組成及形成而言第二導電層122可與第一導電層114相似。例如，第二導電層122包括金屬材料諸如銀、鋁、銅、鎢、鎳、其合金或矽化物，並可使用PVD、濺鍍、其組合、或其他適宜技術形成。出於較佳元件效能之目的，第二介電層120可充當擴散阻障層以消除在第二導電層122與鐵電層112間之擴散及反應。
圖5圖為本揭露之部分實施例之半導體裝置100的截面圖。圖5中半導體裝置100與圖4之半導體裝置100相似。例如，第二介電層120經充電以形成帶電層。然而，在圖5中，閘極堆疊104進一步包括插入第二介電層120與鐵電層112間之第三介電層124。在一些實施例中，第三介電層124可與第二介電材料組成不同而就組成及形成而言第二介電層120與第一介電層110相似。第三介電層124可充當擴散阻障層以消 除在第二介電層120與鐵電層112間之擴散。在各實例中，第三介電層124可包括氧化矽、氮化矽、氮氧化矽、高介電常數材料或其組合。
圖6為本揭露之部分實施例之半導體裝置100的截面圖。圖6之半導體裝置100與圖3之半導體裝置100相似。然而，在圖6中，第一介電層110帶電以形成帶電層。考慮到第一介電層110作為閘極介電層，而裝置效能可能因為擴散與反應降低。因此第二介電層120可作為擴散阻障層以消除在鐵電層112與第一介電層110間之擴散與反應。
圖7為本揭露之部分實施例之半導體裝置100的截面圖。圖7之半導體裝置100與圖6之半導體裝置100相似。例如，第一介電層110經充電以形成帶電層。然而，在圖7中，閘極堆疊104進一步包括插入第二介電層120與鐵電層112間之第二導電層122。
圖8為本揭露之部分實施例之半導體裝置100的截面圖。圖8之半導體裝置100與圖6之半導體裝置100相似。例如，第一介電層110經充電以形成帶電層。然而，在圖8中，閘極堆疊104進一步包括插入第一介電層110與第二介電層120間之第二導電層122。
圖9為本揭露之部分實施例之半導體裝置100的示意橫截面圖。圖9之半導體裝置100與圖1之半導體裝置100相似。例如，第一介電層110帶電以形成帶電層。然而，在圖9中，閘極堆疊104進一步包括插入第一介電層110與鐵電層112間之第二導電層122。就組成及形成而言第二導電層122可與 第一導電層114相似。例如，第二導電層122包括金屬材料諸如銀、鋁、銅、鎢、鎳、其合金或矽化物，並可使用物理氣相沉積、濺鍍、其組合、或其他適宜技術形成。
圖10為本揭露之部分實施例之半導體裝置100的示意橫截面圖。圖10之半導體裝置100與圖9之半導體裝置100相似。然而，在圖10中，鐵電層112經充電以形成帶電層。
圖11為本揭露之部分實施例之半導體裝置100的示意橫截面圖。圖11之半導體裝置100係與圖3之半導體裝置100相似。然而，在圖11中，鐵電層112經充電以形成帶電層。
在半導體裝置100中，負電容場效電晶體包括鐵電層以大體上降低次臨限擺幅及包括帶電層以消除遲滯現象。在一些實例中，在半導體裝置100中具有帶電層(諸如帶電閘極氧化物)之負電容場效電晶體具有降至或低於38mV/dec之次臨限擺幅，且同時可以消除遲滯現象。使用具有固定電荷的閘極介電層之負電容場效電晶體能同時獲得無遲滯ID-VG曲線及良好次臨限擺幅。
圖12為本揭露之部分實施例之製造半導體裝置100之方法150的流程圖。方法150包括操作152，在基板102上形成閘極堆疊104。在操作152中，形成閘極堆疊104包括沉積各閘極材料層，諸如第一閘極介電層110、鐵電層112及第一導電層114，或額外沉積其他材料層，諸如第二介電層120及/或第二導電層122。
特定言之，操作152包操作154以形成具有固定電荷的帶電層。第一介電層110、鐵電層112及第二介電層120之 一經充電以形成具有固定電荷之帶電層。在一些實施例中，第一介電層110充當閘極介電層並藉由充電製程轉換為帶電層。藉由適宜技術，諸如氧處理形成此帶電層。在一些實施例中，藉由將第一介電層110暴露於氧環境，諸如具有分壓在10-13及10-19大氣壓力(atm)間變化的一氧化碳與二以化碳之混合物，及進一步於大於900℃之高處理溫度，使第一介電層110帶電。依據所欲之電荷密度，曝光時間可持續多達數小時。可藉由調整充電製程之各因素，諸如處理溫度、分壓、處理持續時間或其組合來調整帶電層之電荷密度。帶電層中所欲之電荷密度取決於半導體裝置100之效能，諸如遲滯及次臨限擺幅。在本實施例中，帶電層之電荷密度為5×1013cm-2，且變異在10%內。
在沉積及充電以形成帶電層之後，圖案化閘極材料層以形成閘極堆疊104。此圖案化進一步包括微影製程及蝕刻。硬光罩層可用於圖案化閘極堆疊104。
方法150亦包括操作156以形成源極與汲極特徵106，使得源極與汲極特徵106對準閘極堆疊104之邊緣。在操作154中，可藉由一或多次離子植入形成源極與汲極特徵106。在一些實施例中，針對應變效應或其他效能之強化，可藉由磊晶生長不同半導體材料形成源極與汲極。例如，藉由蝕刻基板102以形成溝槽，並在溝槽磊晶生長半導體材料並原位摻雜以形成源極與汲極特徵106。
方法150亦可包括其他操作158以形成各特徵及組件，諸如用於負電容場效電晶體之其他特徵。例如，在基板 102上形成互連結構並經配置以將各裝置耦合至功能電路中。互連結構包括分散在多各金屬層中之金屬線，將金屬線連接至裝置(諸如源極、汲極及閘極)的接觸點，及垂直連接相鄰金屬層中之金屬線的導孔。形成互連結構包括金屬鑲嵌製程或其他適宜過程。金屬組件(金屬線、接觸點或導孔)可包括銅、鋁、鎢、金屬合金、矽化物、摻雜之多晶矽、其他適宜導電材料、或其組合。
在替代實施例中，在形成源極與汲極特徵106之後，方法150可形成閘極堆疊104，諸如在最終的閘極製程中。例如，形成虛設閘極，藉由操作154在虛設閘極各側上形成源極與汲極特徵106，及其後，形成閘極堆疊104並藉由閘極取代製程取代虛設閘極。特定言之，閘極堆疊104包括介電層110、鐵電層112、及導電層114。鐵電層112及介電層110之一經充電以形成具有固定電荷之帶電層。
下文描述閘極取代製程之一實例。在虛設閘極及基板102上形成一或多種介電材料(諸如氧化矽、低介電常數材料、其他適宜介電材料、或其組合)。施加研磨製程諸如化學機械研磨以平坦化頂表面，由此形成層間介電層(interlayer dielectric；ILD)。藉由蝕刻移除虛設閘極，在層間介電層中產生閘極溝槽。隨後藉由與在操作152中之相似的沉積與充電處理在閘極溝槽中形成閘極堆疊104。然而，操作152中之圖案化可省略。然而，隨後進行另一化學機械研磨製程來移除過量閘極材料並使頂面平坦。
具有帶電層之負電容場效電晶體可具有其他結構及構造，諸如雙閘極、多閘極、或垂直結構(通道係垂直配置)。圖13本揭露之部分實施例之半導體裝置200的截面圖。
在圖13中，半導體裝置200包括基板102及半導體特徵202，諸如藉由鰭製程所形成之垂直的半導體特徵鰭式主動區域以形成鰭結構。如在圖14之一些實例中，此過程包括形成淺溝槽隔離特徵118，並開槽淺溝槽隔離特徵118以形成半導體特徵202。繼續參照圖13之一些其他實例，此製程包括形成淺溝槽隔離特徵118，並根據元件特性(諸如應變效應、高載流子高遷移率或二者。)選擇性磊晶生長半導體特徵202，半導體特徵202之材料可與基板102的半導體材料相同或不同。此實施例進一步而言，在基板102上磊晶生長多個半導體材料層(諸如矽鍺、矽、第III至V族半導體及等等)並可額外原位摻雜。
再次參看圖13，基板102可進一步包括其他隔離特徵，諸如淺溝槽隔離特徵。於部分實施例中，當半導體特徵202是透過鰭製程所形成時，半導體裝置200包含在圖13之構造的淺溝槽隔離特徵118。
在基板102上介於半導體特徵202間之縫隙區域中形成第一閘極堆疊204。就構造及組成而言第一閘極堆疊204與圖1中之閘極堆疊104相似。特定言之，第一閘極堆疊204包括第一介電層110、鐵電層112及第一導電層114。第一介電層110與鐵電層112之其中一者可經充電以形成具有固定電荷之帶電層。在圖3至11圖示之各構造中第一閘極堆疊204可包括其他材料層，諸如第二介電層120及/或第二導電層122。
半導體裝置200亦包括在第一閘極堆疊204頂部形成之通道區域206；及在通道區域206邊緣形成之源極與汲極特徵208。在一些實施例中，可在使用半導體材料形成第一閘極堆疊204之後藉由磊晶生長形成通道區域206。此半導體材料可從半導體特徵202橫向磊晶生長，及可額外包括原位摻雜，原位摻雜是在磊晶生長期間使用具有含半導體材料之化學劑及含摻雜劑之化學劑的前驅物。可在此製程間藉由原位摻雜形成源極與汲極特徵208或之後執行離子植入以形成半導體特徵202。
參照回第一閘極堆疊204。由於通道區域206在第一閘極堆疊204頂部，第一閘極堆疊204在構造方面與第一閘極堆疊相似但在第一閘極堆疊204中各材料層係相對於通道區域206而非基板102。例如在圖15中圖示，第一導電層114置於基板102上，鐵電層112置於第一導電層114上，而第一介電層110置於鐵電層112上。第一介電層110經充電以形成帶電層。第一閘極堆疊204在構造方面與閘極堆疊104相似但以通道區域206為基準翻轉。在其他實施例中，第一閘極堆疊204與在圖3至11之一中之第一閘極堆疊104相似，但以通道區域206為基準翻轉。
參照回圖13，半導體裝置200包括在通道區域206上介於半導體特徵202間之縫隙中形成的第二閘極堆疊210。就構造及組成而言第二閘極堆疊210與第一閘極堆疊204相似但置於通道區域206之另一側。在本實施例中，將第一閘極堆疊204及第二閘極堆疊210對稱置於通道區域206之兩側。換言 之，第二閘極堆疊210係與第一閘極堆疊204相同但在通道區域206之另一側相反配置。第二閘極堆疊210為第一閘極堆疊204相對於通道區域206之鏡像。針對圖16之一實施例，第二閘極堆疊210包括第一介電層110，置於通道區域206上，鐵電層112置於第一介電層110上，以及第一導電層114置於鐵電層112上。第一介電層110經充電以形成帶電層。
半導體裝置200具有雙閘極，在各實施例中此雙閘極具有帶電層及鐵電層。半導體裝置200可具有其他替代及構造。例如，第一及第二閘極堆疊係非對稱及僅此閘極堆疊之一具有帶電層。
圖17為本揭露之部分實施例之半導體裝置300的截面圖。在半導體裝置300中，可由閘極間隔取代半導體特徵202，以及在第一閘極堆疊上形成源極與汲極。特定言之，半導體裝置300包括在基板102上形成之第一閘極堆疊。為了效能增強，諸如隔離，介電層302可插入第一閘極堆疊204與基板102間。在第一閘極堆疊204之側壁上形成閘極間隔304。就閘極層組成及閘極層構造而言第一閘極堆疊204與圖13之第一閘極堆疊204相似。形成第一閘極堆疊204包括沉積及圖案化，進一步包括充電介電層及鐵電層之其中一者以形成帶電層。藉由沉積介電材料及各向異性蝕刻形成閘極間隔304。
隨後在第一閘極堆疊204上藉由適宜技術諸如藉由化學氣相沉積半導體材料層306。在此情況下，半導體材料層306可為多晶或非晶結構(諸如多晶矽或非晶矽)。隨後進一步對部分半導體材料層306進行摻雜以形成通道區域206。再 藉由適宜技術，諸如一個或多個離子植入形成源極與汲極特徵208。半導體材料層306可包括矽、半導體合金諸如矽鍺或碳化矽、半導體化合物諸如第III至V族半導體材料(鎵砷或銦砷)。
隨後在半導體材料層306上形成第二閘極堆疊210。形成第二閘極堆疊210可包括沉積、充電處理及圖案化。在第二閘極堆疊210側壁上藉由相似技術諸如沉積及各向異性蝕刻來形成額外閘極間隔304。
本案提供一種負電容場效電晶體及其形成方法。特定言之，負電容場效電晶體包括鐵電層，及藉由充電處理此閘極介電層(或鐵電層)經充電以形成具有固定電荷的帶電層。由此形成之負電容場效電晶體具有降低之次臨限擺幅且亦無遲滯現象。
可實施其他實施例及修改而不脫離本案之精神。在一些實施例中，藉由其他技術，諸如藉由3D封裝形成圖17之半導體裝置300。特定言之，在就構造、組成及形成而言與形成半導體裝置100相似的第二基板上形成第二閘極堆疊210及源極/汲極特徵。例如，藉由沉積、充電處理及圖案化在第二基板上形成閘極堆疊。藉由離子植入或其他技術(諸如凹陷、磊晶生長及原位摻雜)在第二基板上形成源極與汲極特徵。其後，從背側減薄第二基板以形成半導體材料層306。在第一基板上形成第一閘極堆疊204。藉由3D封裝將第一與第二基板結合在一起以形成具有雙閘極之帶電負電容場效電晶體之半導體裝置300。
本揭露之一實施例為一種半導體裝置。半導體裝置包括基板、閘極堆疊，及源極與汲極特徵。閘極堆疊位於基板上。閘極堆疊包括鐵電層、第一介電層，以及第一導電層。第一介電層與鐵電層之其中一者經充電以形成具有固定電荷的帶電層。源極與汲極特徵位於基板上及位於閘極堆疊之側面。
本揭露之另一實施例為一種半導體裝置，包含第一閘極堆疊、通道區域、第二閘極堆疊、源極及汲極特徵。第一閘極堆疊位於基板上。通道區域位於第一閘極堆疊上方。第二閘極堆疊位於通道區域上方。源極及汲極特徵配置於通道區域之側面。其中第一閘極堆疊與第二閘極堆疊分別包含鐵電層、第一介電材料層、第一導電層。其中第一介電材料層與鐵電層之其中一者經充電而形成帶電層。
本揭露之又一實施例為一種半導體裝置之製造方法，包含形成閘極堆疊於基板上，其中形成閘極堆疊包含形成鐵電層、形成第一介電材料層，及形成導電層。對第一介電材料層與鐵電層之其中一者充電以形成帶電層。形成源極及汲極特徵於閘極堆疊之兩側。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或達成相同優點。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神 及範疇，且可在不脫離本揭露之精神及範疇的情況下進行本文的各種變化、替代及更改。
100‧‧‧半導體裝置
102‧‧‧基板
104‧‧‧閘極堆疊
106‧‧‧源極與汲極特徵
108‧‧‧通道區域
110‧‧‧介電層
112‧‧‧鐵電層
114‧‧‧導電層

Claims (1)

  1. 一種半導體裝置，包含：一基板；位於該基板上之一閘極堆疊，其中該閘極堆疊包括：一鐵電層；一第一介電層；以及一第一導電層；以及複數個源極與汲極特徵，位於該基板上且位於該閘極堆疊之側面，其中該第一介電層與該鐵電層之其中一者經充電以形成具有固定電荷之一帶電層。
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