CN106711224A - 半导体装置 - Google Patents

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Abstract

本揭露的一实施例为一种半导体装置。半导体装置包括基板、栅极堆叠，及源极与漏极特征。栅极堆叠位于基板上。栅极堆叠包括铁电层、第一介电层，以及第一导电层。第一介电层与铁电层的其中一者经充电以形成具有固定电荷的带电层。源极与漏极特征位于基板上及位于栅极堆叠的侧面。

Description

半导体装置
技术领域
本揭露是关于一种半导体装置。
背景技术
在半导体技术中，可使用光微影制程在基板上定义体积电路图案。采用双金属镶嵌制程来形成多层铜互连接结构，包括垂直互连导孔/接接触点与水平互连金属线。在双重金属镶嵌制程期间，采用栓塞(plug)填充材料来填充导孔(或接触点)且随后回研磨此材料。然而，通过不同微影制程界定此导孔(或接触点)，可能导致下方金属线与导孔间的对准不良。特定言之，当半导体技术进展至具有较小特征尺寸，诸如20nm、16nm或更小的进阶技术节点时，对准不良具的容错率较低，并可能导致短路、开口、或其他问题。
半导体元件用于各种电子应用中，举例言之，诸如私人电脑、手机、数字摄影机、及其他电子设备。通常按顺序在半导体基板上沉积绝缘或介电层、导电层、及半导体层材料，并使用微影法图案化各材料层以在其上形成电路组件与元件来制造半导体元件。
晶体管是通常在半导体装置上形成的电路组件或元件。取决于电路设计，除电容器、电感器、电阻器、二极管、导线、或其他元件外，可在半导体装置上形成众多晶体管。场效晶体管(field effect transistor；FET)即为一种晶体管。一般而言，晶体管包括在源极与漏极区域间形成的栅极堆叠。源极与漏极区域可包括基板的掺杂区域并根据特定需求进行适当的掺杂。栅极堆叠置于通道区域上并可包括在此基板中插入栅电极与通道区域间的栅极介电层。在一些结构中，可对栅极堆叠应用其他的材料。然而，这些材料一方面提供元件效能的优点，另一方面则产生新的问题，诸如迟滞现象。
由此，本案提供一种半导体装置及制造此半导体装置的方法以解决上述问题。
发明内容
本揭露的一实施例为一种半导体装置。半导体装置包括基板、栅极堆叠，及源极与漏极特征。栅极堆叠位于基板上。栅极堆叠包括铁电层、第一介电层，以及第一导电层。第一介电层与铁电层的其中一者经充电以形成具有固定电荷的带电层。源极与漏极特征位于基板上及位于栅极堆叠的侧面。
本揭露的另一实施例为一种半导体装置，包含第一栅极堆叠、通道区域、第二栅极堆叠、源极及漏极特征。第一栅极堆叠位于基板上。通道区域位于第一栅极堆叠上方。第二栅极堆叠位于通道区域上方。源极及漏极特征配置于通道区域的侧面。其中第一栅极堆叠与第二栅极堆叠分别包含铁电层、第一介电材料层、第一导电层。其中第一介电材料层与铁电层的其中一者经充电而形成带电层。
本揭露的又一实施例为一种半导体装置的制造方法，包含形成栅极堆叠于基板上，其中形成栅极堆叠包含形成铁电层、形成第一介电材料层，及形成导电层。对第一介电材料层与铁电层的其中一者充电以形成带电层。形成源极及漏极特征于栅极堆叠的两侧。
附图说明
当结合随附附图阅读时，本揭露的态样将自以下详细描述将最佳地理解。应注意，根据工业中的标准实务，各特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各特征的尺寸。
图1为本揭露的部分实施例的半导体装置的截面图；
图2为本揭露的部分实施例的半导体装置的截面图；
图3至11为本揭露的部分实施例所制造的半导体装置的截面图；
图12为本揭露的部分实施例的制造半导体装置的方法的流程图；
图13为本揭露的部分实施例的半导体装置的截面图；
图14至16为图13的半导体装置在不同制造阶段的截面图；
图17为本揭露的部分其他实施例的半导体装置的截面图。
具体实施方式
应了解以下揭示内容提供许多不同实施例或实例，以便实施所提供标的的不同特征。下文描述组件及排列的特定实例以简化本揭露。当然，此些仅为实例且并不意欲为限制性。另外，本揭露可在各实例中重复元件符号及/或字母。此重复是出于简明性及清晰的目的，且本身并不指示所论述的各实施例及/或配置之间的关系。另外，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括可在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。
进一步地，为了便于描述，本文可使用空间相对性术语，诸如“在……之下(beneath)”、“在……下方(below)”、“下部(lower)”、“在……上方(above)”、“上部(upper)”及类似术语，来描述诸图中所图示的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含在使用或操作中的装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且因此可类似地相应解读本文所使用的空间相对性描述词。
本揭露的实施例为一种场效晶体管及其制造方法。描述了场效晶体管的制造的各个阶段。亦讨论了实施例的不同变化。在附图及说明性实施例中，相似元件使用相似的符号表示。
诸如本文描述的彼等的实施例提供具有负电容栅极堆叠的负电容场效晶体管(negative capacitance FET；NCFET)，此负电容栅极堆叠具有堆叠在一起的介电层、导电层及铁电层(ferroelectric layer)。特定言之，在制造期间介电层与铁电层的一经充电，可形成带电层(charged layer)。带电层具有于特定程度的电荷密度使得此元件无迟滞现象。在各实施例中，半导体元件具有单栅极堆叠、双栅极堆叠、或多栅极堆叠。诸如鳍式场效晶体管(FinFET)。在其他实施例中，铁电层亦可由反铁电层(anti-ferroelectric layer)取代。
使用带电层及铁电层允许形成具有较低次临限摆幅(subthreshold swing；SS)的场效晶体管元件同时消除迟滞行为。次临限摆幅代表此晶体管断电与通电切换的难易程度，且是决定场效晶体管装置切换速度的因素。具有较低的次临限摆幅的场效晶体管元件，相较于已知场效晶体管元件具有较高切换速度。为改良此次临限摆幅，铁电材料层越厚越好。然而，较厚的铁电层可能导致Id-Vg特性出现迟滞现象，而这并非吾所乐见。因此，本揭露的场效晶体管结构具有较佳次临限摆幅且不具有迟滞现象。
图1为本揭露的部分实施例的半导体装置100的截面图。于本实施例中，半导体装置100包括基板102、位于基板上的栅极堆叠104、置于栅极堆叠104两侧的源极与漏极特征106、及置于源极与漏极特征106间的通道区域108。
在一些实施例中，基板102包括硅。或者，依照一些实施例基板102可包括其他元素半导体诸如锗。在一些实施例中，基板102额外或替代地包括化合物半导体诸如碳化硅、砷化镓、砷化铟、及磷化铟。在一些实施例中，基板102包括合金半导体诸如硅锗、碳化硅锗、磷化镓砷、及磷化镓铟。基板102亦可是绝缘体上硅(silicon on insulator；SOI)形式。一般而言，绝缘体上硅基板包含在绝缘体层上形成的半导体材料(例如，硅、锗、及/或类似者)层。例如，绝缘体层可是埋入氧化物(buried oxide；BOX)层或氧化硅层。此外，其他可使用的基板包括多层基板、梯度基板、混合定向基板、任何其组合及/或类似者。在各实施例中，基板102包括通过诸如离子植入及/或扩散制程形成的各p型掺杂区域及/或n型掺杂区域，诸如p型阱、n型阱、p型源极/漏极特征及/或n型源极/漏极特征。基板102可包括其他功能特征诸如电阻器、电容器、二极管、晶体管，诸如场效晶体管。基板102可包括横向分布的隔离特征，横向隔离特征经配置以分离在基板102上形成的不同元件。
通过包括沉积及图案化的过程在基板102上形成栅极堆叠104。栅极堆叠104包括第一介电层110、铁电层112、及导电层114。第一介电层110与铁电层112的至少一者经充电以形成具有固定电荷的带电层。
在一些实施例中，第一介电层110置于基板102上并充当栅极介电层。第一介电层110可包括一或多个具有经设计的适当厚度的介电膜及为较佳元件效能而配置。在一些实例中，第一介电层110包括在基板102上形成的高介电常数(high-k)介电层。高介电常数介电层是具有高于热氧化硅介电常数(约3.9)的介电材料。通过适宜制程诸如原子层沉积(atomic layer deposition；ALD)形成高介电常数介电层。形成高介电常数材料层的其他方法包括金属有机化学气相沉积(metal-organic chemical vapor deposition；MOCVD)、物理气相沉积(physical vapor deposition；PVD)、UZ-臭氧氧化或分子束磊晶(molecularbeam epitaxy；MBE)。在一实施例中，高介电常数材料包括HfO2。或者，高介电常数材料层包括金属氮化物、金属硅化物或其他金属氧化物。
在一些实例中，第一介电层110可进一步包括插入基板102与高介电常数材料层间的介面层(interfacial layer；IL)。在本实例中，在形成高介电常数材料层之前在基板102上形成介面层。介面层可包括通过适当技术，诸如原子层沉积、热氧化或紫外光臭氧氧化(UV-Ozone oxidation)所形成的氧化硅。介面层可具有小于10埃的厚度。在各实例中，介面层可包括半导体氧化物。例如，当基板102包含硅时可为氧化硅，而当基板102包括锗时可为氧化锗。
栅极堆叠104包括邻近第一介电层110放置的铁电层112。铁电层112包括电偶极。在一些实施例中，铁电层112具有介于0.1微米(μm)与1微米间的厚度。铁电层112的例示性材料包括二氧化铪(HfO2)、氧化硅铪(HfSiOx)、氧化锆铪(HfZrOx)、氧化铝(Al2O3)、二氧化钛(TiO2)、氧化镧(LaOx)、钛酸锶钡(BaSrTiOx；BST)、锆钛酸铅(PbZrxTiyOz；PZT)、或类似者。可使用溅镀、物理气相沉积、化学气相沉积、或类似者形成第一铁电层112。在一些实施例中，可对铁电层112进一步执行退火制程。
应了解尽管铁电层112的部分材料(诸如氧化硅铪(HfSiOx)、氧化锆铪(HfZrOx)、氧化铝(Al2O3)、二氧化钛(TiO2)，及氧化镧(LaOx))与一些高介电常数材料具有相同的元素，然铁电层112与高介电常数材料具有不同的性质。例如，当铁电层112与高介电常数材料具有相同元素时，铁电层112具有较低的电阻率。铁电层112仍然可作为介电层。但若铁电层112作为栅极介电质，则可能会产生较高的漏电流。因此，即使铁电层112与一些已知高介电常数材料具有相同的元素，铁电层112仍不适合作为栅极介电层。例如，氧化铪铁电层112包括掺杂有硅或锆的氧化铪。
此外，当铁电层112与高介电常数材料具有相同元素时，铁电层112的原子百分比(atomic percentage)可不同于高介电常数材料。或者说，即使铁电层112与高介电常数材料具有相同元素，但铁电层112的组成可与高介电常数材料不同。例如，氧化硅铪作为高介电常数材料时，具有可小于约10的相对低的原子百分比PHf/PSi，其中PHf为铪的原子百分比，而PSi为硅的原子百分比。然而，当氧化硅铪做为第一铁电层112时，氧化硅铪具有较高成分的铪且具有较少成分的硅。例如，在相应铁电氧化硅铪中原子百分比PHf/PSi可增加至大于约10，且可在介于约10与约100的范围内。
此外，铁电层112是否具有铁电性质取决于以下几种因素，这些因素包括，且不限于，所含元素、元素的百分比、及所得结晶结构的相态(phase)。相态的形成亦取决于铁电层112的沉积制程条件及后处理条件。由此，即使材料具有与第一铁电层112相同的元素及相同的此元素百分比，此材料并非一定为铁电材料。例如，形成条件及后续的退火制程可影响是否具有铁电性质。
在一些实施例中，铁电层112具有结晶结构，而第一介电层110具有非晶结构。在这些实施例中，铁电层112及第一介电层110可具有相同组成(包括相同类型元素及相同的元素原子百分比)或不同组成。
第一介电层110与铁电层112的一经充电以形成具有固定电荷的带电层。应注意不论半导体装置100处于偏压状态或无偏压的闲置状态，此固定电荷通常存在于带电层中。电荷在制造期间转移至带电层，而非应用期间。在一些实施例中，第一介电层110经充电层。在一些其他实施例中，铁电层112经充电层。
在制造期间通过适宜技术诸如氧处理形成带电层。在一些实施例中，第一介电层110的充电是通过将第一介电层110暴露于氧环境中，诸如一氧化碳(CO)与二氧化碳(CO2)的混合物。在此实施例的进展中，第一介电层110的充电是通过将第一介电层110暴露于具有一氧化碳(CO)与二氧化碳(CO2)的混合物中，此混合物具有实质上低且稳定的氧分压，此分压在10-17至10-19大气压(atm)间变化。在一些实例中，于高处理温度诸如大于900℃的温度将第一介电层110暴露于氧环境中。例如，曝光时间可持续约1小时至数小时。可通过调整充电制程的各因素，诸如处理温度、分压、处理持续时间或其组合来调整此带电层的电荷密度。其他技术可用于充电此介电层110以形成具有固定电荷的带电层。例如，可将氧离子植入制程应用至第一介电层110以形成带电层。
根据半导体装置100的效能，诸如迟滞及次临限摆幅决定在带电层中所要的电荷密度。在本实施例中，带电层的电荷密度为5×1013cm-2，且变异在10％以内。术语10％变异意指此参数为标准值±10％。在此情况下，电荷密度从(1-10％)5×1013cm-2至(1+10％)5×1013cm-2变化。
栅极堆叠104包括第一导电层114。在一些实施例中，第一导电层114包括金属材料诸如银、铝、铜、钨、镍、其合金(诸如铝铜合金)、或金属化合物(诸如氮化钛或氮化钽)。可使用物理气相沉积、溅镀、其组合、或其他适宜技术来形成第一导电层114。第一导电层114可包括金属硅化物、掺杂硅或根据部分实施例的其他适宜导电材料。第一导电层114可包括经适当设计的其他多层导电材料薄膜，诸如分别针对n型场效晶体管及p型场效晶体管所设计。
半导体装置100可具有各实施例、替代或延伸。在一些实施例中，铁电层112替代为反铁电层，诸如锆酸铅(PbZrO3；PZ)基的反铁电材料取代。
形成半导体装置100包括通过沉积及图案化形成栅极堆叠104、形成源极与漏极特征106，以及形成其他特征，诸如互连结构以将半导体装置100与其他装置耦合至体积电路。此外，形成栅极堆叠104包括沉积各栅极材料层，诸如第一栅极介电层110、铁电层112及第一导电层114。以及随后图案化此栅极材料层以形成栅极堆叠104。在沉积期间，第一介电层110与铁电层的一经充电以形成具有固定电荷的带电层。例如，当第一介电层110带电时，通过充电制程充电第一介电层110并随后沉积后续材料层(诸如铁电层112)。图案化进一步包括微影制程及蚀刻。硬光罩层可进一步用于图案化栅极堆叠104。
在半导体装置100中，栅极堆叠104、源极与漏极特征106及通道区域108经配置以形成具有带电层的负电容场效晶体管，因此具有降低的次临限摆幅并消除迟滞现象。在一些实施例中，半导体装置100可包括额外特征，诸如在图2中图示的栅极间隔/隔离特征，或栅极堆叠104包括如在图3至11中图示的额外材料层，其分别在下文描述。
图2为本揭露的部分实施例的半导体装置100的截面图。在一些实施例中，半导体装置100可包括在栅极堆叠104的侧壁上形成的栅极间隔116。栅极间隔116包括一个或多个介电材料并可通过沉积及各向异性蚀刻诸如干蚀刻形成。在一些实施例中，源极与漏极特征106可进一步包括具有第一掺杂浓度的轻掺杂漏极(lightly doped drain；LDD)特征106A及具有大于第一掺杂浓度的第二掺杂浓度的高掺杂源极与漏极特征106B。两个轻掺杂漏极特征106A其间的区域定义为通道区域108。高掺杂源极与漏极特征106B降低源极与漏极接触电阻。可通过对应离子植入形成轻掺杂漏极特征106A及高掺杂源极与漏极特征106B。在一些实施例中，通过包括通过第一离子植入形成轻掺杂漏极特征106A、形成栅极间隔116，以及通过第二离子植入形成高掺杂源极与漏极特征106B的过程形成栅极间隔116及源极与漏极特征106。
在一些实施例中，半导体装置100包括各隔离特征，诸如在基板中形成的浅沟槽隔离(shallow trench isolation；STI)特征以界定主动区域并使各装置彼此分离。形成浅沟槽隔离可包括在基板中蚀刻沟槽并通过绝缘材料诸如氧化硅、氮化硅、或氮氧化硅填充此沟槽。经填充的沟槽可具有多层结构诸如具有氮化硅填充此沟槽的热氧化物内衬层。在一实施例中，可使用制程序列产生浅沟槽隔离结构，此制程顺序诸如：生长衬垫氧化物、形成低压化学气相沉积(low pressure CVD；LPCVD)氮化物层、使用光阻及光罩图案化浅沟槽隔离开口、在基板中蚀刻沟槽、选择性地生长热氧化物沟槽内衬以改良沟槽交界面、使用化学气相沉积氧化物填充此沟槽、并使用化学机械研磨(chemical mechanical polishing；CMP)来抛光及平坦化。
如上文提及，栅极堆叠104可包括额外材料层，诸如第二介电层、第二导电层或上述二者。此介电层与铁电层的一经充电以形成具有固定电荷的带电层。半导体装置100根据不同实施例可具有不同的构造。
图3为本揭露的部分实施例的半导体装置100的截面图。在图3中，半导体装置100与图1的半导体装置100相似。然而，在图3中，栅极堆叠104进一步包括插入第一介电层110与铁电层112间的第二介电层120。此实施例进一步而言，第二介电层120经充电以形成带电层。第二介电层120可作为扩散阻障层以消除在铁电层112与第一介电层110间的扩散及反应，这些扩散及反应可能降低元件的效能。第二介电层120可包括适当介电材料。例如，第二介电层120可包括氧化硅、氮化硅、氮氧化硅、碳化硅、高介电常数材料或其组合。就针对各功能及优化元件效能调整的组成而言，第二介电层120可与第一介电层110不同。可通过化学气相沉积、原子层沉积、旋涂式涂覆法或其他适宜技术形成第二介电层120。
图4为本揭露的部分实施例的半导体装置100的截面图。图4的半导体装置100与图3的半导体装置100相似。例如，第二介电层120经充电以形成带电层。然而，在图4中，栅极堆叠104进一步包括插入第一介电层110与第二介电层120间的第二导电层122。就组成及形成而言第二导电层122可与第一导电层114相似。例如，第二导电层122包括金属材料诸如银、铝、铜、钨、镍、其合金或硅化物，并可使用PVD、溅镀、其组合、或其他适宜技术形成。出于较佳元件效能的目的，第二介电层120可充当扩散阻障层以消除在第二导电层122与铁电层112间的扩散及反应。
图5图为本揭露的部分实施例的半导体装置100的截面图。图5中半导体装置100与图4的半导体装置100相似。例如，第二介电层120经充电以形成带电层。然而，在图5中，栅极堆叠104进一步包括插入第二介电层120与铁电层112间的第三介电层124。在一些实施例中，第三介电层124可与第二介电材料组成不同而就组成及形成而言第二介电层120与第一介电层110相似。第三介电层124可充当扩散阻障层以消除在第二介电层120与铁电层112间的扩散。在各实例中，第三介电层124可包括氧化硅、氮化硅、氮氧化硅、高介电常数材料或其组合。
图6为本揭露的部分实施例的半导体装置100的截面图。图6的半导体装置100与图3的半导体装置100相似。然而，在图6中，第一介电层110带电以形成带电层。考虑到第一介电层110作为栅极介电层，而装置效能可能因为扩散与反应降低。因此第二介电层120可作为扩散阻障层以消除在铁电层112与第一介电层110间的扩散与反应。
图7为本揭露的部分实施例的半导体装置100的截面图。图7的半导体装置100与图6的半导体装置100相似。例如，第一介电层110经充电以形成带电层。然而，在图7中，栅极堆叠104进一步包括插入第二介电层120与铁电层112间的第二导电层122。
图8为本揭露的部分实施例的半导体装置100的截面图。图8的半导体装置100与图6的半导体装置100相似。例如，第一介电层110经充电以形成带电层。然而，在图8中，栅极堆叠104进一步包括插入第一介电层110与第二介电层120间的第二导电层122。
图9为本揭露的部分实施例的半导体装置100的示意横截面图。图9的半导体装置100与图1的半导体装置100相似。例如，第一介电层110带电以形成带电层。然而，在图9中，栅极堆叠104进一步包括插入第一介电层110与铁电层112间的第二导电层122。就组成及形成而言第二导电层122可与第一导电层114相似。例如，第二导电层122包括金属材料诸如银、铝、铜、钨、镍、其合金或硅化物，并可使用物理气相沉积、溅镀、其组合、或其他适宜技术形成。
图10为本揭露的部分实施例的半导体装置100的示意横截面图。图10的半导体装置100与图9的半导体装置100相似。然而，在图10中，铁电层112经充电以形成带电层。
图11为本揭露的部分实施例的半导体装置100的示意横截面图。图11的半导体装置100是与图3的半导体装置100相似。然而，在图11中，铁电层112经充电以形成带电层。
在半导体装置100中，负电容场效晶体管包括铁电层以大体上降低次临限摆幅及包括带电层以消除迟滞现象。在一些实例中，在半导体装置100中具有带电层(诸如带电栅极氧化物)的负电容场效晶体管具有降至或低于38mV/dec的次临限摆幅，且同时可以消除迟滞现象。使用具有固定电荷的栅极介电层的负电容场效晶体管能同时获得无迟滞ID-VG曲线及良好次临限摆幅。
图12为本揭露的部分实施例的制造半导体装置100的方法150的流程图。方法150包括操作152，在基板102上形成栅极堆叠104。在操作152中，形成栅极堆叠104包括沉积各栅极材料层，诸如第一栅极介电层110、铁电层112及第一导电层114，或额外沉积其他材料层，诸如第二介电层120及/或第二导电层122。
特定言之，操作152包操作154以形成具有固定电荷的带电层。第一介电层110、铁电层112及第二介电层120的一经充电以形成具有固定电荷的带电层。在一些实施例中，第一介电层110充当栅极介电层并通过充电制程转换为带电层。通过适宜技术，诸如氧处理形成此带电层。在一些实施例中，通过将第一介电层110暴露于氧环境，诸如具有分压在10-13及10-19大气压力(atm)间变化的一氧化碳与二以化碳的混合物，及进一步于大于900℃的高处理温度，使第一介电层110带电。依据所欲的电荷密度，曝光时间可持续多达数小时。可通过调整充电制程的各因素，诸如处理温度、分压、处理持续时间或其组合来调整带电层的电荷密度。带电层中所欲的电荷密度取决于半导体装置100的效能，诸如迟滞及次临限摆幅。在本实施例中，带电层的电荷密度为5×1013cm-2，且变异在10％内。
在沉积及充电以形成带电层之后，图案化栅极材料层以形成栅极堆叠104。此图案化进一步包括微影制程及蚀刻。硬光罩层可用于图案化栅极堆叠104。
方法150亦包括操作156以形成源极与漏极特征106，使得源极与漏极特征106对准栅极堆叠104的边缘。在操作154中，可通过一或多次离子植入形成源极与漏极特征106。在一些实施例中，针对应变效应或其他效能的强化，可通过磊晶生长不同半导体材料形成源极与漏极。例如，通过蚀刻基板102以形成沟槽，并在沟槽磊晶生长半导体材料并原位掺杂以形成源极与漏极特征106。
方法150亦可包括其他操作158以形成各特征及组件，诸如用于负电容场效晶体管的其他特征。例如，在基板102上形成互连结构并经配置以将各装置耦合至功能电路中。互连结构包括分散在多各金属层中的金属线，将金属线连接至装置(诸如源极、漏极及栅极)的接触点，及垂直连接相邻金属层中的金属线的导孔。形成互连结构包括金属镶嵌制程或其他适宜过程。金属组件(金属线、接触点或导孔)可包括铜、铝、钨、金属合金、硅化物、掺杂的多晶硅、其他适宜导电材料、或其组合。
在替代实施例中，在形成源极与漏极特征106之后，方法150可形成栅极堆叠104，诸如在最终的栅极制程中。例如，形成虚设栅极，通过操作154在虚设栅极各侧上形成源极与漏极特征106，及其后，形成栅极堆叠104并通过栅极取代制程取代虚设栅极。特定言之，栅极堆叠104包括介电层110、铁电层112、及导电层114。铁电层112及介电层110的一经充电以形成具有固定电荷的带电层。
下文描述栅极取代制程的一实例。在虚设栅极及基板102上形成一或多种介电材料(诸如氧化硅、低介电常数材料、其他适宜介电材料、或其组合)。施加研磨制程诸如化学机械研磨以平坦化顶表面，由此形成层间介电层(interlayer dielectric；ILD)。通过蚀刻移除虚设栅极，在层间介电层中产生栅极沟槽。随后通过与在操作152中的相似的沉积与充电处理在栅极沟槽中形成栅极堆叠104。然而，操作152中的图案化可省略。然而，随后进行另一化学机械研磨制程来移除过量栅极材料并使顶面平坦。
具有带电层的负电容场效晶体管可具有其他结构及构造，诸如双栅极、多栅极、或垂直结构(通道是垂直配置)。图13本揭露的部分实施例的半导体装置200的截面图。
在图13中，半导体装置200包括基板102及半导体特征202，诸如通过鳍制程所形成的垂直的半导体特征鳍式主动区域以形成鳍结构。如在图14的一些实例中，此过程包括形成浅沟槽隔离特征118，并开槽浅沟槽隔离特征118以形成半导体特征202。继续参照图13的一些其他实例，此制程包括形成浅沟槽隔离特征118，并根据元件特性(诸如应变效应、高载流子高迁移率或二者。)选择性磊晶生长半导体特征202，半导体特征202的材料可与基板102的半导体材料相同或不同。此实施例进一步而言，在基板102上磊晶生长多个半导体材料层(诸如硅锗、硅、第III至V族半导体及等等)并可额外原位掺杂。
再次参看图13，基板102可进一步包括其他隔离特征，诸如浅沟槽隔离特征。于部分实施例中，当半导体特征202是透过鳍制程所形成时，半导体装置200包含在图13的构造的浅沟槽隔离特征118。
在基板102上介于半导体特征202间的缝隙区域中形成第一栅极堆叠204。就构造及组成而言第一栅极堆叠204与图1中的栅极堆叠104相似。特定言之，第一栅极堆叠204包括第一介电层110、铁电层112及第一导电层114。第一介电层110与铁电层112的其中一者可经充电以形成具有固定电荷的带电层。在图3至11图示的各构造中第一栅极堆叠204可包括其他材料层，诸如第二介电层120及/或第二导电层122。
半导体装置200亦包括在第一栅极堆叠204顶部形成的通道区域206；及在通道区域206边缘形成的源极与漏极特征208。在一些实施例中，可在使用半导体材料形成第一栅极堆叠204之后通过磊晶生长形成通道区域206。此半导体材料可从半导体特征202横向磊晶生长，及可额外包括原位掺杂，原位掺杂是在磊晶生长期间使用具有含半导体材料的化学剂及含掺杂剂的化学剂的前驱物。可在此制程间通过原位掺杂形成源极与漏极特征208或之后执行离子植入以形成半导体特征202。
参照回第一栅极堆叠204。由于通道区域206在第一栅极堆叠204顶部，第一栅极堆叠204在构造方面与第一栅极堆叠相似但在第一栅极堆叠204中各材料层是相对于通道区域206而非基板102。例如在图15中图示，第一导电层114置于基板102上，铁电层112置于第一导电层114上，而第一介电层110置于铁电层112上。第一介电层110经充电以形成带电层。第一栅极堆叠204在构造方面与栅极堆叠104相似但以通道区域206为基准翻转。在其他实施例中，第一栅极堆叠204与在图3至11之一中的第一栅极堆叠104相似，但以通道区域206为基准翻转。
参照回图13，半导体装置200包括在通道区域206上介于半导体特征202间的缝隙中形成的第二栅极堆叠210。就构造及组成而言第二栅极堆叠210与第一栅极堆叠204相似但置于通道区域206的另一侧。在本实施例中，将第一栅极堆叠204及第二栅极堆叠210对称置于通道区域206的两侧。换言之，第二栅极堆叠210是与第一栅极堆叠204相同但在通道区域206的另一侧相反配置。第二栅极堆叠210为第一栅极堆叠204相对于通道区域206的镜像。针对图16的一实施例，第二栅极堆叠210包括第一介电层110，置于通道区域206上，铁电层112置于第一介电层110上，以及第一导电层114置于铁电层112上。第一介电层110经充电以形成带电层。
半导体装置200具有双栅极，在各实施例中此双栅极具有带电层及铁电层。半导体装置200可具有其他替代及构造。例如，第一及第二栅极堆叠是非对称及仅此栅极堆叠的一具有带电层。
图17为本揭露的部分实施例的半导体装置300的截面图。在半导体装置300中，可由栅极间隔取代半导体特征202，以及在第一栅极堆叠上形成源极与漏极。特定言之，半导体装置300包括在基板102上形成的第一栅极堆叠。为了效能增强，诸如隔离，介电层302可插入第一栅极堆叠204与基板102间。在第一栅极堆叠204的侧壁上形成栅极间隔304。就栅极层组成及栅极层构造而言第一栅极堆叠204与图13的第一栅极堆叠204相似。形成第一栅极堆叠204包括沉积及图案化，进一步包括充电介电层及铁电层的其中一者以形成带电层。通过沉积介电材料及各向异性蚀刻形成栅极间隔304。
随后在第一栅极堆叠204上通过适宜技术诸如通过化学气相沉积半导体材料层306。在此情况下，半导体材料层306可为多晶或非晶结构(诸如多晶硅或非晶硅)。随后进一步对部分半导体材料层306进行掺杂以形成通道区域206。再通过适宜技术，诸如一个或多个离子植入形成源极与漏极特征208。半导体材料层306可包括硅、半导体合金诸如硅锗或碳化硅、半导体化合物诸如第III至V族半导体材料(镓砷或铟砷)。
随后在半导体材料层306上形成第二栅极堆叠210。形成第二栅极堆叠210可包括沉积、充电处理及图案化。在第二栅极堆叠210侧壁上通过相似技术诸如沉积及各向异性蚀刻来形成额外栅极间隔304。
本案提供一种负电容场效晶体管及其形成方法。特定言之，负电容场效晶体管包括铁电层，及通过充电处理此栅极介电层(或铁电层)经充电以形成具有固定电荷的带电层。由此形成的负电容场效晶体管具有降低的次临限摆幅且亦无迟滞现象。
可实施其他实施例及修改而不脱离本案的精神。在一些实施例中，通过其他技术，诸如通过3D封装形成图17的半导体装置300。特定言之，在就构造、组成及形成而言与形成半导体装置100相似的第二基板上形成第二栅极堆叠210及源极/漏极特征。例如，通过沉积、充电处理及图案化在第二基板上形成栅极堆叠。通过离子植入或其他技术(诸如凹陷、磊晶生长及原位掺杂)在第二基板上形成源极与漏极特征。其后，从背侧减薄第二基板以形成半导体材料层306。在第一基板上形成第一栅极堆叠204。通过3D封装将第一与第二基板结合在一起以形成具有双栅极的带电负电容场效晶体管的半导体装置300。
本揭露的一实施例为一种半导体装置。半导体装置包括基板、栅极堆叠，及源极与漏极特征。栅极堆叠位于基板上。栅极堆叠包括铁电层、第一介电层，以及第一导电层。第一介电层与铁电层的其中一者经充电以形成具有固定电荷的带电层。源极与漏极特征位于基板上及位于栅极堆叠的侧面。
依据本揭露的部分实施例，其中第一介电材料层为带电层且配置于基板上。铁电层配置于带电层上。第一导电层配置于铁电层上。
依据本揭露的部分实施例，半导体装置还包含不带电的第二介电材料层，且插入至第一介电材料层与基板之间。
依据本揭露的部分实施例，半导体装置还包含第二导电层，且插入至第一介电材料层与第二介电材料层之间。
依据本揭露的部分实施例，半导体装置还包含第二导电层，配置于第二介电材料层与铁电层之间。
依据本揭露的部分实施例，半导体装置还包含未带电的第二介电材料层，并插入至铁电层与第一介电材料层之间。
依据本揭露的部分实施例，半导体装置还包含第二导电层，配置于第二介电材料层与铁电层之间。
依据本揭露的部分实施例，半导体装置还包含第二导电层，配置于第一介电材料层与第二介电材料之间。
依据本揭露的部分实施例，半导体装置还包含第二导电层，配置于第一导电层上方，且透过铁电层与第一导电层隔开，其中第一导电材料层插入至基板与第一导电层之间。
依据本揭露的部分实施例，其中第一介电材料层为带电层。
依据本揭露的部分实施例，其中铁电层为带电层。
依据本揭露的部分实施例，其中铁电层包含铁电材料，铁电材料是选自由二氧化铪(HfO2)、氧化硅铪(HfSiOx)、氧化锆铪(HfZrOx)、氧化铝(Al2O3)、二氧化钛(TiO2)、氧化镧(LaOx)、钛酸锶钡(BaSrTiOx；BST)、锆钛酸铅(PbZrxTiyOz；PZT)，及上述的组合所组成的群组。
依据本揭露的部分实施例，其中带电层的电荷密度为5×1013cm-2，且变异在10％以内。
依据本揭露的部分实施例，半导体装置还包含第二栅极堆叠，插入至基板与通道区域之间，其中通道区域插入至栅极堆叠及第二栅极堆叠之间。
本揭露的另一实施例为一种半导体装置，包含第一栅极堆叠、通道区域、第二栅极堆叠、源极及漏极特征。第一栅极堆叠位于基板上。通道区域位于第一栅极堆叠上方。第二栅极堆叠位于通道区域上方。源极及漏极特征配置于通道区域的侧面。其中第一栅极堆叠与第二栅极堆叠分别包含铁电层、第一介电材料层、第一导电层。其中第一介电材料层与铁电层的其中一者经充电而形成带电层。
依据本揭露的部分实施例，半导体装置还包含形成于基板上并与第一栅极堆叠及第二栅极堆叠的侧面接触的第一半导体特征及第二半导体特征，其中第一半导体特征及第二半导体特征垂直地自基板向外延伸至半导体上表面，半导体上表面与第二栅极堆叠的上表面共面，而源极及漏极特征分别为第一半导体特征及第二半导体特征的部分。
依据本揭露的部分实施例，半导体装置还包含具有锗的第一半导体特征及第二半导体特征，以及具有氧化锗的介电材料层。
依据本揭露的部分实施例，其中第一栅极堆叠与第二栅极堆叠分别对称地配置于通道区域的下表面及上表面。
本揭露的又一实施例为一种半导体装置的制造方法，包含形成栅极堆叠于基板上，其中形成栅极堆叠包含形成铁电层、形成第一介电材料层，及形成导电层。对第一介电材料层与铁电层的其中一者充电以形成带电层。形成源极及漏极特征于栅极堆叠的两侧。
依据本揭露的部分实施例，其中对第一介电材料层与铁电层的其中一者充电包含将第一介电材料层曝露于具有一氧化碳及二氧化碳的气体环境中，并升高温度。
上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭露的态样。熟悉此项技术者应了解，可轻易使用本揭露作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例的相同目的及/或达成相同优点。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭露的精神及范畴，且可在不脱离本揭露的精神及范畴的情况下进行本文的各种变化、替代及更改。

Claims (1)

1.一种半导体装置，其特征在于，包含：
一基板；
位于该基板上的一栅极堆叠，其中该栅极堆叠包括：一铁电层；一第一介电层；以及一第一导电层；以及
多个源极与漏极特征，位于该基板上且位于该栅极堆叠的侧面，其中该第一介电层与该铁电层的其中一者经充电以形成具有固定电荷的一带电层。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427877A (zh) * 2017-08-31 2019-03-05 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN109979997A (zh) * 2017-12-28 2019-07-05 瑞萨电子株式会社 半导体器件及其制造方法
CN110277454A (zh) * 2019-06-19 2019-09-24 上海华力集成电路制造有限公司 负电容场效应晶体管及其工艺方法
CN110880529A (zh) * 2018-09-05 2020-03-13 财团法人工业技术研究院 半导体元件及其制造方法
CN112997318A (zh) * 2018-10-31 2021-06-18 华为技术有限公司 负电容鳍式场效应管的制备方法及负电容鳍式场效应管
CN113054023A (zh) * 2020-03-31 2021-06-29 台湾积体电路制造股份有限公司 铁电场效应晶体管和形成半导体结构的方法
CN113223965A (zh) * 2021-04-19 2021-08-06 杭州电子科技大学 一种补偿负电容晶体管内部栅电势损失的方法
CN113497153A (zh) * 2020-06-23 2021-10-12 台湾积体电路制造股份有限公司 半导体结构及其形成方法

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10374086B2 (en) * 2015-12-04 2019-08-06 The Regents Of The University Of California 3D transistor having a gate stack including a ferroelectric film
CN109104880B (zh) 2016-04-01 2022-10-11 英特尔公司 用于增强的开状态和关状态性能的带有阈值电压切换的基于铁电的场效应晶体管
TWI690080B (zh) * 2016-06-08 2020-04-01 聯華電子股份有限公司 半導體元件
TWI604605B (zh) * 2016-12-15 2017-11-01 國立交通大學 半導體裝置及其製造方法
US11670699B2 (en) * 2016-12-15 2023-06-06 National Yang Ming Chiao Tung University Semiconductor device and method of manufacturing the same
KR101859587B1 (ko) * 2016-12-30 2018-05-18 서울시립대학교 산학협력단 네거티브 캐패시턴스 핀펫 소자 및 제조 방법
WO2018182615A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Vertically stacked transistors in a fin
US9966465B1 (en) * 2017-06-23 2018-05-08 United Microelectronics Corp. Non-volatile memory device
KR20190001455A (ko) * 2017-06-27 2019-01-04 에스케이하이닉스 주식회사 강유전성 메모리 장치
WO2019066875A1 (en) * 2017-09-28 2019-04-04 Intel Corporation FIELD EFFECT TRANSISTORS HAVING A FERROELECTRIC OR ANTI-FERROELECTRIC GRID DIELECTRIC STRUCTURE
US10276697B1 (en) * 2017-10-27 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance FET with improved reliability performance
US10720513B2 (en) * 2018-03-09 2020-07-21 Globalfoundries Singapore Pte. Ltd. OTP-MTP on FDSOI architecture and method for producing the same
US10861973B2 (en) 2018-06-27 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance transistor with a diffusion blocking layer
US10910471B2 (en) * 2018-07-11 2021-02-02 Globalfoundries Inc. Device with large EPI in FinFETs and method of manufacturing
US11101362B2 (en) 2018-07-30 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and forming method thereof
US10879238B2 (en) 2018-07-31 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance finFET and method of fabricating thereof
US11114564B2 (en) * 2018-08-21 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Ferroelectric MFM inductor and related circuits
US11469323B2 (en) 2018-09-25 2022-10-11 Intel Corporation Ferroelectric gate stack for band-to-band tunneling reduction
US11349008B2 (en) * 2018-09-27 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance transistor having a multilayer ferroelectric structure or a ferroelectric layer with a gradient doping profile
US11222958B2 (en) * 2018-09-28 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance transistor with external ferroelectric structure
US10707320B2 (en) 2018-10-19 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistors with ferroelectric dielectric materials
CN109728096B (zh) * 2018-12-20 2020-08-04 西安电子科技大学 基于氧化铝材料内嵌纳米晶的铁电场效应晶体管及制备方法
KR102620866B1 (ko) 2018-12-27 2024-01-04 에스케이하이닉스 주식회사 강유전층 및 비-강유전층을 포함하는 유전층 구조물을 구비하는 반도체 소자
CN109980016A (zh) * 2019-04-11 2019-07-05 中国科学院微电子研究所 负电容场效应晶体管及其制备方法
CN110010691B (zh) * 2019-04-11 2022-07-12 中国科学院微电子研究所 负电容场效应晶体管及其制备方法
US11018239B2 (en) * 2019-04-13 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
TWI691078B (zh) * 2019-04-25 2020-04-11 國立中興大學 半導體裝置
KR20200133842A (ko) 2019-05-13 2020-12-01 삼성전자주식회사 강유전체를 포함하는 강유전성 반도체 소자 및 그 제조 방법
US11362191B2 (en) 2019-05-17 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd Semiconductor device and method for making the same
CN111987142B (zh) * 2019-05-24 2024-05-17 长鑫存储技术有限公司 沟槽阵列晶体管结构及其制备方法
US11031490B2 (en) 2019-06-27 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd Fabrication of field effect transistors with ferroelectric materials
US11895855B2 (en) * 2019-08-29 2024-02-06 Samsung Electronics Co., Ltd. Light-emitting device
US11393815B2 (en) 2019-08-30 2022-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors with varying width nanosheet
KR20210033346A (ko) * 2019-09-18 2021-03-26 삼성전자주식회사 전자 소자 및 그 제조방법
KR20210035553A (ko) * 2019-09-24 2021-04-01 삼성전자주식회사 도메인 스위칭 소자 및 그 제조방법
US20220140147A1 (en) * 2020-11-04 2022-05-05 Samsung Electronics Co., Ltd. Thin film structure and semiconductor device comprising the same
US11749718B2 (en) * 2021-03-05 2023-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11769815B2 (en) * 2021-03-05 2023-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Carrier barrier layer for tuning a threshold voltage of a ferroelectric memory device
US20220301785A1 (en) * 2021-03-18 2022-09-22 Hermes-Epitek Corporation Antiferroelectric capacitor
US11843037B2 (en) * 2021-03-19 2023-12-12 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US11791383B2 (en) * 2021-07-28 2023-10-17 Infineon Technologies Ag Semiconductor device having a ferroelectric gate stack
US12068390B2 (en) 2021-07-28 2024-08-20 Infineon Technologies Ag Power semiconductor device having a gate dielectric stack that includes a ferroelectric insulator
US11646376B2 (en) * 2021-09-20 2023-05-09 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US20240014320A1 (en) * 2022-07-11 2024-01-11 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Structures for a ferroelectric field-effect transistor and related methods
KR102590166B1 (ko) * 2022-09-15 2023-10-17 주성엔지니어링(주) 강유전성 커패시터 및 강유전성 커패시터 제조방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6982474B2 (en) * 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
US7864115B2 (en) * 2005-04-27 2011-01-04 Semiconductor Energy Laboratory Co., Ltd. Wireless chip
US7960774B2 (en) * 2005-12-05 2011-06-14 Electronics And Telecommunications Research Institute Memory devices including dielectric thin film and method of manufacturing the same
US7875958B2 (en) * 2006-09-27 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8785995B2 (en) * 2011-05-16 2014-07-22 International Business Machines Corporation Ferroelectric semiconductor transistor devices having gate modulated conductive layer
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US9865716B2 (en) * 2012-08-24 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for a vertical tunneling field-effect transistor cell
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US9263542B2 (en) 2014-06-13 2016-02-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device having a charged insulating layer

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427877B (zh) * 2017-08-31 2022-08-09 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US11398567B2 (en) 2017-08-31 2022-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with negative capacitance comprising ferroelectric layer including amorphous and crystals
TWI669754B (zh) * 2017-08-31 2019-08-21 台灣積體電路製造股份有限公司 負電容結構及其製造方法
CN109427877A (zh) * 2017-08-31 2019-03-05 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US11107919B2 (en) 2017-08-31 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device including ferroelectric layer having columnar-shaped crystals
CN109979997A (zh) * 2017-12-28 2019-07-05 瑞萨电子株式会社 半导体器件及其制造方法
CN109979997B (zh) * 2017-12-28 2024-07-05 瑞萨电子株式会社 半导体器件及其制造方法
CN110880529A (zh) * 2018-09-05 2020-03-13 财团法人工业技术研究院 半导体元件及其制造方法
CN112997318A (zh) * 2018-10-31 2021-06-18 华为技术有限公司 负电容鳍式场效应管的制备方法及负电容鳍式场效应管
CN110277454B (zh) * 2019-06-19 2022-08-09 上海华力集成电路制造有限公司 负电容场效应晶体管及其工艺方法
CN110277454A (zh) * 2019-06-19 2019-09-24 上海华力集成电路制造有限公司 负电容场效应晶体管及其工艺方法
CN113054023A (zh) * 2020-03-31 2021-06-29 台湾积体电路制造股份有限公司 铁电场效应晶体管和形成半导体结构的方法
CN113497153A (zh) * 2020-06-23 2021-10-12 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN113497153B (zh) * 2020-06-23 2024-08-13 台湾积体电路制造股份有限公司 半导体结构及其形成方法
CN113223965A (zh) * 2021-04-19 2021-08-06 杭州电子科技大学 一种补偿负电容晶体管内部栅电势损失的方法
CN113223965B (zh) * 2021-04-19 2023-02-24 杭州电子科技大学 一种补偿负电容晶体管内部栅电势损失的方法

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Publication number Publication date
US20170141235A1 (en) 2017-05-18
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CN110034190B (zh) 负电容场效应晶体管及其制备方法

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